WO2018061969A1 - 半導体装置およびその製造方法 - Google Patents

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tft
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鈴木　正彦
今井　元
北川　英樹
菊池　哲郎
節治 西宮
輝幸 上田
健吾 原
徹 大東
俊克 伊藤
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シャープ株式会社
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    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • an oxide semiconductor is sometimes used instead of amorphous silicon or polycrystalline silicon as a material for an active layer of a TFT.
  • Such a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • It is known to use a TFT having an oxide semiconductor layer as an active layer hereinafter referred to as “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • Patent Document 1 discloses that a stacked semiconductor layer including two amorphous In—Ga—Zn—O-based semiconductors having different compositions is used as an active layer of an oxide semiconductor TFT.
  • an amorphous or crystalline In—Ga—Zn—O-based semiconductor is used as the oxide semiconductor.
  • a crystalline In—Ga—Zn—O-based semiconductor can have higher mobility than an amorphous In—Ga—Zn—O-based semiconductor.
  • a crystalline In—Ga—Zn—O-based semiconductor is disclosed in, for example, Patent Document 2.
  • the characteristics of a two-layer channel structure TFT using a crystalline oxide semiconductor were examined, and it was found that characteristic variations such as threshold values could occur between TFTs. Further, it has been found that in some TFTs, the threshold voltage shifts in the negative direction and may be normally on (depletion type) in which the drain current flows without applying the gate voltage. For this reason, it has been difficult to obtain a two-layer channel structure TFT having desired characteristics and excellent reliability. Detailed examination results by the inventor will be described later.
  • An embodiment of the present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device including a highly reliable oxide semiconductor TFT having stable characteristics.
  • a semiconductor device includes a substrate and a thin film transistor supported by the substrate, and the thin film transistor includes a semiconductor layer, a gate electrode, and the gate electrode and the semiconductor layer.
  • a gate insulating layer formed therebetween, and a source electrode and a drain electrode in contact with the semiconductor layer, wherein the semiconductor layer is a first oxide semiconductor layer containing In and Zn, A first oxide semiconductor layer, and a second oxide semiconductor layer containing In and Zn, wherein the atomic ratio of In to all metal elements contained in the semiconductor layer is larger than the atomic ratio of Zn;
  • the atomic ratio of Zn to the total metal elements contained in the second oxide semiconductor layer is larger than the atomic ratio of In, the second oxide semiconductor layer, the first oxide semiconductor layer, and the An intermediate oxide semiconductor layer disposed between the two oxide semiconductor layers, wherein the first and second oxide semiconductor layers are crystalline oxide semiconductor layers,
  • the oxide semiconductor layer is an amorphous oxide semiconductor layer, and the first oxide semiconductor layer is disposed closer to the gate insulating layer than the second oxide semiconductor layer
  • a semiconductor device includes a substrate and a thin film transistor supported by the substrate, the thin film transistor including a semiconductor layer, a gate electrode, the gate electrode, and the semiconductor layer.
  • a gate insulating layer formed between and a source electrode and a drain electrode in contact with the semiconductor layer, wherein the semiconductor layer is a first oxide semiconductor layer containing In and Zn, The first oxide semiconductor layer and the second oxide semiconductor layer containing In and Zn, wherein the atomic ratio of In to the total metal elements contained in the oxide semiconductor layer is larger than the atomic ratio of Zn.
  • the atomic ratio of Zn to all metal elements contained in the second oxide semiconductor layer is larger than the atomic ratio of In, the second oxide semiconductor layer, the first oxide semiconductor layer, An intermediate oxide semiconductor layer containing In and Zn, disposed between the second oxide semiconductor layer, the atomic ratio of Zn to the total metal elements contained in the intermediate oxide semiconductor layer, and the In
  • the first oxide semiconductor layer is disposed closer to the gate insulating layer than the second oxide semiconductor layer, and has a stacked structure including an intermediate oxide semiconductor layer having an atomic ratio substantially equal to each other. Yes.
  • the first and second oxide semiconductor layers are crystalline oxide semiconductor layers.
  • the intermediate oxide semiconductor layer is an amorphous oxide semiconductor layer.
  • the intermediate oxide semiconductor layer includes a microcrystal having a smaller crystal size than the first and second oxide semiconductor layers.
  • the intermediate oxide semiconductor layer contains In and Zn, and the atomic ratio of Zn and the atomic ratio of In with respect to all metal elements contained in the intermediate oxide semiconductor layer are substantially equal.
  • the intermediate oxide semiconductor layer is in contact with the first oxide semiconductor layer and the second oxide semiconductor layer.
  • the intermediate oxide semiconductor layer contains In, Ga, and Zn.
  • the first oxide semiconductor layer and the second oxide semiconductor layer include In, Ga, and Zn.
  • the first oxide semiconductor layer includes In, Sn, and Zn
  • the second oxide semiconductor layer includes In, Ga, and Zn.
  • the thickness of the first oxide semiconductor layer is smaller than the thickness of the second oxide semiconductor layer.
  • the energy gap G1 of the first oxide semiconductor layer, the energy gap G2 of the second oxide semiconductor layer, and the energy gap Gm of the intermediate oxide semiconductor layer satisfy G2> Gm> G1. .
  • the thin film transistor has a bottom gate structure, and the first oxide semiconductor layer is in contact with an upper surface of the gate insulating layer.
  • the thin film transistor has a channel etch structure.
  • a method of manufacturing a semiconductor device includes: (A) a step of forming a gate electrode on a substrate and a gate insulating layer covering the gate electrode; and (B) an In on the gate insulating layer.
  • a first oxide semiconductor film containing Zn and Zn, an intermediate oxide semiconductor film, and a second oxide semiconductor film containing In and Zn are formed in this order to form an oxide semiconductor stacked film.
  • the first oxide semiconductor film and the second oxide semiconductor film are crystalline oxide semiconductor films, the intermediate oxide semiconductor film is an amorphous oxide semiconductor film, and the first oxide semiconductor film
  • the atomic ratio of In to all metal elements contained in the film is larger than the atomic ratio of Zn, and the atomic ratio of Zn to all metal elements contained in the second oxide semiconductor film is larger than the atomic ratio of In. Big process and ( (B) performing a heat treatment on the oxide semiconductor multilayer film at a temperature of 300 ° C.
  • step (C) After the step (C), by patterning the oxide semiconductor stacked film, a first oxide semiconductor layer, an intermediate oxide semiconductor layer, and a second oxide semiconductor are formed on the gate insulating layer. Forming a semiconductor layer including layers in this order, wherein the first and second oxide semiconductor layers are crystalline oxide semiconductor layers, and the intermediate oxide semiconductor layer is an amorphous oxide semiconductor And (E) forming a source electrode and a drain electrode in contact with the semiconductor layer, thereby obtaining a thin film transistor.
  • each of the first oxide semiconductor film, the second oxide semiconductor film, and the intermediate oxide semiconductor film includes an In—Ga—Zn—O based semiconductor.
  • a semiconductor device including a highly reliable oxide semiconductor TFT having stable characteristics can be provided.
  • FIG. 1 is a schematic cross-sectional view of a TFT 101 in a semiconductor device according to a first embodiment.
  • 1 is a schematic plan view illustrating an example of a semiconductor device (active matrix substrate) 100 according to a first embodiment.
  • 4 is a diagram illustrating an SEM image of a cross section of a semiconductor layer 7 in a TFT 101.
  • FIG. (A)-(c) is a figure which shows the XRD analysis result of the sample substrates 1-3, respectively.
  • (A) And (b) is a figure which shows the measurement result of the IV characteristic of the some TFT formed in sample board
  • FIG. 10 is a schematic plan view illustrating an example of a semiconductor device (active matrix substrate) 700 according to a third embodiment.
  • 4 is a cross-sectional view of a crystalline silicon TFT 710A and an oxide semiconductor TFT 710B in an active matrix substrate 700.
  • FIG. (A) is sectional drawing which shows TFT200 of the reference example which has a two-layer channel structure using a crystalline oxide semiconductor
  • (b) is a figure which shows the SEM image of the laminated semiconductor layer 27 in TFT200 of a reference example.
  • (C) is a schematic cross-sectional view for explaining the film residue on the side surface of the laminated semiconductor layer 27.
  • the present inventors examined the characteristics of a two-layer channel structure TFT using a crystalline oxide semiconductor.
  • FIG. 9A is a cross-sectional view showing a TFT 200 of a reference example having a two-layer channel structure using a crystalline oxide semiconductor.
  • the TFT 200 of the reference example includes a gate electrode (or gate wiring) 3 supported on the substrate 1, a gate insulating layer 5 covering the gate electrode 3, a laminated semiconductor layer 27 disposed on the gate insulating layer 5, a source electrode 8 and the drain electrode 9.
  • the source electrode 8 and the drain electrode 9 are disposed on the stacked semiconductor layer 27 with a space therebetween.
  • a channel is formed in a portion of the stacked semiconductor layer 27 located between the source electrode 8 and the drain electrode 9.
  • the laminated semiconductor layer 27 includes a lower layer 27a and an upper layer 27b formed on the lower layer 27a.
  • the laminated semiconductor layer 27 is, for example, a laminated film of a crystalline oxide semiconductor film to be the lower layer 27a and a crystalline oxide semiconductor film to be the upper layer 27b (hereinafter referred to as “oxide semiconductor laminated film”) on the substrate 1. Then, the laminated film is patterned by using a phosphorous nitrate acetic acid-based etching solution.
  • the threshold voltage of the TFT 200 of the reference example is easily shifted in the negative direction. Further, it has been found that when a plurality of TFTs 200 are formed on the same substrate, characteristic variations such as threshold values may occur between TFTs.
  • the cause of the above problem is that the workability of the laminated semiconductor layer is lowered due to a crystal lattice mismatch at the interface between the two layers 27a and 27b made of the crystalline oxide semiconductor.
  • the relationship between the workability of the laminated semiconductor layer and the TFT characteristics will be described using a laminated semiconductor layer composed of two crystalline In—Ga—Zn—O-based semiconductor layers having different compositions as an example.
  • the laminated semiconductor layer 27 was formed on the substrate 1 for analysis, and the cross section was observed.
  • a crystalline In—Ga—Zn—O-based semiconductor layer (thickness: 10 nm) with In: Ga: Zn of 5: 1: 4 was used as the lower layer 27a.
  • a crystalline In—Ga—Zn—O-based semiconductor layer (thickness: 50 nm) with In: Ga: Zn of, for example, 1: 3: 6 was used.
  • FIG. 9B is a diagram illustrating an SEM image of the laminated semiconductor layer 27 after patterning. For easy understanding, the outline of the laminated semiconductor layer 27 is marked with a white line.
  • a constriction (concave portion) 28 is generated at the interface between the lower layer 27 a and the upper layer 27 b on the side surface of the laminated semiconductor layer 27.
  • Such a neck 28 may also occur in a laminated semiconductor layer made of a crystalline oxide semiconductor layer having a composition different from that described above, but is not found in a laminated semiconductor layer made of an amorphous oxide semiconductor layer. From this, the occurrence of the constriction 28 is caused by a mismatch of crystal lattices due to a shift in lattice constant at the interface between the lower layer 27a and the upper layer 27b, which are crystalline In—Ga—Zn—O-based semiconductor layers.
  • the etching rate in the lateral direction (horizontal direction of the substrate 1) is higher than that in the lower layer 27a and the upper layer 27b due to lattice mismatch. It is considered that constriction 28 occurred in the vicinity of the interface as a result of etching progressing at a high rate in the lateral direction in the vicinity of the interface.
  • a source conductive film is formed so as to cover the stacked semiconductor layer 27, and the source conductive film is etched, whereby source and drain electrodes are formed. This process is also called a “source / drain separation process”.
  • a part of the source conductive film hereinafter referred to as “residue portion” 29 may remain inside the constriction 28 (film residue).
  • the source electrode and the drain electrode are electrically connected by the residual portion 29 remaining in the constriction 28, which may cause a negative shift (depletion) of the threshold voltage of the TFT.
  • the lower mobility layer 27a with high mobility is not sufficiently protected by the upper layer 27b, and there is a risk of process damage. For this reason, oxygen defects are generated in the lower layer 27a, the resistance is lowered, and depletion may be caused.
  • the present inventor has studied in detail a structure capable of improving the workability of a laminated semiconductor layer using a crystalline oxide semiconductor layer. As a result, it has been found that a laminated semiconductor layer having excellent processability can be obtained by inserting an intermediate oxide semiconductor layer such as an amorphous oxide semiconductor layer between two crystalline oxide semiconductor layers.
  • an intermediate oxide semiconductor layer such as an amorphous oxide semiconductor layer between two crystalline oxide semiconductor layers.
  • a structure in which two crystalline oxide semiconductor layers are stacked with an intermediate oxide semiconductor layer interposed therebetween is referred to as a “three-layer channel structure”
  • a TFT having a three-layer channel structure is referred to as a “three-layer channel structure TFT”. Call it.
  • the stacked semiconductor layer is formed after forming an oxide semiconductor stacked film including an amorphous oxide semiconductor film between two crystalline oxide semiconductor films. It is formed by patterning the oxide semiconductor stacked film. Since the interface between the two crystalline oxide semiconductor films is improved by the amorphous oxide semiconductor film, it is possible to suppress the occurrence of constriction on the side surface of the stacked semiconductor layer during patterning of the oxide semiconductor stacked film. That is, the side surface of the stacked semiconductor layer formed by patterning can have a tapered shape (forward taper). For this reason, it can suppress that the residue part of the source conductive film remains on the side surface of the laminated semiconductor layer in the subsequent source / drain separation step. In addition, the resistance of the lower layer of the crystalline oxide semiconductor layer can be suppressed from being reduced by process damage. Therefore, desired TFT characteristics can be stably realized.
  • the semiconductor device of the present embodiment only needs to include an oxide semiconductor TFT, and widely includes circuit substrates such as an active matrix substrate, various display devices, electronic devices, and the like.
  • FIG. 1 is a schematic cross-sectional view showing an example of an oxide semiconductor TFT 101 in the semiconductor device of this embodiment.
  • the semiconductor device of this embodiment includes a substrate 1 and an oxide semiconductor TFT (hereinafter simply referred to as “TFT”) 101.
  • TFT oxide semiconductor TFT
  • the TFT 101 is electrically connected to the semiconductor layer 7, the gate electrode 3 supported on the substrate 1, the semiconductor layer 7, the gate insulating layer 5 disposed between the semiconductor layer 7 and the gate electrode 3.
  • a source electrode 8 and a drain electrode 9 are provided.
  • the TFT 101 is, for example, a channel etch type bottom gate structure TFT.
  • the gate electrode 3 is disposed on the substrate 1 side of the semiconductor layer 7.
  • the gate insulating layer 5 covers the gate electrode 3, and the semiconductor layer 7 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 5 interposed therebetween. Further, the source electrode 8 and the drain electrode 9 are arranged so as to be in contact with the upper surface of the semiconductor layer 7.
  • the semiconductor layer 7 in this embodiment is disposed between the first oxide semiconductor layer 71, the second oxide semiconductor layer 72, and the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72.
  • the intermediate oxide semiconductor layer 70 is stacked.
  • the first oxide semiconductor layer 71 is located closer to the gate insulating layer 5 than the second oxide semiconductor layer 72.
  • the semiconductor layer 7 has a three-layer structure in which a first oxide semiconductor layer 71, an intermediate oxide semiconductor layer 70, and a second oxide semiconductor layer 72 are stacked in this order from the gate insulating layer 5 side. have.
  • the semiconductor layer 7 of this embodiment may further include layers other than the above three layers.
  • the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 are, for example, crystalline oxide semiconductor layers, and the intermediate oxide semiconductor layer is, for example, an amorphous oxide semiconductor layer.
  • the “crystalline oxide semiconductor layer” herein may be an oxide semiconductor layer mainly including an oxide semiconductor in a crystalline state, and may include a minute amorphous portion.
  • the “amorphous oxide semiconductor layer” may be an oxide semiconductor layer mainly including an oxide semiconductor in an amorphous state, and includes a minute crystalline portion, for example, a microcrystal having a particle size of 1 nm to 20 nm. May be included.
  • an amorphous oxide semiconductor layer used as an intermediate oxide semiconductor layer may include a microcrystal having a smaller crystal size than the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72. Good.
  • the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 contain at least In and Zn.
  • the atomic ratio of In to all the metal elements contained in the first oxide semiconductor layer 71 is larger than the atomic ratio of Zn.
  • the atomic ratio of Zn to all metal elements contained in the second oxide semiconductor layer 72 is larger than the atomic ratio of In. Accordingly, the first oxide semiconductor layer 71 has higher mobility than the second oxide semiconductor layer 72 and can function as a channel layer.
  • the second oxide semiconductor layer 72 has higher crystallinity than the first oxide semiconductor layer 71 and is excellent in etching resistance and barrier properties. Therefore, the second oxide semiconductor layer 72 can function as a protective layer and a sacrificial layer for the first oxide semiconductor layer 71 in, for example, a source / drain separation step.
  • the intermediate oxide semiconductor layer 70 is not particularly limited, but may contain, for example, In and Zn.
  • the atomic ratio of In and the atomic ratio of Zn with respect to all metal elements contained in the intermediate oxide semiconductor layer 70 may be substantially equal.
  • the intermediate oxide semiconductor layer 70 may have an intermediate energy gap between the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72, for example.
  • the intermediate oxide semiconductor layer 70, the first oxide semiconductor layer 71, and the second oxide semiconductor layer 72 may have different compositions.
  • “Different compositions” means that the types or composition ratios of metal elements contained in each layer are different.
  • the first oxide semiconductor layer 71 is the lowermost layer of the semiconductor layer 7 and may be in contact with the upper surface of the gate insulating layer 5.
  • the second oxide semiconductor layer 72 is the uppermost layer of the semiconductor layer 7 and may constitute the upper surface of the semiconductor layer 7.
  • the upper surface of the second oxide semiconductor layer 72 may be in contact with the source electrode 8, the drain electrode 9, and the interlayer insulating layer 13.
  • the intermediate oxide semiconductor layer 70 includes both the second oxide semiconductor layer 72 and the second oxide semiconductor layer 72 between the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72. It is preferable that they are arranged so as to contact each other. Thereby, the interface between the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 can be more effectively improved.
  • the semiconductor layer 7 has a channel region 7c and a source contact region 7s and a drain contact region 7d located on both sides of the channel region.
  • the source electrode 8 is formed in contact with the source contact region 7s
  • the drain electrode 9 is formed in contact with the drain contact region 7d.
  • the “channel region 7 c” is a portion where the channel is formed in the semiconductor layer 7 between the source contact region 7 s and the drain contact region 7 d when viewed from the normal direction of the substrate 1. Refers to the area containing.
  • a channel can be formed in the channel region 7 c in the vicinity of the gate insulating layer 5 in the first oxide semiconductor layer 71.
  • the TFT 10 is covered with an interlayer insulating layer 13.
  • the interlayer insulating layer 13 may have a laminated structure.
  • the interlayer insulating layer 13 may include an inorganic insulating film (passivation film) and an organic insulating film disposed thereon.
  • the passivation film may be disposed in contact with the channel region of the semiconductor layer 7.
  • a channel is formed in the first oxide semiconductor layer 71 having high mobility.
  • the intermediate oxide semiconductor layer 70 is disposed between the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72, the first oxide semiconductor layer 71 and the second oxide The occurrence of crystal lattice mismatch at the interface with the semiconductor layer 72 can be suppressed. Therefore, the semiconductor layer 7 having a forward tapered shape is obtained by etching the oxide semiconductor stacked film.
  • the constriction 28 does not occur on the side surface of the semiconductor layer 7 as shown in FIG. Therefore, in the etching process for source / drain separation, it is possible to suppress a part of the source conductive film from remaining in the constriction 28 (film residue).
  • the process damage received by the first oxide semiconductor layer 71 can be reduced by the second oxide semiconductor layer 72. Therefore, variations in TFT characteristics and a negative shift of the threshold voltage of the TFT are suppressed, and an oxide semiconductor TFT having high mobility and excellent reliability can be realized.
  • the first oxide semiconductor layer 71 is preferably a high mobility layer having a higher mobility than the second oxide semiconductor layer 72, for example.
  • the second oxide semiconductor layer 72 is preferably a highly crystallized layer having higher crystallinity than the first oxide semiconductor layer 71, for example.
  • the energy gap G1 of the first oxide semiconductor layer 71 may be smaller than the energy gap G2 than the second oxide semiconductor layer 72.
  • the intermediate oxide semiconductor layer 70 may be any layer that can improve the interface between the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72.
  • the energy gap Gm of the intermediate oxide semiconductor layer 70 may be larger than the energy gap G1 of the first oxide semiconductor layer 71 and smaller than the energy gap G2 of the second oxide semiconductor layer 72 ( G1 ⁇ Gm ⁇ G2).
  • the atomic ratio (composition ratio) of In to all metal elements included in the oxide semiconductor is “In ratio”
  • the atomic ratio of Zn to all metal elements included in the oxide semiconductor is “Zn”.
  • ratio Abbreviated as “ratio”.
  • the In ratio of the In—Ga—Zn—O-based semiconductor layer is the ratio of the number of In atoms to the total number of atoms of In, Ga, and Zn.
  • the In ratio is [In] / ([In] + [Ga] + [Zn]. ).
  • the In ratio of the first oxide semiconductor layer 71 which is a high mobility layer is higher than the Zn ratio ([In]> [Zn]).
  • the In ratio in the first oxide semiconductor layer 71 may be greater than 0.3, for example.
  • the Ga ratio that is, the ratio of the number of Ga atoms to the total number of In, Ga, and Zn atoms is, for example, the Zn ratio and Lower than In ratio.
  • the Ga ratio may be less than 0.3.
  • An example of a preferable composition range of the first oxide semiconductor layer 71 in the case where the first oxide semiconductor layer 71 is an In—Ga—Zn—O-based semiconductor layer is as follows. [In] / ([In] + [Ga] + [Zn])> 0.3 [In]> [Ga], [In]> [Zn], [Zn]> [Ga] [Ga] / ([In] + [Ga] + [Zn]) ⁇ 0.3
  • the atomic number ratio In: Ga: Zn of In, Ga, and Zn of the first oxide semiconductor layer 71 is about 5: 1: 4 (eg, 4-6: 0.8-1.2: 3.2-4. 8).
  • the composition of the subsequent first oxide semiconductor layer 71 may be included in the above range.
  • the Zn ratio of the second oxide semiconductor layer 72 which is a highly crystallized layer is higher than the In ratio ([Zn]> [In]).
  • the Zn ratio may be greater than 0.5, for example.
  • the Zn ratio may be higher than the sum of the Ga ratio and the In ratio.
  • the Ga ratio may be higher than the In ratio, for example.
  • An example of a preferable composition range of the second oxide semiconductor layer 72 in the case where the second oxide semiconductor layer 72 is an In—Ga—Zn—O-based semiconductor layer is as follows. [Zn] / ([In] + [Ga] + [Zn])> 0.5 [Zn]> [In] + [Ga] [In] ⁇ [Ga]
  • the atomic ratio of In, Ga, and Zn of the second oxide semiconductor layer 72 is approximately 1: 3: 6 (for example, 0.8 to 1.2: 2.4 to 3.6: 4. 8 to 7.2).
  • the composition of the subsequent second oxide semiconductor layer 72 may be included in the above range.
  • the intermediate oxide semiconductor layer 70 is not particularly limited, but may have a composition that can be maintained in an amorphous state without being crystallized.
  • the intermediate oxide semiconductor layer 70 is an In—Ga—Zn—O-based semiconductor layer
  • the atomic ratio of In, Ga, and Zn, In: Ga: Zn is about 1: 1: 1 (for example, 0.8 to 1.. 2: 0.8 to 1.2: 0.8 to 1.2).
  • the intermediate oxide semiconductor layer 70 is formed using a sputtering target having an atomic ratio of In: Ga: Zn of 1: 1: 1, an error may occur in the process or impurities may be doped.
  • the composition of the intermediate oxide semiconductor layer 70 after formation may be included in the above range.
  • each layer of the semiconductor layer 7 is not limited to the above composition.
  • an In—Sn—Zn—O based semiconductor layer, an In—Al—Sn—Zn—O based semiconductor layer, or the like can be used instead of the In—Ga—Zn—O based semiconductor layer.
  • the semiconductor layer 7 only needs to include the first oxide semiconductor layer 71, the intermediate oxide semiconductor layer 70, and the second oxide semiconductor layer 72 in a predetermined order, and has a multilayer structure of four or more layers. It may be.
  • each layer is not particularly limited, but the thickness of the first oxide semiconductor layer 71 is preferably, for example, 1 nm to 50 nm.
  • the thickness of the second oxide semiconductor layer 72 is preferably 20 nm or more and 130 nm or less, for example.
  • the thickness of the intermediate oxide semiconductor layer 70 is preferably, for example, 15 nm or more and 80 nm or less.
  • the thickness of the first oxide semiconductor layer 71 is 1 nm or more, electrons move preferentially in the first oxide semiconductor layer 71 over the second oxide semiconductor layer 72, and thus high mobility. TFT can be realized.
  • the thickness is 50 nm or less, the on / off operation of the TFT can be performed at a higher speed by the gate voltage.
  • the thickness of the second oxide semiconductor layer 72 is 20 nm or more, the process damage of the first oxide semiconductor layer 71 in the source / drain separation step can be more effectively reduced.
  • the thickness is 130 nm or less, a resistance component generated by the second oxide semiconductor layer 72 can be reduced, and a decrease in mobility of the TFT can be suppressed.
  • the intermediate oxide semiconductor layer 70 is 15 nm or more, the interface between the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 can be more effectively improved.
  • the thickness is 80 nm or less, a decrease in threshold voltage due to the insertion of the intermediate oxide semiconductor layer 70 can be suppressed.
  • This embodiment can be applied to an active matrix substrate of a display device, for example.
  • at least a part of the plurality of TFTs provided on the active matrix substrate may be the TFT 10 having the above-described three-layer stacked channel structure.
  • the pixel TFT disposed in each pixel and / or the TFT (circuit TFT) constituting the monolithic driver may be the TFT 10.
  • the active matrix substrate has a display area (active area) that contributes to display, and a peripheral area (frame area) located outside the display area.
  • a display area active area
  • a peripheral area peripheral area located outside the display area.
  • a plurality of gate bus lines G and a plurality of source bus lines S are formed, and each region surrounded by these wirings becomes a “pixel”.
  • the plurality of pixels are arranged in a matrix.
  • FIG. 2 is a plan view showing an example of the active matrix substrate 100 of the present embodiment.
  • FIG. 2 shows only a single pixel.
  • the TFT 10 functions as a pixel TFT.
  • each pixel has a TFT 101 which is a pixel TFT and a pixel electrode 19.
  • the pixel electrode 19 is separated for each pixel.
  • the TFT 101 is formed near each intersection of the plurality of source bus lines S and the plurality of gate bus lines G in each pixel.
  • the drain electrode 9 of the TFT 101 is electrically connected to the corresponding pixel electrode 19.
  • the pixel electrode 19 may be in contact with the drain electrode 9 in a contact hole CH provided in the interlayer insulating layer 13.
  • the source bus line S is electrically connected to the source electrode 8 of the TFT 101.
  • the source bus line S and the source electrode 8 may be integrally formed.
  • the gate bus line G is electrically connected to the gate electrode 3 of the TFT 101.
  • the gate bus line G and the gate electrode 3 may be integrally formed.
  • the active matrix substrate 100 may further include another electrode layer functioning as a common electrode on the pixel electrode 19 or between the interlayer insulating layer 13 and the pixel electrode 19.
  • the gate electrode 3 and the gate bus line G are formed on the substrate 1.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the gate electrode 3 can be formed integrally with the gate bus line G.
  • a metal film for gate wiring is formed on the substrate (for example, glass substrate) 1 by sputtering or the like.
  • the gate electrode 3 and the gate bus line G are obtained by patterning the metal film for gate wiring.
  • the metal film for gate wiring for example, a laminated film (W / TaN film) having a W film having a thickness of 300 nm as an upper layer and a TaN film having a thickness of 20 nm as a lower layer is used.
  • the material for the metal film for gate wiring is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • the gate insulating layer 5 is formed on the gate electrode 3 and the gate bus line G.
  • the gate insulating layer 5 can be formed by a CVD method or the like.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • the gate insulating layer 5 may have a stacked structure.
  • a silicon nitride layer, a silicon nitride oxide layer, or the like is formed on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 1, and the insulating layer is secured on the upper layer (upper layer).
  • a silicon oxide layer, a silicon oxynitride layer, or the like may be formed.
  • a laminated film is used in which a SiO 2 film with a thickness of 50 nm is an upper layer and a SiNx film with a thickness of 300 nm is a lower layer.
  • oxygen vacancies are generated in the semiconductor layer 7.
  • oxygen vacancies can be recovered by oxygen contained in the oxide layer, so that oxygen vacancies in the semiconductor layer 7 can be reduced.
  • the semiconductor layer 7 including the first oxide semiconductor layer 71, the intermediate oxide semiconductor layer 70, and the second oxide semiconductor layer 72 in this order is formed on the gate insulating layer 5 from the gate insulating layer 5 side. To do.
  • the formation of the semiconductor layer 7 is performed as follows.
  • an oxide semiconductor stacked film including a first oxide semiconductor film, an intermediate oxide semiconductor film, and a second oxide semiconductor film is formed by using, for example, a sputtering method.
  • the first oxide semiconductor film, the intermediate oxide semiconductor film, and the second oxide semiconductor film correspond to the first oxide semiconductor layer 71, the intermediate oxide semiconductor layer 70, and the second oxide semiconductor layer 72, respectively. Having composition and thickness.
  • the first and second oxide semiconductor films may be, for example, crystalline oxide semiconductor films, and the intermediate oxide semiconductor film may be, for example, an amorphous oxide semiconductor film. Note that whether the oxide semiconductor film is crystalline or amorphous depends on, for example, the composition of the oxide semiconductor, the deposition conditions, and the like.
  • a crystalline In—Ga—Zn—O-based semiconductor film is used as the first oxide semiconductor film and the second oxide semiconductor film, and an amorphous In—Ga—Zn—O-based semiconductor film is used as the intermediate oxide semiconductor film.
  • the first oxide semiconductor film is formed by a sputtering method using a target having an atomic ratio of In: Ga: Zn of 5: 1: 4, for example.
  • a sputtering gas atmosphere
  • a mixed gas of a rare gas atom such as argon and an oxidizing gas can be used.
  • the oxidizing gas include O 2 , CO 2 , O 3 , H 2 O, and N 2 O.
  • a mixed gas containing Ar gas and oxygen (O 2 ) gas is used.
  • the proportion of oxygen gas during film formation by sputtering is set to, for example, a partial pressure ratio of 5% or more and 20% or less.
  • the substrate temperature during film formation is set to 100 to 180 ° C., for example.
  • the pressure in the gas atmosphere is not particularly limited as long as the plasma can be stably discharged, but is set to 0.1 to 3.0 Pa, for example.
  • the intermediate oxide semiconductor film is formed by a sputtering method using a target having an atomic ratio of In: Ga: Zn of 1: 1: 1.
  • a sputtering gas a mixed gas containing Ar gas and oxygen (O 2 ) gas is used.
  • the ratio of oxygen gas during film formation by sputtering is set to, for example, a partial pressure ratio of more than 0% and 10% or less.
  • the substrate temperature and sputtering pressure at the time of film formation may be the same as the substrate temperature and sputtering pressure at the time of forming the first oxide semiconductor film.
  • the second oxide semiconductor film is formed by a sputtering method using a target having an atomic ratio of In: Ga: Zn of 1: 3: 6.
  • a mixed gas containing Ar gas and oxygen (O 2 ) gas is used as the sputtering gas.
  • the ratio of oxygen gas at the time of film formation by sputtering is higher than the ratio of oxygen gas at the time of film formation of the intermediate oxide semiconductor film, and is set to, for example, more than 0% and 20% or less in terms of partial pressure ratio.
  • the substrate temperature and sputtering pressure at the time of film formation may be the same as the substrate temperature and sputtering pressure at the time of forming the first oxide semiconductor film.
  • each oxide semiconductor film is not particularly limited.
  • the thickness of the first oxide semiconductor film is 1 nm to 50 nm
  • the thickness of the intermediate oxide semiconductor film is 15 nm to 80 nm
  • the second oxide semiconductor film The thickness of the film may be 20 nm or more and 130 nm or less.
  • the thickness of the first oxide semiconductor film is 10 nm
  • the thickness of the intermediate oxide semiconductor film is 40 nm
  • the thickness of the second oxide semiconductor film is 50 nm.
  • the oxide semiconductor multilayer film is annealed.
  • heat treatment is performed at a temperature of 300 ° C. to 500 ° C. in an air atmosphere.
  • the heat treatment time is, for example, 30 minutes or more and 2 hours or less.
  • the oxide semiconductor multilayer film after the heat treatment is patterned to obtain the semiconductor layer 7.
  • the patterning of the oxide semiconductor multilayer film is performed by wet etching using, for example, a phosphorous nitric acid etching solution.
  • the semiconductor layer 7 having a stacked structure including the first oxide semiconductor layer 71, the intermediate oxide semiconductor layer 70, and the second oxide semiconductor layer 72 in this order is obtained from the gate insulating layer 5 side.
  • FIG. 3 is a diagram illustrating an SEM image of a cross section of the semiconductor layer 7 obtained in the patterning step.
  • the outline of the semiconductor layer 7 is marked with a white line.
  • the side surface of the semiconductor layer 7 may have a forward tapered shape.
  • an amorphous oxide semiconductor film is disposed at the interface between the two crystalline oxide semiconductor films in the semiconductor layer 7. For this reason, it is suppressed that the lateral etching rate becomes extremely high in the vicinity of the interface due to the mismatch of the crystal lattice at the interface. As a result, it is considered that the constriction 28 does not occur on the side surface of the semiconductor layer 7 obtained in this patterning step, as shown in FIG.
  • the source electrode 8 and the drain electrode 9 are formed in contact with the upper surface of the semiconductor layer 7.
  • the source electrode 8 and the drain electrode 9 may have a single layer structure or a laminated structure.
  • the metal film for source wiring three layers of Ti film (thickness: 30 nm), Al (thickness: 300 nm), and Ti film (thickness 50 nm) from the semiconductor layer 7 side, or Ti film (thickness) Thickness: 30 nm) and a Cu film (thickness: 300 nm) are stacked in this order to form a laminated film.
  • the source wiring metal film is formed by, for example, sputtering.
  • the source electrode 8 and the drain electrode 9 are obtained by patterning the source wiring metal film (source / drain separation).
  • the side surface of the semiconductor layer 7 does not have a concave portion such as a constriction. For this reason, a film residue hardly occurs in the patterning process of the source wiring metal film.
  • the source electrode 8 is disposed in contact with the source contact region of the semiconductor layer 7, and the drain electrode 9 is disposed in contact with the drain contact region of the semiconductor layer 7.
  • a portion of the semiconductor layer 7 located between the source electrode 8 and the drain electrode 9 becomes a channel region.
  • the surface portion of the second oxide semiconductor layer 72 may also be etched (overetching).
  • the channel region of the semiconductor layer 7 may be subjected to oxidation treatment, for example, plasma treatment using N 2 O gas. In this way, the TFT 101 is obtained.
  • the interlayer insulating layer 13 may include an inorganic insulating layer (passivation film) and an organic insulating layer disposed thereon.
  • the inorganic insulating layer may be, for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like. Good.
  • the inorganic insulating layer a SiO 2 layer having a thickness of, for example, 300 nm is formed by a CVD method.
  • the formation temperature of the inorganic insulating layer may be, for example, 200 ° C. or higher and 450 ° C. or lower.
  • an organic insulating layer is formed on the inorganic insulating layer.
  • a positive photosensitive resin film having a thickness of, for example, 2000 nm is formed.
  • a stacked film including a crystalline oxide semiconductor film and an amorphous oxide semiconductor film is formed by controlling the composition and film formation conditions.
  • the present inventor conducted the following analysis.
  • sample substrates 1 to 3 having a single-layer semiconductor film were prepared.
  • the sample substrate 1 was produced by forming a first oxide semiconductor film on a glass substrate by a sputtering method.
  • the sample substrates 2 and 3 were produced by forming an intermediate oxide semiconductor film and a second oxide semiconductor film on a glass substrate, respectively.
  • In—Ga—Zn—O-based semiconductor films were formed as the first oxide semiconductor film, the intermediate oxide semiconductor film, and the second oxide semiconductor film.
  • the thickness of each In—Ga—Zn—O-based semiconductor film was 100 nm.
  • Table 1 shows the composition of the target used for forming the In—Ga—Zn—O-based semiconductor film and the deposition conditions for the In—Ga—Zn—O-based semiconductor film.
  • X-ray diffraction (XRD) analysis of each obtained sample substrate was performed.
  • the X-ray diffraction patterns of the sample substrates 1 to 3 are shown in FIGS. 4 (a) to 4 (c), respectively.
  • the semiconductor film of the sample substrate 3 Since the peak P3 of the sample substrate 3 is sharper (the peak width is smaller) than the peak P2 of the sample substrate 1, it can be seen that the semiconductor film of the sample substrate 3 has higher crystallinity. On the other hand, since no peak of crystallinity is observed on the sample substrate 2, it is confirmed that the semiconductor film on the sample substrate 2 is amorphous.
  • the intermediate oxide semiconductor film is maintained in an amorphous state.
  • the crystallinity of the first and second oxide semiconductor films may be further increased.
  • a single-layer semiconductor film was formed on the substrate, and its crystal state was examined.
  • a stacked semiconductor layer is formed by stacking a plurality of semiconductor films, it is difficult to individually examine the crystal state of each semiconductor film by XRD analysis.
  • the crystal state of each layer in the stacked semiconductor layer can be examined, for example, by TEM observation of the cross section of the stacked semiconductor layer.
  • the composition of each layer in the laminated semiconductor layer can be analyzed by XPS, AES, or the like, for example.
  • the present inventor manufactured sample substrates A and B having a plurality of TFTs and examined variations in TFT characteristics in each sample substrate. The results will be described.
  • a sample substrate A was produced by simultaneously forming a plurality of TFTs on a glass substrate by the same method as the manufacturing method of the TFT 101 (FIG. 1) described above.
  • the TFT in the sample substrate A includes, as a first oxide semiconductor layer, an In—Ga—Zn—O-based semiconductor layer in which an atomic ratio of In, Ga, and Zn is approximately 5: 1: 4. (Thickness: 10 nm), and an In—Ga—Zn—O-based semiconductor layer (thickness) in which the atomic ratio of In, Ga, and Zn, In: Ga: Zn, is about 1: 3: 6.
  • the TFT of the sample substrate B includes an In—Ga—Zn—O-based semiconductor layer (thickness: 10 nm) with an In: Ga: Zn atomic ratio In: Ga: Zn of about 5: 1: 4, In, It has a two-layer channel structure composed of an In—Ga—Zn—O-based semiconductor layer (thickness: 50 nm) in which the atomic ratio of In: Ga: Zn of Ga and Zn is approximately 1: 3: 6 (FIG. 9 ( a)).
  • FIGS. 5 (a) and (b) The measurement results are shown in FIGS. 5 (a) and (b).
  • the measurement result obtained by changing the gate voltage Vg from the minus side to the plus side is indicated by a solid line
  • the measurement result obtained by changing the gate voltage Vg from the plus side to the minus side is indicated by a broken line.
  • the sample substrate B includes TFTs whose threshold voltages are particularly negatively shifted. As described above, this is presumably because a film residue is generated in the constriction on the side surface of the semiconductor layer in the source / drain separation step.
  • a crystalline oxide semiconductor layer was used as the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72, and an amorphous oxide semiconductor layer was used as the intermediate oxide semiconductor layer 70. Note that the composition and crystal state of each layer are not limited to the above examples.
  • the first oxide semiconductor layer 71 and the first oxide semiconductor layer 71 The intermediate oxide semiconductor layer having an intermediate composition with the two oxide semiconductor layers 72 or having an intermediate energy gap between the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 (for example, In By disposing the oxide semiconductor layer in which the ratio and the Zn ratio are substantially equal, the functions of the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 are secured, and the interface between these layers is secured. It is possible to improve.
  • the channel structure of this embodiment can be suitably applied to a channel etch type TFT having a top contact structure as shown in FIG.
  • process damage to the film residue and the first oxide semiconductor layer generated in the source / drain separation step can be suppressed, so that a more remarkable effect can be obtained.
  • the TFT structure to which the channel structure of this embodiment can be applied is not particularly limited.
  • the TFT 101 illustrated in FIG. 1 has a top contact structure in which the source and drain electrodes are in contact with the upper surface of the semiconductor layer
  • the TFT 101 may have a bottom contact structure in which the source and drain electrodes are in contact with the lower surface of the semiconductor layer.
  • the above-described problem of the remaining film does not occur.
  • the coverage of an insulating film such as a passivation film on the side surface of the semiconductor layer is lowered, and a highly reliable TFT may not be obtained.
  • the TFT of this embodiment may have a channel etch structure or an etch stop structure.
  • the etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is in contact with the upper surface of the oxide semiconductor layer.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • an etch stop layer is formed on the channel region.
  • the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • an etch stop type TFT forms a conductive film for source / drain electrodes on the oxide semiconductor layer and the etch stop layer, It is formed by performing source / drain separation.
  • the etch stop type TFT by covering the side surface of the semiconductor layer with the etch stop layer, generation of the film residue described above can be suppressed. However, when the side surface of the semiconductor layer is constricted, the coverage of the etch stop layer on the side surface of the semiconductor layer is lowered, and a highly reliable TFT may not be obtained.
  • the TFT 101 shown in FIG. 1 is a bottom gate structure TFT in which the gate electrode 3 is disposed between the semiconductor layer 7 and the substrate 1, but the top in which the gate electrode 3 is disposed on the opposite side of the semiconductor layer 7 from the substrate 1. It may be a gate structure TFT.
  • FIG. 6 is a cross-sectional view showing a modification of the TFT in the present embodiment.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the TFT 102 of the modified example is a bottom contact type and has a top gate structure.
  • the semiconductor layer 17 is disposed so as to be in contact with the upper surfaces of the source electrode 8 and the drain electrode.
  • the semiconductor layer 17 is covered with the gate insulating layer 5.
  • the gate insulating layer 5 is provided with the gate electrode 3 so as to overlap with at least a part of the semiconductor layer 17 (portion located between the source electrode 8 and the drain electrode 9) when viewed from the normal direction of the substrate 1. It has been.
  • the first oxide semiconductor layer 71 is disposed above the second oxide semiconductor layer 72 (that is, on the gate insulating layer 5 side).
  • the semiconductor layer 17 has a stacked structure including the second oxide semiconductor layer 72, the intermediate oxide semiconductor layer 70, and the first oxide semiconductor layer 71 in this order from the substrate 1 side.
  • the top surface of the first oxide semiconductor layer 71 is in contact with the gate insulating layer 5.
  • the coverage of the gate insulating layer on the side surface of the semiconductor layer may be reduced.
  • the TFT 102 the workability of the semiconductor layer 17 is enhanced, so that a decrease in the coverage of the gate insulating layer 5 is suppressed, and high reliability is obtained.
  • Examples of the oxide semiconductor included in the semiconductor layer 7 include an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 may have different crystal structures.
  • the energy gap of the second oxide semiconductor layer 72 is preferably larger than the energy gap of the first oxide semiconductor layer 71. However, when the difference in energy gap between these layers is relatively small, the energy gap of the first oxide semiconductor layer 71 may be larger than the energy gap of the second oxide semiconductor layer 72.
  • the first oxide semiconductor layer 71, the second oxide semiconductor layer 72, and the intermediate oxide semiconductor layer 70 may include, for example, at least one metal element of In, Ga, and Zn.
  • the first oxide semiconductor layer 71, the second oxide semiconductor layer 72, and the intermediate oxide semiconductor layer 70 are, for example, an In—Ga—Zn—O-based semiconductor (for example, indium gallium zinc oxide).
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and a ratio (composition ratio) of In, Ga, and Zn.
  • the first oxide semiconductor layer 71, the second oxide semiconductor layer 72, and the intermediate oxide semiconductor layer 70 can be formed using an oxide semiconductor film including an In—Ga—Zn—O-based semiconductor.
  • Crystal structures of crystalline In—Ga—Zn—O-based semiconductors are disclosed in, for example, the above-described Japanese Patent Application Laid-Open Nos. 2014-007399, 2012-134475, and 2014-209727. .
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the first oxide semiconductor layer 71, the second oxide semiconductor layer 72, and the intermediate oxide semiconductor layer 70 may include other oxide semiconductors instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the first oxide semiconductor layer 71 and the second oxide semiconductor layer 72 include an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, and an In—Zn—O based semiconductor.
  • a Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included.
  • the intermediate oxide semiconductor layer 70 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti— O-based semiconductor, Cd—Ge—O based semiconductor, Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based A semiconductor, a Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the semiconductor device of the second embodiment is different from the first embodiment in that the semiconductor layer of the TFT contains In, Zn, and Sn.
  • the TFT in the second embodiment has the same structure as the TFT 101 shown in FIG.
  • an oxide semiconductor layer 71 an oxide semiconductor layer containing In, Sn, and Zn is used.
  • an In—Sn—Zn—O based semiconductor layer or an In—Al—Sn—Zn—O based semiconductor layer may be used.
  • the first oxide semiconductor layer 71 may be crystalline.
  • the second oxide semiconductor layer 72 may be an oxide semiconductor layer that contains In and Zn and does not contain Sn.
  • As the second oxide semiconductor layer 72 for example, an In—Ga—Zn—O-based semiconductor layer similar to that in the first embodiment can be used.
  • the second oxide semiconductor layer 72 may be crystalline.
  • an oxide semiconductor containing Sn such as an In—Sn—Zn—O-based semiconductor can have higher mobility than an In—Ga—Zn—O-based semiconductor. Therefore, when used for the first oxide semiconductor layer 71, a TFT having higher mobility can be obtained.
  • the second oxide semiconductor layer 72 preferably does not contain Sn that is easily reduced. In an oxide semiconductor containing no Sn, a reduction in oxygen concentration due to metal reduction is unlikely to occur. Therefore, an oxide semiconductor layer that does not contain Sn (eg, an In—Ga—Zn—O-based semiconductor layer) is less likely to have a lower resistance than an oxide semiconductor layer that contains Sn, and the first oxide semiconductor layer 71 It can be suitably used for the second oxide semiconductor layer 72 which is a protective layer.
  • the composition of the intermediate oxide semiconductor layer 70 is not particularly limited.
  • the intermediate oxide semiconductor layer 70 may be amorphous.
  • As the intermediate oxide semiconductor layer 70 for example, an oxide semiconductor layer similar to that in the first embodiment can be used.
  • the semiconductor device of this embodiment is an active matrix substrate including an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • the active matrix substrate is provided with a TFT (pixel TFT) for each pixel.
  • a TFT pixel TFT
  • the pixel TFT for example, an oxide semiconductor TFT using an In—Ga—Zn—O-based semiconductor film as an active layer is used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as a pixel TFT and a crystalline silicon TFT is used as a circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. It becomes.
  • the TFT 101 (FIG. 1) of the first and second embodiments can be applied. This point will be described later.
  • FIG. 7 is a schematic plan view showing an example of a planar structure of the active matrix substrate 700 of this embodiment, and FIG. 8 is a crystalline silicon TFT (hereinafter referred to as “first thin film transistor”) in the active matrix substrate 700.
  • 710A is a cross-sectional view illustrating a cross-sectional structure of 710A and an oxide semiconductor TFT (hereinafter referred to as "second thin film transistor”) 710B.
  • the active matrix substrate 700 has a display area 702 including a plurality of pixels and an area (non-display area) other than the display area 702.
  • the non-display area includes a drive circuit formation area 701 in which a drive circuit is provided.
  • a gate driver circuit 740, an inspection circuit 770, and the like are provided in the drive circuit formation region 701, for example.
  • a plurality of gate bus lines (not shown) extending in the row direction and a plurality of source bus lines S extending in the column direction are formed.
  • each pixel is defined by a gate bus line and a source bus line S, for example.
  • Each gate bus line is connected to each terminal of the gate driver circuit.
  • Each source bus line S is connected to each terminal of a driver IC 750 mounted on the active matrix substrate 700.
  • a second thin film transistor 710B is formed as a pixel TFT in each pixel of the display region 702, and a first thin film transistor 710A is formed as a circuit TFT in the drive circuit formation region 701. Has been.
  • the active matrix substrate 700 includes a substrate 711, a base film 712 formed on the surface of the substrate 711, a first thin film transistor 710A formed on the base film 712, and a second thin film transistor 710B formed on the base film 712. It has.
  • the first thin film transistor 710A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the second thin film transistor 710B is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the first thin film transistor 710A and the second thin film transistor 710B are integrally formed on the substrate 711.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first thin film transistor 710A includes a crystalline silicon semiconductor layer (eg, a low-temperature polysilicon layer) 713 formed over the base film 712, a first insulating layer 714 that covers the crystalline silicon semiconductor layer 713, and a first insulating layer. 714A, and a gate electrode 715A provided on 714.
  • a portion of the first insulating layer 714 located between the crystalline silicon semiconductor layer 713 and the gate electrode 715A functions as a gate insulating film of the first thin film transistor 710A.
  • the crystalline silicon semiconductor layer 713 has a region (active region) 713c where a channel is formed, and a source region 713s and a drain region 713d located on both sides of the active region, respectively.
  • the first thin film transistor 710A also includes a source electrode 718sA and a drain electrode 718dA connected to the source region 713s and the drain region 713d, respectively.
  • the source and drain electrodes 718 sA and 718 dA are provided on an interlayer insulating film (here, the second insulating layer 716) that covers the gate electrode 715 A and the crystalline silicon semiconductor layer 713, and are in contact holes formed in the interlayer insulating film. And may be connected to the crystalline silicon semiconductor layer 713.
  • the second thin film transistor 710B includes a gate electrode 715B provided over the base film 712, a second insulating layer 716 covering the gate electrode 715B, and an oxide semiconductor layer 717 disposed over the second insulating layer 716.
  • a first insulating layer 714 that is a gate insulating film of the first thin film transistor 710A may be extended to a region where the second thin film transistor 710B is to be formed.
  • the oxide semiconductor layer 717 may be formed over the first insulating layer 714.
  • a portion of the second insulating layer 716 located between the gate electrode 715B and the oxide semiconductor layer 717 functions as a gate insulating film of the second thin film transistor 710B.
  • the oxide semiconductor layer 717 includes a region (active region) 717c where a channel is formed, and a source contact region 717s and a drain contact region 717d located on both sides of the active region.
  • a portion of the oxide semiconductor layer 717 that overlaps with the gate electrode 715B with the second insulating layer 716 interposed therebetween serves as an active region 717c.
  • the second thin film transistor 710B further includes a source electrode 718sB and a drain electrode 718dB connected to the source contact region 717s and the drain contact region 717d, respectively. Note that a structure in which the base film 712 is not provided over the substrate 711 is also possible.
  • the thin film transistors 710A and 710B are covered with a passivation film 719 and a planarization film 720.
  • the gate electrode 715B is connected to the gate bus line (not shown)
  • the source electrode 718sB is connected to the source bus line (not shown)
  • the drain electrode 718dB is connected to the pixel electrode 723.
  • the drain electrode 718 dB is connected to the corresponding pixel electrode 723 in the opening formed in the passivation film 719 and the planarization film 720.
  • a video signal is supplied to the source electrode 718sB through the source bus line, and necessary charges are written into the pixel electrode 723 based on the gate signal from the gate bus line.
  • a transparent conductive layer 721 is formed as a common electrode on the planarizing film 720, and a third insulating layer 722 is formed between the transparent conductive layer (common electrode) 721 and the pixel electrode 723. May be.
  • the pixel electrode 723 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 700 can be applied, for example, to a display device in FFS (Fringe Field Switching) mode.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the TFTs 101 and 102 described above with reference to FIGS. 1 and 6 can be used as the second thin film transistor 710B of the present embodiment.
  • the gate electrode 3, the gate insulating layer 5, the semiconductor layer 7, the source electrode 8, and the drain electrode 9 in the TFT 101 are replaced with the gate electrode 715 B and the second insulating layer shown in FIG. (Gate insulating layer) 716, oxide semiconductor layer 717, source electrode 718sB, and drain electrode 718dB may be made to correspond.
  • a thin film transistor 710B that is an oxide semiconductor TFT may be used as a TFT (inspection TFT) included in the inspection circuit 770 illustrated in FIG.
  • the inspection TFT and the inspection circuit may be formed in a region where the driver IC 750 shown in FIG. 7 is mounted, for example. In this case, the inspection TFT is disposed between the driver IC 750 and the substrate 711.
  • the first thin film transistor 710A has a top gate structure in which a crystalline silicon semiconductor layer 713 is disposed between a gate electrode 715A and a substrate 711 (base film 712).
  • the second thin film transistor 710B has a bottom gate structure in which the gate electrode 715B is disposed between the oxide semiconductor layer 717 and the substrate 711 (the base film 712).
  • the TFT structures of the first thin film transistor 710A and the second thin film transistor 710B are not limited to the above.
  • these thin film transistors 710A and 710B may have the same TFT structure.
  • the first thin film transistor 710A may have a bottom gate structure
  • the second thin film transistor 710B may have a top gate structure.
  • a channel etch type as in the thin film transistor 710B or an etch stop type may be used.
  • a second insulating layer 716 that is a gate insulating film of the second thin film transistor 710B extends to a region where the first thin film transistor 710A is formed, and is an interlayer that covers the gate electrode 715A and the crystalline silicon semiconductor layer 713 of the first thin film transistor 710A. It may function as an insulating film. As described above, when the interlayer insulating film of the first thin film transistor 710A and the gate insulating film of the second thin film transistor 710B are formed in the same layer (second insulating layer) 716, the second insulating layer 716 has a stacked structure. You may have.
  • the second insulating layer 716 includes a hydrogen-donating layer that can supply hydrogen (eg, a silicon nitride layer) and an oxygen-donating layer that can supply oxygen and is disposed over the hydrogen-donating layer (eg, it may have a stacked structure including a silicon oxide layer.
  • the gate electrode 715A of the first thin film transistor 710A and the gate electrode 715B of the second thin film transistor 710B may be formed in the same layer.
  • the source and drain electrodes 718sA and 718dA of the first thin film transistor 710A and the source and drain electrodes 718sB and 718dB of the second thin film transistor 710B may be formed in the same layer. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • This embodiment is preferably applied to an active matrix substrate using an oxide semiconductor TFT.
  • the active matrix substrate can be used in various display devices such as a liquid crystal display device, an organic EL display device, and an inorganic EL display device, and an electronic device including the display device.
  • the oxide semiconductor TFT can be used not only as a switching element provided in each pixel but also as a circuit element of a peripheral circuit such as a driver (monolithic).
  • the oxide semiconductor TFT according to the present invention uses an oxide semiconductor layer having high mobility (for example, 10 cm 2 / Vs or more) as an active layer, and thus can be suitably used as a circuit element.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having oxide semiconductor TFTs.
  • circuit boards such as active matrix substrates, liquid crystal display devices, organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, display devices such as MEMS display devices, imaging devices such as image sensor devices, image input devices,
  • EL organic electroluminescence
  • MEMS organic electroluminescence
  • imaging devices such as image sensor devices
  • image input devices image input devices
  • the present invention is also applied to various electronic devices such as fingerprint readers and semiconductor memories.

Abstract

半導体装置は、半導体層７、ゲート電極３、ゲート絶縁層５、ソース電極８およびドレイン電極９を含む薄膜トランジスタ１０１を備え、半導体層７は、ＩｎおよびＺｎを含む第１の酸化物半導体層であって、第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい、第１の酸化物半導体層７１と、ＩｎおよびＺｎを含む第２の酸化物半導体層であって、第２の酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、第２の酸化物半導体層７２と、第１の酸化物半導体層と第２の酸化物半導体層との間に配置された中間酸化物半導体層７０とを含む積層構造を有し、第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、中間酸化物半導体層は非晶質酸化物半導体層であり、第１の酸化物半導体層７１は、第２の酸化物半導体層７２よりもゲート絶縁層５側に配置されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。酸化物半導体層を活性層とするＴＦＴ（以下、「酸化物半導体ＴＦＴ」と称する。）を用いることが知られている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
　一方、ゲートドライバやソースドライバなどの駆動回路を、基板上にモノリシック（一体的）に設ける技術が知られている。最近では、これらの駆動回路（モノリシックドライバ）を、酸化物半導体ＴＦＴを用いて作製する技術が利用されている。
　酸化物半導体ＴＦＴにおいて、組成の異なる２つの酸化物半導体層を積層させてなる積層半導体層を活性層として用いることが提案されている。このようなＴＦＴ構造を、「２層チャネル構造」、２層チャネル構造を有するＴＦＴを「２層チャネル構造ＴＦＴ」と呼ぶ。例えば特許文献１は、酸化物半導体ＴＦＴの活性層として、組成の異なる２つのアモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む積層半導体層を用いることを開示している。
　一方、酸化物半導体として、例えば、アモルファスまたは結晶質のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体が用いられる。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体よりも高い移動度を有し得る。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、例えば特許文献２等に開示されている。
特開２０１３－０４１９４５号公報 特開２０１４－００７３９９号公報
　本発明者は、高い移動度を有する酸化物半導体ＴＦＴの構造について種々検討を重ねた。その過程で、結晶質酸化物半導体を用いた２層チャネル構造ＴＦＴの特性を調べたところ、ＴＦＴ間で、閾値などの特性ばらつきが生じ得ることが分かった。また、一部のＴＦＴでは、閾値電圧が負の方向にシフトし、ゲート電圧を印加しなくてもドレイン電流が流れるノーマリーオン型となる（デプレッション化）場合があることが分かった。このため、所望の特性を有し、かつ、信頼性に優れた２層チャネル構造ＴＦＴを得ることが困難であった。本発明者による詳細な検討結果は後述する。
　本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、安定した特性を有する、信頼性の高い酸化物半導体ＴＦＴを備えた半導体装置を提供することにある。
　本発明の一実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、前記半導体層は、ＩｎおよびＺｎを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい、第１の酸化物半導体層と、ＩｎおよびＺｎを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、第２の酸化物半導体層と、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された中間酸化物半導体層とを含む積層構造を有し、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層であり、前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている。
　本発明の他の実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、前記半導体層は、ＩｎおよびＺｎを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい、第１の酸化物半導体層と、ＩｎおよびＺｎを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、第２の酸化物半導体層と、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された、ＩｎおよびＺｎを含む中間酸化物半導体層であって、前記中間酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比およびＩｎの原子数比は略等しい、中間酸化物半導体層とを含む積層構造を有し、前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている。
　ある実施形態において、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層である。
　ある実施形態において、前記中間酸化物半導体層は非晶質酸化物半導体層である。
　ある実施形態において、前記中間酸化物半導体層は、前記第１および第２の酸化物半導体層よりも結晶サイズの小さい微結晶を含む。
　ある実施形態において、前記中間酸化物半導体層は、ＩｎおよびＺｎを含み、前記中間酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比およびＩｎの原子数比は略等しい。
　ある実施形態において、前記中間酸化物半導体層は、前記第１の酸化物半導体層および前記第２の酸化物半導体層と接している。
　ある実施形態において、前記中間酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む。
　ある実施形態において、前記第１の酸化物半導体層および前記第２の酸化物半導体層はＩｎ、Ｇａ、Ｚｎを含む。
　ある実施形態において、前記第１の酸化物半導体層はＩｎ、ＳｎおよびＺｎを含み、前記第２の酸化物半導体層はＩｎ、ＧａおよびＺｎを含む。
　ある実施形態において、前記第１の酸化物半導体層の厚さは、前記第２の酸化物半導体層の厚さよりも小さい。
　ある実施形態において、前記第１の酸化物半導体層のエネルギーギャップＧ１、前記第２の酸化物半導体層のエネルギーギャップＧ２、前記中間酸化物半導体層のエネルギーギャップＧｍは、Ｇ２＞Ｇｍ＞Ｇ１を満たす。
　ある実施形態において、前記薄膜トランジスタはボトムゲート構造を有し、前記第１の酸化物半導体層は前記ゲート絶縁層の上面と接している。
　ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。
　本発明による一実施形態の半導体装置の製造方法は、（Ａ）基板上に、ゲート電極と、前記ゲート電極を覆うゲート絶縁層を形成する工程と、（Ｂ）前記ゲート絶縁層上に、ＩｎおよびＺｎを含む第１酸化物半導体膜、中間酸化物半導体膜、および、ＩｎおよびＺｎを含む第２酸化物半導体膜をこの順で形成することにより、酸化物半導体積層膜を形成する工程であって、前記第１酸化物半導体膜および前記第２酸化物半導体膜は結晶質酸化物半導体膜であり、前記中間酸化物半導体膜は非晶質酸化物半導体膜であり、前記第１酸化物半導体膜に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きく、前記第２酸化物半導体膜に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、工程と、（Ｃ）前記酸化物半導体積層膜に対して３００℃以上５００℃以下の温度で熱処理を行う工程であって、前記非晶質酸化物半導体膜は非晶質状態のまま維持される、工程と、（Ｄ）前記工程（Ｃ）の後に、前記酸化物半導体積層膜のパターニングを行うことにより、前記ゲート絶縁層上に、第１の酸化物半導体層、中間酸化物半導体層および第２の酸化物半導体層をこの順で含む半導体層を形成する工程であって、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層である、工程と、（Ｅ）前記半導体層と接するソース電極およびドレイン電極を形成し、これにより薄膜トランジスタを得る工程とを包含する。
　ある実施形態において、前記第１酸化物半導体膜、前記第２酸化物半導体膜および前記中間酸化物半導体膜は、いずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　本発明の一実施形態によると、安定した特性を有する、信頼性の高い酸化物半導体ＴＦＴを備えた半導体装置を提供できる。
第１の実施形態の半導体装置におけるＴＦＴ１０１の模式的な断面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板）１００の一例を示す模式的な平面図である。 ＴＦＴ１０１における半導体層７の断面のＳＥＭ像を例示する図である。 （ａ）～（ｃ）は、それぞれ、サンプル基板１～３のＸＲＤ分析結果を示す図である。 （ａ）および（ｂ）は、それぞれ、サンプル基板Ａ、Ｂに形成された複数のＴＦＴのＩ－Ｖ特性の測定結果を示す図である。 第１の実施形態におけるＴＦＴの変形例を示す断面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板）７００の一例を示す模式的な平面図である。 アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。 （ａ）は、結晶質酸化物半導体を用いた２層チャネル構造を有する参考例のＴＦＴ２００を示す断面図であり、（ｂ）は、参考例のＴＦＴ２００における積層半導体層２７のＳＥＭ像を示す図であり、（ｃ）は、積層半導体層２７の側面上の膜残りを説明するための模式的な断面図である。
　以下、本発明者が検討によって見出した知見を説明する。
　前述したように、本発明者は、結晶質酸化物半導体を用いた２層チャネル構造ＴＦＴの特性を調べた。
　図９（ａ）は、結晶質酸化物半導体を用いた２層チャネル構造を有する参考例のＴＦＴ２００を示す断面図である。
　参考例のＴＦＴ２００は、基板１に支持されたゲート電極（またはゲート配線）３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に配置された積層半導体層２７と、ソース電極８およびドレイン電極９とを有する。ソース電極８およびドレイン電極９は、積層半導体層２７上に間隔を空けて配置されている。ＴＦＴ２００では、積層半導体層２７のうち、ソース電極８とドレイン電極９との間に位置する部分にチャネルが形成される。
　積層半導体層２７は、下層２７ａと、下層２７ａ上に形成された上層２７ｂとを含む。積層半導体層２７は、例えば、基板１上に、下層２７ａとなる結晶質酸化物半導体膜と、上層２７ｂとなる結晶質酸化物半導体膜との積層膜（以下、「酸化物半導体積層膜」）を形成した後、リン硝酢酸系エッチング液を用いて積層膜をパターニングすることによって形成される。
　本発明者が検討した結果、参考例のＴＦＴ２００では、閾値電圧が負の方向にシフトしやすいことが分かった。また、同一基板上に複数のＴＦＴ２００を形成すると、ＴＦＴ間で閾値などの特性ばらつきが生じ得ることが分かった。
　上記のような問題が生じる要因は、結晶質酸化物半導体からなる２層２７ａ、２７ｂの界面における結晶格子のミスマッチに起因して、積層半導体層の加工性が低下したからと考えられる。以下、組成の異なる２つの結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層からなる積層半導体層を例に、積層半導体層の加工性とＴＦＴ特性との関係を説明する。
　まず、分析用に、基板１上に積層半導体層２７を形成し、その断面観察を行った。ここでは、下層２７ａとして、Ｉｎ：Ｇａ：Ｚｎが５：１：４である結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（厚さ：１０ｎｍ）を用いた。上層２７ｂとして、Ｉｎ：Ｇａ：Ｚｎが例えば１：３：６の結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（厚さ：５０ｎｍ）を用いた。
　図９（ｂ）は、パターニング後の積層半導体層２７のＳＥＭ像を例示する図である。分かりやすさのため、積層半導体層２７の輪郭に白い線を付している。
　図９（ｂ）および（ｃ）から分かるように、積層半導体層２７の側面において、下層２７ａと上層２７ｂとの界面にくびれ（凹部）２８が生じている。このようなくびれ２８は、上記とは組成の異なる結晶質酸化物半導体層からなる積層半導体層にも生じ得るが、アモルファス酸化物半導体層からなる積層半導体層には見られない。このことから、くびれ２８の発生は、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層である下層２７ａと上層２７ｂとの界面で、格子定数のずれによる結晶格子の不整合（ミスマッチ）が生じていることに起因すると推察される。すなわち、下層２７ａと上層２７ｂとの界面近傍では、格子の不整合に起因して、横方向（基板１の水平方向）のエッチングレートが下層２７ａおよび上層２７ｂの内部よりも高くなる。界面近傍で横方向に高いレートでエッチングが進む結果、界面近傍にくびれ２８が生じたと考えられる。
　このような積層半導体層２７を用いてＴＦＴを形成すると、次のような問題が生じ得る。積層半導体層２７を形成後、積層半導体層２７を覆うようにソース用導電膜を形成し、ソース用導電膜のエッチングを行うことにより、ソースおよびドレイン電極が形成される。この工程は、「ソース・ドレイン分離工程」とも呼ばれる。このとき、図９（ｃ）に模式的に示すように、くびれ２８の内部にソース用導電膜の一部（以下、「残渣部」）２９が残ってしまう可能性がある（膜残り）。この結果、ソース電極とドレイン電極とがくびれ２８内に残った残渣部２９によって電気的に接続されてしまい、ＴＦＴの閾値電圧のマイナスシフト（デプレッション化）を引き起こす場合がある。これは、ＴＦＴ間で、閾値電圧のばらつきが生じる要因になり得る。さらに、ソース・ドレイン分離工程において、移動度の高い下層２７ａが、上層２７ｂで十分に保護されず、プロセスダメージを受けるおそれがある。このため、下層２７ａに酸素欠陥が生じて低抵抗化され、デプレッション化を引き起こす可能性もある。
　本発明者は、上記知見に基づいて、結晶質酸化物半導体層を用いた積層半導体層の加工性を高めることの可能な構造を詳細に検討した。この結果、２つの結晶質酸化物半導体層の間に、アモルファス酸化物半導体層などの中間酸化物半導体層を挿入することにより、加工性に優れた積層半導体層が得られることを見出した。本明細書では、２つの結晶質酸化物半導体層を、中間酸化物半導体層を挟んで積み重ねた構造を、「３層チャネル構造」、３層チャネル構造を有するＴＦＴを「３層チャネル構造ＴＦＴ」と呼ぶ。
　本発明の一実施形態では、３層チャネル構造ＴＦＴでは、積層半導体層は、２つの結晶質酸化物半導体膜の間に非晶質酸化物半導体膜を有する酸化物半導体積層膜を形成した後、酸化物半導体積層膜のパターニングを行うことによって形成される。２つの結晶質酸化物半導体膜間の界面が、非晶質酸化物半導体膜によって改善されるので、酸化物半導体積層膜のパターニング時に、積層半導体層の側面にくびれが生じることを抑制できる。つまり、パターニングによって形成される積層半導体層の側面はテーパ形状（順テーパ）を有し得る。このため、後のソース・ドレイン分離工程において、積層半導体層の側面にソース用導電膜の残渣部が残るのを抑制できる。また、結晶質酸化物半導体層の下層がプロセスダメージによって低抵抗化されることを抑制できる。従って、所望のＴＦＴ特性を安定して実現することが可能になる。
　（第１の実施形態）
　以下、図面を参照しながら、半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板などの回路基板、各種表示装置、電子機器などを広く含む。
　図１は、本実施形態の半導体装置における酸化物半導体ＴＦＴ１０１の一例を示す模式的な断面図である。
　本実施形態の半導体装置は、基板１と、酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と呼ぶ）１０１とを備える。
　ＴＦＴ１０１は、基板１上に支持されたゲート電極３と、半導体層７と、半導体層７とゲート電極３との間に配置されたゲート絶縁層５と、半導体層７に電気的に接続されたソース電極８およびドレイン電極９とを備える。
　この例では、ＴＦＴ１０１は、例えばチャネルエッチ型のボトムゲート構造ＴＦＴである。ゲート電極３は、半導体層７の基板１側に配置されている。ゲート絶縁層５はゲート電極３を覆っており、半導体層７は、ゲート絶縁層５を介してゲート電極３と重なるように配置されている。また、ソース電極８およびドレイン電極９は、それぞれ、半導体層７の上面と接するように配置されている。
　本実施形態における半導体層７は、第１の酸化物半導体層７１と、第２の酸化物半導体層７２と、第１の酸化物半導体層７１および第２の酸化物半導体層７２の間に配置された中間酸化物半導体層７０とを含む積層構造を有している。第１の酸化物半導体層７１は、第２の酸化物半導体層７２よりもゲート絶縁層５側に位置している。この例では、半導体層７は、ゲート絶縁層５側から、第１の酸化物半導体層７１、中間酸化物半導体層７０、および第２の酸化物半導体層７２がこの順に積み重ねられた３層構造を有している。なお、本実施形態の半導体層７は、上記３つの層以外の層をさらに含んでいてもよい。
　第１の酸化物半導体層７１および第２の酸化物半導体層７２は、例えば結晶質酸化物半導体層であり、中間酸化物半導体層は、例えば非晶質酸化物半導体層である。ここでいう「結晶質酸化物半導体層」は、結晶質状態の酸化物半導体を主に含む酸化物半導体層であればよく、微小な非晶質部分を含んでいてもよい。「非晶質酸化物半導体層」は、非晶質状態の酸化物半導体を主に含む酸化物半導体層であれはよく、微小な結晶質部分、例えば粒子サイズが１ｎｍ以上２０ｎｍ以下の微結晶を含んでいてもよい。例えば、中間酸化物半導体層として用いられる非晶質酸化物半導体層は、第１の酸化物半導体層７１および第２の酸化物半導体層７２よりも小さい結晶サイズを有する微結晶を含んでいてもよい。
　第１の酸化物半導体層７１および第２の酸化物半導体層７２は、少なくともＩｎおよびＺｎを含む。第１の酸化物半導体層７１に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい。また、第２の酸化物半導体層７２に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい。これにより、第１の酸化物半導体層７１は、第２の酸化物半導体層７２よりも高い移動度を有し、チャネル層として機能し得る。第２の酸化物半導体層７２は、第１の酸化物半導体層７１よりも高い結晶性を有し、エッチング耐性やバリア性に優れる。従って、例えばソース・ドレイン分離工程等において、第２の酸化物半導体層７２は、第１の酸化物半導体層７１の保護層および犠牲層として機能し得る。
　中間酸化物半導体層７０は、特に限定しないが、例えばＩｎおよびＺｎを含んでいてもよい。中間酸化物半導体層７０に含まれる全金属元素に対するＩｎの原子数比とＺｎの原子数比とは略等しくてもよい。中間酸化物半導体層７０は、例えば、第１の酸化物半導体層７１と第２の酸化物半導体層７２との中間のエネルギーギャップを有していてもよい。
　本実施形態では、中間酸化物半導体層７０、第１の酸化物半導体層７１および第２の酸化物半導体層７２は異なる組成を有していてもよい。「組成が異なる」とは、各層に含まれる金属元素の種類または組成比が異なることをいう。
　第１の酸化物半導体層７１は、半導体層７の最下層であり、ゲート絶縁層５の上面と接していてもよい。第２の酸化物半導体層７２は半導体層７の最上層であり、半導体層７の上面を構成していてもよい。第２の酸化物半導体層７２の上面は、ソース電極８、ドレイン電極９および層間絶縁層１３と接していてもよい。中間酸化物半導体層７０は、第１の酸化物半導体層７１と第２の酸化物半導体層７２との間に、第２の酸化物半導体層７２および第２の酸化物半導体層７２の両方と接するように配置されていることが好ましい。これにより、第１の酸化物半導体層７１と第２の酸化物半導体層７２との界面をより効果的に改善できる。
　半導体層７は、チャネル領域７ｃと、チャネル領域の両側に位置するソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄとを有している。ソース電極８はソースコンタクト領域７ｓと接するように形成され、ドレイン電極９はドレインコンタクト領域７ｄと接するように形成されている。本明細書では、「チャネル領域７ｃ」は、基板１の法線方向から見たとき、半導体層７のうちソースコンタクト領域７ｓとドレインコンタクト領域７ｄとの間に位置し、チャネルが形成される部分を含む領域を指す。本実施形態では、チャネル領域７ｃのうち、第１の酸化物半導体層７１におけるゲート絶縁層５近傍にチャネルが形成され得る。
　ＴＦＴ１０は、層間絶縁層１３で覆われている。層間絶縁層１３は積層構造を有していてもよい。例えば、層間絶縁層１３は、無機絶縁膜（パッシベーション膜）と、その上に配置された有機絶縁膜とを含んでいてもよい。パッシベーション膜は、半導体層７のチャネル領域と接するように配置されていてもよい。
　本実施形態のＴＦＴ１０１では、移動度の高い第１の酸化物半導体層７１にチャネルが形成される。また、第１の酸化物半導体層７１と第２の酸化物半導体層７２との間に中間酸化物半導体層７０が配置されているので、第１の酸化物半導体層７１と第２の酸化物半導体層７２との界面において結晶格子の不整合が生じるのを抑制できる。従って、酸化物半導体積層膜のエッチングによって、順テーパ形状を有する半導体層７が得られる。半導体層７の側面には図９（ｂ）に示すようなくびれ２８が生じない。従って、ソース・ドレイン分離のためのエッチング工程において、ソース用導電膜の一部がくびれ２８内に残ってしまう（膜残り）ことを抑制できる。また、このエッチング工程において、第１の酸化物半導体層７１が受けるプロセスダメージを第２の酸化物半導体層７２によって低減できる。従って、ＴＦＴ特性のばらつきやＴＦＴの閾値電圧のマイナスシフトが抑制され、高い移動度を有する信頼性に優れた酸化物半導体ＴＦＴを実現できる。
　＜半導体層７の各層の組成および厚さ＞
　第１の酸化物半導体層７１は、例えば第２の酸化物半導体層７２よりも高い移動度を有する高移動度層であることが好ましい。第２の酸化物半導体層７２は、例えば第１の酸化物半導体層７１よりも高い結晶性を有する高結晶化層であることが好ましい。第１の酸化物半導体層７１のエネルギーギャップＧ１は、第２の酸化物半導体層７２よりもエネルギーギャップＧ２よりも小さくてもよい。
　中間酸化物半導体層７０は、第１の酸化物半導体層７１および第２の酸化物半導体層７２の界面を改善し得る層であればよい。中間酸化物半導体層７０のエネルギーギャップＧｍは、第１の酸化物半導体層７１のエネルギーギャップＧ１よりも大きく、かつ、第２の酸化物半導体層７２よりもエネルギーギャップＧ２よりも小さくてもよい（Ｇ１＜Ｇｍ＜Ｇ２）。
　以下、各層の好ましい組成を説明する。以下の説明では、酸化物半導体を構成する全ての金属元素に対するＩｎの原子数比（組成比）を「Ｉｎ比率」、酸化物半導体を構成する全ての金属元素に対するＺｎの原子数比を「Ｚｎ比率」と略する。例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層のＩｎ比率は、Ｉｎ、ＧａおよびＺｎの合計原子数に対するＩｎの原子数の割合である。Ｉｎの原子数を［Ｉｎ］、Ｇａの原子数を［Ｇａ］、亜鉛の原子数を［Ｚｎ］と表記すると、Ｉｎ比率は、［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）で表される。
　高移動度層である第１の酸化物半導体層７１のＩｎ比率は、Ｚｎ比率よりも高い（［Ｉｎ］＞［Ｚｎ］）。第１の酸化物半導体層７１におけるＩｎ比率は、例えば０．３超であってもよい。第１の酸化物半導体層７１がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層である場合、Ｇａ比率、すなわちＩｎ、ＧａおよびＺｎの合計原子数に対するＧａの原子数の割合は、例えば、Ｚｎ比率およびＩｎ比率よりも低い。Ｇａ比率は０．３未満であってもよい。
　第１の酸化物半導体層７１がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層である場合の第１の酸化物半導体層７１の好ましい組成範囲の一例は次の通りである。
［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＞０．３
［Ｉｎ］＞［Ｇａ］、［Ｉｎ］＞［Ｚｎ］、［Ｚｎ］＞［Ｇａ］
［Ｇａ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＜０．３
　第１の酸化物半導体層７１のＩｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約５：１：４（例えば４～６：０．８～１．２：３．２～４．８）であってもよい。一例として、原子数比Ｉｎ：Ｇａ：Ｚｎが５：１：４であるスパッタリングターゲットを用いて酸化物半導体膜を形成すると、プロセス上で誤差が生じたり、不純物をドープしたりしても、形成後の第１の酸化物半導体層７１の組成は上記範囲に含まれ得る。
　一方、高結晶化層である第２の酸化物半導体層７２のＺｎ比率は、Ｉｎ比率よりも高い（［Ｚｎ］＞［Ｉｎ］）。Ｚｎ比率は、例えば０．５超であってもよい。第２の酸化物半導体層７２がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層である場合、Ｚｎ比率は、Ｇａ比率およびＩｎ比率の合計よりも高くてもよい。また、Ｇａ比率は、例えばＩｎ比率よりも高くてもよい。
　第２の酸化物半導体層７２がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層である場合の第２の酸化物半導体層７２の好ましい組成範囲の一例は次の通りである。
［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＞０．５
［Ｚｎ］＞［Ｉｎ］＋［Ｇａ］
［Ｉｎ］＜［Ｇａ］
　第２の酸化物半導体層７２のＩｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約１：３：６（例えば０．８～１．２：２．４～３．６：４．８～７．２）であってもよい。一例として、原子数比Ｉｎ：Ｇａ：Ｚｎが１：３：６であるスパッタリングターゲットを用いて酸化物半導体膜を形成すると、プロセス上で誤差が生じたり、不純物をドープしたりしても、形成後の第２の酸化物半導体層７２の組成は上記範囲に含まれ得る。
　第１の酸化物半導体層７１および第２の酸化物半導体層７２にＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いる場合の具体的な組成を以下に例示する。
　第１の酸化物半導体層７１には、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝３／６：１／６：２／６）、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３（＝４／９：２／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３（＝５／９：１／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝５：３：４（＝５／１２：３／１２：４／１２）、Ｉｎ：Ｇａ：Ｚｎ＝６：２：４（＝６／１２：２／１２：４／１２）、Ｉｎ：Ｇａ：Ｚｎ＝７：１：３（＝７／１１：１／１１：３／１１）、あるいはＩｎ：Ｇａ：Ｚｎ＝５：１：４（＝５／１０：１／１０：４／１０）の組成（原子数比）のＩｎ－Ｇａ－Ｚｎ系酸化物やその組成の近傍の酸化物半導体を用いることができる。
　第２の酸化物半導体層７２には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／６：３／６：２／６）、Ｉｎ：Ｇａ：Ｚｎ＝２：４：３（＝２／９：４／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝１：５：３（＝１／９：５／９：３／９）、あるいはＩｎ：Ｇａ：Ｚｎ＝１：３：６（＝１／１０：３／１０：６／１０）の組成（原子数比）のＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物やその組成の近傍の酸化物半導体を用いることができる。
　中間酸化物半導体層７０は、特に限定しないが、結晶化されずに非晶質状態が維持され得る組成を有していてもよい。中間酸化物半導体層７０がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層である場合、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約１：１：１（例えば０．８～１．２：０．８～１．２：０．８～１．２）であってもよい。一例として、原子数比Ｉｎ：Ｇａ：Ｚｎが１：１：１であるスパッタリングターゲットを用いて中間酸化物半導体層７０を形成すると、プロセス上で誤差が生じたり、不純物をドープしたりしても、形成後の中間酸化物半導体層７０の組成は上記範囲に含まれ得る。
　なお、半導体層７の各層の組成は、上記組成に限定されない。例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層の代わりに、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体層、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体層などを用いることも可能である。また、半導体層７は第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２を所定の順序で含んでいればよく、４層以上の多層構造を有していてもよい。
　各層の厚さは特に限定しないが、第１の酸化物半導体層７１の厚さは、例えば、１ｎｍ以上５０ｎｍ以下が好ましい。第２の酸化物半導体層７２の厚さは、例えば、２０ｎｍ以上１３０ｎｍ以下が好ましい。中間酸化物半導体層７０の厚さは、例えば１５ｎｍ以上８０ｎｍ以下が好ましい。第１の酸化物半導体層７１の厚さが１ｎｍ以上であれば、第２の酸化物半導体層７２よりも第１の酸化物半導体層７１中を電子が優先的に移動するため、高い移動度のＴＦＴを実現できる。一方、５０ｎｍ以下であれば、ゲート電圧によってＴＦＴのＯｎ／Ｏｆｆ動作をより高速で行うことが可能である。第２の酸化物半導体層７２の厚さが２０ｎｍ以上であれば、ソース・ドレイン分離工程における第１の酸化物半導体層７１のプロセスダメージをより効果的に低減できる。一方、１３０ｎｍ以下であれば、第２の酸化物半導体層７２によって生じる抵抗成分を小さくすることができ、ＴＦＴの移動度が低下することを抑制できる。さらに、中間酸化物半導体層７０が１５ｎｍ以上であれば、第１の酸化物半導体層７１と第２の酸化物半導体層７２との界面をより効果的に改善できる。一方、８０ｎｍ以下であれば、中間酸化物半導体層７０の挿入による閾値電圧の低下を抑制できる。
　＜アクティブマトリクス基板の構造＞
　本実施形態は、例えば表示装置のアクティブマトリクス基板に適用され得る。本実施形態をアクティブマトリクス基板に適用する場合、アクティブマトリクス基板に設けられる複数のＴＦＴの少なくとも一部が、上述した３層積層チャネル構造を有するＴＦＴ１０であればよい。例えば、各画素に配置される画素ＴＦＴおよび／またはモノリシックドライバを構成するＴＦＴ（回路ＴＦＴ）がＴＦＴ１０であってもよい。
　アクティブマトリクス基板は、表示に寄与する表示領域（アクティブ領域）と、表示領域の外側に位置する周辺領域（額縁領域）とを有している。表示領域には、複数のゲートバスラインＧと複数のソースバスラインＳとが形成されており、これらの配線で包囲されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状に配置されている。
　図２は、本実施形態のアクティブマトリクス基板１００の一例を示す平面図である。図２には、単一の画素のみを図示している。この例では、ＴＦＴ１０は画素ＴＦＴとして機能する。
　図２に示すように、各画素は、画素ＴＦＴであるＴＦＴ１０１と、画素電極１９とを有している。画素電極１９は、画素毎に分離されている。ＴＦＴ１０１は、各画素において、複数のソースバスラインＳと複数のゲートバスラインＧとの各交点の付近に形成されている。ＴＦＴ１０１のドレイン電極９は、対応する画素電極１９と電気的に接続されている。画素電極１９は、層間絶縁層１３に設けられたコンタクトホールＣＨ内でドレイン電極９と接していてもよい。ソースバスラインＳは、ＴＦＴ１０１のソース電極８に電気的に接続されている。ソースバスラインＳとソース電極８とは一体的に形成されていてもよい。ゲートバスラインＧは、ＴＦＴ１０１のゲート電極３に電気的に接続されている。ゲートバスラインＧとゲート電極３とは一体的に形成されていてもよい。アクティブマトリクス基板１００は、画素電極１９の上に、あるいは、層間絶縁層１３と画素電極１９との間に、共通電極として機能する他の電極層をさらに有していてもよい。
　＜ＴＦＴ１０１の製造方法＞
　以下、再び図１を参照しながら、ＴＦＴ１０１の製造方法をより具体的に説明する。
　まず、基板１上に、ゲート電極３およびゲートバスラインＧを形成する。基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。ゲート電極３は、ゲートバスラインＧと一体的に形成され得る。ここでは、基板（例えばガラス基板）１上に、スパッタ法などによって、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート配線用金属膜をパターニングすることにより、ゲート電極３およびゲートバスラインＧを得る。ゲート配線用金属膜として、例えば、厚さ３００ｎｍのＷ膜を上層、厚さ２０ｎｍのＴａＮ膜を下層とする積層膜（Ｗ／ＴａＮ膜）を用いる。なお、ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
　次いで、ゲート電極３およびゲートバスラインＧ上にゲート絶縁層５を形成する。ゲート絶縁層５は、ＣＶＤ法等によって形成され得る。ゲート絶縁層５としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、厚さ５０ｎｍのＳｉＯ2膜を上層、厚さ３００ｎｍのＳｉＮｘ膜を下層とする積層膜を用いる。このように、ゲート絶縁層５の最上層（すなわち酸化物半導体層と接する層）として、酸素を含む絶縁層（例えばＳｉＯ2などの酸化物層）を用いると、半導体層７に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、半導体層７の酸素欠損を低減できる。
　続いて、ゲート絶縁層５上に、ゲート絶縁層５側から第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２をこの順で含む半導体層７を形成する。
　半導体層７の形成は次のようにして行う。
　まず、例えば、スパッタ法を用いて、第１酸化物半導体膜、中間酸化物半導体膜、および第２酸化物半導体膜を含む酸化物半導体積層膜を形成する。第１酸化物半導体膜、中間酸化物半導体膜および第２酸化物半導体膜は、それぞれ、第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２に対応する組成および厚さを有する。第１および第２酸化物半導体膜は、例えば結晶質酸化物半導体膜であり、中間酸化物半導体膜は、例えば非晶質酸化物半導体膜であってもよい。なお、酸化物半導体膜が結晶質か非晶質であるかは、例えば、酸化物半導体の組成、成膜条件等で決まる。
　ここでは、第１酸化物半導体膜および第２酸化物半導体膜として結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜、中間酸化物半導体膜として非晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を形成する。
　第１酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが５：１：４であるターゲットを用いて、スパッタ法で形成する。スパッタリングガス（雰囲気）としては、アルゴン等の希ガス原子と酸化性ガスの混合ガスを用いることができる。酸化性ガスとはＯ2、ＣＯ2、Ｏ3、Ｈ2Ｏ、Ｎ2Ｏ等が挙げられる。ここでは、Ａｒガスおよび酸素（Ｏ2）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、例えば、分圧比で５％以上２０％以下に設定される。また、成膜時の基板温度は、例えば１００～１８０℃に設定される。気体雰囲気の圧力（スパッタ圧力）は、プラズマが安定して放電できる範囲であれば特に限定されないが、例えば０．１～３．０Ｐａに設定される。
　中間酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが１：１：１であるターゲットを用いて、スパッタ法で形成する。スパッタリングガスとして、Ａｒガスおよび酸素（Ｏ2）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、例えば、分圧比で０％超１０％以下に設定される。成膜時の基板温度およびスパッタ圧力は、第１酸化物半導体膜を形成する際の基板温度及びスパッタ圧力と同じであってもよい。
　第２酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが１：３：６であるターゲットを用いて、スパッタ法で形成する。スパッタリングガスとして、Ａｒガスおよび酸素（Ｏ2）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、中間酸化物半導体膜の成膜時の酸素ガスの割合よりも高く、例えば、分圧比で０％超２０％以下に設定される。成膜時の基板温度およびスパッタ圧力は、第１酸化物半導体膜を形成する際の基板温度及びスパッタ圧力と同じであってもよい。
　各酸化物半導体膜の厚さは特に限定しないが、例えば、第１酸化物半導体膜の厚さは１ｎｍ以上５０ｎｍ以下、中間酸化物半導体膜の厚さは１５ｎｍ以上８０ｎｍ以下、第２酸化物半導体膜の厚さは２０ｎｍ以上１３０ｎｍ以下であってもよい。ここでは、第１酸化物半導体膜の厚さを１０ｎｍ、中間酸化物半導体膜の厚さを４０ｎｍ、第２酸化物半導体膜の厚さを５０ｎｍとする。
　次いで、酸化物半導体積層膜のアニール処理を行う。ここでは、大気雰囲気中、３００℃以上５００℃以下の温度で熱処理を行う。熱処理時間は、例えば３０分以上２時間以下である。
　次いで、熱処理後の酸化物半導体積層膜のパターニングを行い、半導体層７を得る。酸化物半導体積層膜のパターニングは、例えばリン硝酢酸エッチング液を用いてウェットエッチングによって行う。これにより、ゲート絶縁層５側から、第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２をこの順で含む積層構造を有する半導体層７を得る。
　図３は、本パターニング工程で得られた半導体層７の断面のＳＥＭ像を例示する図である。分かりやすさのため、半導体層７の輪郭に白い線を付している。図３から分かるように、半導体層７の側面は順テーパ形状を有し得る。本実施形態では、半導体層７における２層の結晶質酸化物半導体膜の界面に非晶質酸化物半導体膜が配置されている。このため、界面の結晶格子のミスマッチに起因して、界面近傍で横方向のエッチングレートが極端に高くなることが抑制される。この結果、本パターニング工程で得られる半導体層７の側面には、図９（ｂ）に示すようなくびれ２８が生じないと考えられる。
　次いで、ソース電極８およびドレイン電極９を、半導体層７の上面と接するように形成する。ソース電極８およびドレイン電極９は、単層構造を有していてもよいし、積層構造を有していてもよい。ここでは、ソース配線用金属膜として、半導体層７の側からＴｉ膜（厚さ：３０ｎｍ）、Ａｌ（厚さ：３００ｎｍ）、およびＴｉ膜（厚さ５０ｎｍ）の３層、あるいはＴｉ膜（厚さ：３０ｎｍ）、Ｃｕ膜（厚さ：３００ｎｍ）の２層をこの順で積み重ねた積層膜を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。
　続いて、ソース配線用金属膜をパターニングすることによってソース電極８およびドレイン電極９を得る（ソース・ドレイン分離）。本実施形態では、図３を参照しながら上述したように、半導体層７の側面はくびれ等の凹部を有していない。このため、ソース配線用金属膜のパターニング工程で膜残りが生じ難い。
　ソース電極８は半導体層７のソースコンタクト領域、ドレイン電極９は半導体層７のドレインコンタクト領域と接するように配置される。半導体層７のうちソース電極８とドレイン電極９との間に位置する部分はチャネル領域となる。この工程で、第２の酸化物半導体層７２の表面部分もエッチングされる（オーバーエッチング）場合がある。この後、半導体層７のチャネル領域に対し酸化処理、例えばＮ2Ｏガスを用いたプラズマ処理を行ってもよい。このようにして、ＴＦＴ１０１を得る。
　次に、ＴＦＴ１０のチャネル領域と接するように、層間絶縁層１３を形成する。層間絶縁層１３は、無機絶縁層（パッシベーション膜）とその上に配置された有機絶縁層とを含んでいてもよい。無機絶縁層は、例えば、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等であってもよい。ここでは、無機絶縁層として、ＣＶＤ法により、厚さが例えば３００ｎｍのＳｉＯ2層を形成する。無機絶縁層の形成温度は、例えば２００℃以上４５０℃以下であってもよい。続いて、無機絶縁層上に有機絶縁層を形成する。ここでは、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を形成する。
　（積層構造を有する半導体層の分析結果）
　上記方法では、組成および成膜条件を制御することで、結晶質酸化物半導体膜と非晶質酸化物半導体膜とを含む積層膜を形成している。上記方法における成膜直後（アニール処理前）の酸化物半導体膜の結晶状態を確認するために、本発明者は次のような分析を行った。
　まず、単層の半導体膜を有するサンプル基板１～３を作製した。サンプル基板１は、ガラス基板上に、スパッタ法で第１酸化物半導体膜を形成することによって作製した。同様に、サンプル基板２、３は、それぞれ、中間酸化物半導体膜および第２酸化物半導体膜をガラス基板上に形成することによって作製した。ここでは、第１酸化物半導体膜、中間酸化物半導体膜および第２酸化物半導体膜として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を形成した。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜の厚さは、いずれも、１００ｎｍとした。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を形成する際に用いるターゲットの組成、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜の成膜条件を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　次いで、得られた各サンプル基板のＸ線回折（ＸＲＤ）分析を行った。サンプル基板１～３のＸ線回折パターンを、それぞれ、図４（ａ）～（ｃ）に示す。
　図４から分かるように、全サンプル基板のＸ線回折パターンは、２θ＝２０～２５°にブロードなピークＰ１を有している。これは、ガラス基板に起因するピークと考えられる。図４（ａ）に示すように、サンプル基板１のＸ線回折パターンは、ガラス基板のピークＰ１に加えて、２θ＝３０°近傍に結晶性のピークＰ２を有している。また、図４（ｃ）に示すように、サンプル基板３のＸ線回折パターンは、ガラス基板のピークＰ１に加えて、２θ＝３２°近傍に結晶性のピークＰ３を有している。従って、サンプル基板１およびサンプル基板３の半導体膜は、いずれも、結晶質であることが確認できる。サンプル基板３のピークＰ３の方が、サンプル基板１のピークＰ２よりも鋭い（ピーク幅が小さい）ことから、サンプル基板３の半導体膜の方が高い結晶性を有することが分かる。一方、サンプル基板２には、結晶性のピークが見られないことから、サンプル基板２上の半導体膜が非晶質であることが確認される。
　なお、サンプル基板２に対して、上述したアニール処理を行っても、中間酸化物半導体膜は非晶質状態のまま維持される。サンプル基板１、３に対してアニール処理を行うと、第１および第２酸化物半導体膜の結晶性がさらに高くなる場合がある。
　上記では、基板上に単層の半導体膜を形成し、その結晶状態を調べた。しかしながら、複数の半導体膜を積み重ねて積層半導体層を形成した場合には、ＸＲＤ分析によって各半導体膜の結晶状態を個々に調べることは困難である。積層半導体層における各層の結晶状態は、例えば、積層半導体層の断面のＴＥＭ観察によって調べることが可能である。また、積層半導体層における各層の組成は、例えばＸＰＳ、ＡＥＳ等により分析可能である。
　（ＴＦＴ特性の評価）
　本発明者は、複数のＴＦＴを備えたサンプル基板Ａ、Ｂを作製し、各サンプル基板におけるＴＦＴ特性のばらつきを調べたので、その結果を説明する。
　まず、上述したＴＦＴ１０１（図１）の製造方法と同様の方法で、複数のＴＦＴをガラス基板上に同時に形成することで、サンプル基板Ａを作製した。サンプル基板ＡにおけるＴＦＴは、第１の酸化物半導体層として、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約５：１：４であるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（厚さ：１０ｎｍ）、第２の酸化物半導体層として、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約１：３：６であるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（厚さ：５０ｎｍ）、中間酸化物半導体層として、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約１：１：１であるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（厚さ：４０ｎｍ）を含む３層チャネル構造を有する。
　また、中間酸化物半導体層を形成しない点以外は、サンプル基板Ａと同様の方法で、複数のＴＦＴをガラス基板上に同時に形成し、サンプル基板Ｂを作製した。サンプル基板ＢのＴＦＴは、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約５：１：４であるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（厚さ：１０ｎｍ）と、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約１：３：６であるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（厚さ：５０ｎｍ）とからなる２層チャネル構造を有する（図９（ａ）参照）。
　続いて、各サンプル基板に形成された複数のＴＦＴのＩ－Ｖ特性を測定した。測定結果を図５（ａ）および（ｂ）に示す。図５では、ゲート電圧Ｖｇをマイナス側からプラス側に変化させて測定した結果を実線、プラス側からマイナス側に変化させて測定した結果を破線で示している。
　測定結果から、サンプル基板Ａでは、サンプル基板Ｂよりも、ＴＦＴ特性のばらつきが抑制されていることが確認される。特に、サンプル基板Ｂには、閾値電圧が特に大きくマイナスシフトしたＴＦＴが含まれていることが分かる。これは、前述したように、ソース・ドレイン分離工程において、半導体層の側面のくびれ内に膜残りが生じたためと考えられる。
　上記の分析では、第１の酸化物半導体層７１および第２の酸化物半導体層７２として結晶質酸化物半導体層、中間酸化物半導体層７０として非晶質酸化物半導体層を用いた。なお、各層の組成および結晶状態は上記例に限定されない。移動度が高く、チャネル層として機能する第１の酸化物半導体層７１と、バリア性やエッチング耐性の高い第２の酸化物半導体層７２との間に、第１の酸化物半導体層７１と第２の酸化物半導体層７２との中間の組成を有する、または、第１の酸化物半導体層７１と第２の酸化物半導体層７２との中間のエネルギーギャップを有する中間酸化物半導体層（例えばＩｎ比率とＺｎ比率とが略等しい酸化物半導体層）を配置することにより、第１の酸化物半導体層７１および第２の酸化物半導体層７２のそれぞれの機能を確保しつつ、これらの層の界面を改善することが可能である。
　＜ＴＦＴ構造について＞
　本実施形態のチャネル構造は、図１に示すように、トップコンタクト構造を有するチャネルエッチ型のＴＦＴに好適に適用され得る。このようなＴＦＴに適用すると、ソース・ドレイン分離工程で生じる膜残りや第１の酸化物半導体層に対するプロセスダメージを抑制できるので、より顕著な効果が得られる。
　なお、本実施形態のチャネル構造を適用可能なＴＦＴの構造は特に限定されない。図１に示すＴＦＴ１０１は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。ボトムコンタクト構造を有するＴＦＴでは、上述した膜残りの問題は生じない。しかしながら、半導体層の側面にくびれが生じていると、半導体層側面上でパッシベーション膜などの絶縁膜の被覆性が低下し、信頼性の高いＴＦＴが得られないことがある。
　また、本実施形態のＴＦＴはチャネルエッチ構造を有してもよいし、エッチストップ構造を有していてもよい。チャネルエッチ型のＴＦＴでは図１に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　エッチストップ型のＴＦＴでは、チャネル領域上にエッチストップ層が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。エッチストップ型のＴＦＴでは、エッチストップ層で半導体層の側面を覆うことで、上述した膜残りの発生を抑制できる。しかしながら、半導体層の側面にくびれが生じていると、半導体層側面上でエッチストップ層の被覆性が低下し、信頼性の高いＴＦＴが得られないことがある。
　図１に示すＴＦＴ１０１は、半導体層７と基板１との間にゲート電極３が配置されたボトムゲート構造ＴＦＴであるが、半導体層７の基板１と反対側にゲート電極３が配置されたトップゲート構造ＴＦＴであってもよい。
　図６は、本実施形態におけるＴＦＴの変形例を示す断面図である。図６では、図１と同様の構成要素には同じ参照符号を付している。
　変形例のＴＦＴ１０２は、ボトムコンタクト型であり、かつ、トップゲート構造を有する。ＴＦＴ１０２では、ソース電極８およびドレイン電極の上面と接するように半導体層１７が配置されている。半導体層１７は、ゲート絶縁層５で覆われている。ゲート絶縁層５には、基板１の法線方向から見たとき、半導体層１７の少なくとも一部（ソース電極８とドレイン電極９との間に位置する部分）と重なるようにゲート電極３が設けられている。
　ＴＦＴ１０２の半導体層１７では、第１の酸化物半導体層７１は、第２の酸化物半導体層７２よりも上方（すなわちゲート絶縁層５側）に配置される。この例では、半導体層１７は、基板１側から第２の酸化物半導体層７２、中間酸化物半導体層７０および第１の酸化物半導体層７１をこの順で含む積層構造を有する。第１の酸化物半導体層７１の上面はゲート絶縁層５と接している。
　トップゲート構造ＴＦＴでは、半導体層の側面にくびれが生じていると、半導体層側面上でゲート絶縁層の被覆性が低下するおそれがある。これに対し、ＴＦＴ１０２では、半導体層１７の加工性が高められているので、ゲート絶縁層５の被覆性の低下が抑制され、高い信頼性が得られる。
　＜酸化物半導体について＞
　半導体層７に含まれる酸化物半導体としては、非晶質酸化物半導体、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。第１の酸化物半導体層７１と第２の酸化物半導体層７２とは異なる結晶構造を有していてもよい。第２の酸化物半導体層７２のエネルギーギャップは、第１の酸化物半導体層７１のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、第１の酸化物半導体層７１のエネルギーギャップが、第２の酸化物半導体層７２のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、第１の酸化物半導体層７１および第２の酸化物半導体層７２は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。一方、中間酸化物半導体層７０は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（第２の実施形態）
　第２の実施形態の半導体装置は、ＴＦＴの半導体層がＩｎ、ＺｎおよびＳｎを含む点で、第１の実施形態と異なる。
　第２の実施形態におけるＴＦＴは、図１に示すＴＦＴ１０１と同様の構造を有する。ただし、第１の酸化物半導体層７１として、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層を用いる。例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体層またはＩｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体層を用いてもよい。第１の酸化物半導体層７１は結晶質であってもよい。
　第２の酸化物半導体層７２は、Ｉｎ、Ｚｎを含み、かつ、Ｓｎを含まない酸化物半導体層であってもよい。第２の酸化物半導体層７２として、例えば、第１の実施形態と同様のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を用いることができる。第２の酸化物半導体層７２は結晶質であってもよい。
　Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体などのＳｎを含む酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体よりも高い移動度を有し得る。このため、第１の酸化物半導体層７１に用いると、より高い移動度を有するＴＦＴが得られる。一方、第２の酸化物半導体層７２は、還元されやすいＳｎを含まないことが好ましい。Ｓｎを含まない酸化物半導体では、金属の還元による酸素濃度の低下が生じにくい。このため、Ｓｎを含まない酸化物半導体層（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層）は、Ｓｎを含む酸化物半導体層よりも低抵抗化されにくく、第１の酸化物半導体層７１の保護層である第２の酸化物半導体層７２に好適に用いられ得る。
　中間酸化物半導体層７０の組成は特に限定しない。中間酸化物半導体層７０は非晶質であってもよい。中間酸化物半導体層７０として、例えば、第１の実施形態と同様の酸化物半導体層を用いることができる。
　（第３の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
　アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　画素用ＴＦＴとして、第１および第２の実施形態のＴＦＴ１０１（図１）を適用することが可能である。この点については後述する。
　次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
　図７は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図８は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
　図７に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。
　図８に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
　アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
　第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
　薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
　なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳ（Ｆｒｉｎｇｅ　ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　本実施形態の第２薄膜トランジスタ７１０Ｂとして、図１、図６を参照しながら前述したＴＦＴ１０１、１０２を用いることができる。図１に示すＴＦＴ１０１を適用する場合、ＴＦＴ１０１におけるゲート電極３、ゲート絶縁層５、半導体層７、ソース電極８、およびドレイン電極９を、それぞれ、図７に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソース電極７１８ｓＢ、およびドレイン電極７１８ｄＢに対応させてもよい。
　また、図７に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
　なお、図示していないが、検査ＴＦＴおよび検査回路は、例えば、図７に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
　図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造を有していてもよい。あるいは、第１薄膜トランジスタ７１０Ａがボトムゲート構造、第２薄膜トランジスタ７１０Ｂがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。
　第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　本実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。アクティブマトリクス基板では、酸化物半導体ＴＦＴは、各画素に設けられるスイッチング素子として使用されるだけでなく、ドライバなどの周辺回路の回路用素子として用いることもできる（モノリシック化）。このような場合、本発明における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ2／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、回路用素子としても好適に用いられる。
　本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
　１　　基板
　３　　ゲート電極
　５　　ゲート絶縁層
　７、１７　　　半導体層
　７１　　第１の酸化物半導体層
　７２　　第２の酸化物半導体層
　７０　　中間酸化物半導体層
　８　　　ソース電極
　９　　　ドレイン電極
　１３　　層間絶縁層
　１０１、１０２　　薄膜トランジスタ（ＴＦＴ）

Claims (16)

  1. 　基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、
    　前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、
    　前記半導体層は、
    　　ＩｎおよびＺｎを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい、第１の酸化物半導体層と、
    　　ＩｎおよびＺｎを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、第２の酸化物半導体層と、
    　　前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された中間酸化物半導体層と
    を含む積層構造を有し、
    　前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層であり、
    　前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている半導体装置。
  2. 　基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、
    　前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、
    　前記半導体層は、
    　　ＩｎおよびＺｎを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい、第１の酸化物半導体層と、
    　　ＩｎおよびＺｎを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、第２の酸化物半導体層と、
    　　前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された、ＩｎおよびＺｎを含む中間酸化物半導体層であって、前記中間酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比およびＩｎの原子数比は略等しい、中間酸化物半導体層と
    を含む積層構造を有し、
    　前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている半導体装置。
  3. 　前記第１および第２の酸化物半導体層は結晶質酸化物半導体層である、請求項２に記載の半導体装置。
  4. 　前記中間酸化物半導体層は非晶質酸化物半導体層である、請求項２または３に記載の半導体装置。
  5. 　前記中間酸化物半導体層は、前記第１および第２の酸化物半導体層よりも結晶サイズの小さい微結晶を含む、請求項３に記載の半導体装置。
  6. 　前記中間酸化物半導体層は、ＩｎおよびＺｎを含み、前記中間酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比およびＩｎの原子数比は略等しい請求項１に記載の半導体装置。
  7. 　前記中間酸化物半導体層は、前記第１の酸化物半導体層および前記第２の酸化物半導体層と接している、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記中間酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む請求項１から７のいずれかに記載の半導体装置。
  9. 　前記第１の酸化物半導体層および前記第２の酸化物半導体層はＩｎ、Ｇａ、Ｚｎを含む、請求項１から８のいずれかに記載の半導体装置。
  10. 　前記第１の酸化物半導体層はＩｎ、ＳｎおよびＺｎを含み、前記第２の酸化物半導体層はＩｎ、ＧａおよびＺｎを含む、請求項１から８のいずれかに記載の半導体装置。
  11. 　前記第１の酸化物半導体層の厚さは、前記第２の酸化物半導体層の厚さよりも小さい、請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記第１の酸化物半導体層のエネルギーギャップＧ１、前記第２の酸化物半導体層のエネルギーギャップＧ２、前記中間酸化物半導体層のエネルギーギャップＧｍは、Ｇ２＞Ｇｍ＞Ｇ１を満たす、請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記薄膜トランジスタはボトムゲート構造を有し、前記第１の酸化物半導体層は前記ゲート絶縁層の上面と接している、請求項１から１２のいずれかに記載の半導体装置。
  14. 　前記薄膜トランジスタはチャネルエッチ構造を有する、請求項１から１３のいずれかに記載の半導体装置。
  15. 　（Ａ）基板上に、ゲート電極と、前記ゲート電極を覆うゲート絶縁層を形成する工程と、
    　（Ｂ）前記ゲート絶縁層上に、ＩｎおよびＺｎを含む第１酸化物半導体膜、中間酸化物半導体膜、および、ＩｎおよびＺｎを含む第２酸化物半導体膜をこの順で形成することにより、酸化物半導体積層膜を形成する工程であって、前記第１酸化物半導体膜および前記第２酸化物半導体膜は結晶質酸化物半導体膜であり、前記中間酸化物半導体膜は非晶質酸化物半導体膜であり、前記第１酸化物半導体膜に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きく、前記第２酸化物半導体膜に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、工程と、
    　（Ｃ）前記酸化物半導体積層膜に対して３００℃以上５００℃以下の温度で熱処理を行う工程であって、前記非晶質酸化物半導体膜は非晶質状態のまま維持される、工程と、
    　（Ｄ）前記工程（Ｃ）の後に、前記酸化物半導体積層膜のパターニングを行うことにより、前記ゲート絶縁層上に、第１の酸化物半導体層、中間酸化物半導体層および第２の酸化物半導体層をこの順で含む半導体層を形成する工程であって、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層である、工程と、
    　（Ｅ）前記半導体層と接するソース電極およびドレイン電極を形成し、これにより薄膜トランジスタを得る工程と
    を包含する、半導体装置の製造方法。
  16. 　前記第１酸化物半導体膜、前記第２酸化物半導体膜および前記中間酸化物半導体膜は、いずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１５に記載の半導体装置の製造方法。
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