CN113169232A - 薄膜晶体管及其制造方法 - Google Patents

薄膜晶体管及其制造方法 Download PDF

Info

Publication number
CN113169232A
CN113169232A CN201980080222.XA CN201980080222A CN113169232A CN 113169232 A CN113169232 A CN 113169232A CN 201980080222 A CN201980080222 A CN 201980080222A CN 113169232 A CN113169232 A CN 113169232A
Authority
CN
China
Prior art keywords
semiconductor layer
oxide semiconductor
thin film
film transistor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201980080222.XA
Other languages
English (en)
Inventor
松尾大辅
安东靖典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissin Electric Co Ltd
Original Assignee
Nissin Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissin Electric Co Ltd filed Critical Nissin Electric Co Ltd
Publication of CN113169232A publication Critical patent/CN113169232A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

一种薄膜晶体管,在基板上依序配置有栅极电极、栅极绝缘层、氧化物半导体层、源极电极及漏极电极,所述薄膜晶体管的特征在于,所述氧化物半导体层自所述基板侧起依序具备第一半导体层与第二半导体层,所述第一半导体层与所述第二半导体层包括含有相互相同的构成元素的氧化物半导体膜,且构成所述第二半导体层的氧化物半导体膜的结晶性较构成所述第一半导体层的所述氧化物半导体膜的结晶性高。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种具有氧化物半导体膜的薄膜晶体管及其制造方法。
背景技术
近年来,正在积极进行将In-Ga-Zn-O系(IGZO)等的氧化物半导体膜用于通道层的薄膜晶体管(thin film transistor,TFT)的开发。作为将氧化物半导体膜用于通道层的薄膜晶体管的制造方法,例如在专利文献1中,公开有如下方法:在通过溅射等在栅极绝缘层上形成氧化物半导体膜之后,在氧化物半导体膜上形成金属膜,并对所述金属膜进行蚀刻,由此形成源极电极及漏极电极。
现有技术文献
专利文献
专利文献1:日本专利特开2008-166716号公报
发明内容
发明所要解决的问题
但是,在专利文献1所公开的制造方法中,在形成源极电极及漏极电极时,为了保护氧化物半导体膜不受蚀刻液等的影响,需要在氧化物半导体膜上另外形成作为蚀刻阻挡层发挥功能的SiO2等的绝缘膜。作为通道层发挥功能的氧化物半导体膜与作为蚀刻阻挡层发挥功能的绝缘膜的组成不同,因此需要更换溅射靶材或者变更成膜室,步骤数增加而无法高生产率地制造薄膜晶体管。
本发明是鉴于此种问题而完成,其主要课题是高生产率地制造具有氧化物半导体膜的薄膜晶体管。
解决问题的技术手段
本发明人等人为了解决所述课题进行了努力研究,结果发现,即使是包含相同的构成元素的氧化物半导体膜,根据其结晶性的高度(即结晶程度),对蚀刻的耐性(也称为耐蚀刻性)也不同。进一步努力研究的结果发现,所述结晶性的高度越高,表现出越优异的耐蚀刻性,作为通道层的氧化物半导体膜在制造过程中也能够作为蚀刻阻挡层发挥功能,从而完成了本发明。
即,本发明的薄膜晶体管是在基板上依序配置有栅极电极、栅极绝缘层、氧化物半导体层、源极电极及漏极电极的薄膜晶体管,所述薄膜晶体管的特征在于,所述氧化物半导体层自所述基板侧起依序具备第一半导体层与第二半导体层,所述第一半导体层与所述第二半导体层包括含有相互相同的构成元素的氧化物半导体膜,构成所述第二半导体层的氧化物半导体膜的结晶性高于构成所述第一半导体层的所述氧化物半导体膜的结晶性。
若为此种结构,则由于构成作为通道层发挥功能的第二半导体层的氧化物半导体膜的结晶性较构成第一半导体层的氧化物半导体膜的结晶性高,因此在通过蚀刻形成源极/漏极电极时,第二半导体层能够作为蚀刻阻挡层发挥功能而保护第一半导体层。因此,无需为了另外设置例如包含SiO2等的绝缘膜作为蚀刻阻挡层而通过化学气相沉积(chemical vapor deposition,CVD)、溅射等进行成膜。
而且,由于第一半导体层与第二半导体层包括含有相互相同的构成元素的氧化物半导体膜,因此在通过溅射形成第一半导体层与第二半导体层的情况下,能够使用相同的靶材通过变更溅射条件而继续成膜,因此无需更换靶材或者变更成膜室,从而能够高生产率地制造薄膜晶体管。
优选为所述第一半导体层包含非晶质的所述氧化物半导体膜,所述第二半导体层包含结晶质的所述氧化物半导体膜。
若为此种结构,则与第一半导体层的耐蚀刻性相比,能够使第二半导体层的耐蚀刻性更优异,从而能够进一步提高第二半导体层的作为蚀刻阻挡层的功能。
作为所述氧化物半导体层的具体方式,可列举如下氧化物半导体层:所述第一半导体层及所述第二半导体层均包括含有In的氧化物半导体膜,在通过利用Cu-Kα射线的θ-2θ法对所述第二半导体层进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽较在对所述第一半导体层进行的所述X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽更小。
为了提高第二半导体层的结晶性,从而使耐蚀刻性进一步提高,在通过利用Cu-Kα射线的θ-2θ法对所述第二半导体层进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽优选为4.5°以下,更优选为3.0°以下,进而优选为2.5°以下。
优选为构成所述第二半导体层的所述氧化物半导体膜的耐蚀刻性优于构成所述源极电极及所述漏极电极的材料的耐蚀刻性。
若为此种结构,则能够使第二半导体层的作为蚀刻阻挡层的功能更显著。
另外,本发明的薄膜晶体管的制造方法是在基板上依序配置有栅极电极、栅极绝缘层、氧化物半导体层、源极电极以及漏极电极的薄膜晶体管的制造方法,其包括:半导体层形成步骤,使用等离子体对靶材进行溅射,在所述栅极绝缘层上自所述基板侧起依序形成包含结晶性相互不同的氧化物半导体膜的第一半导体层与第二半导体层;以及所述源极/漏极电极形成步骤,将所述第二半导体层作为蚀刻阻挡层进行蚀刻,在所述氧化物半导体层上形成所述源极电极及所述漏极电极。
若为此种薄膜晶体管的制造方法,可得到与所述薄膜晶体管同样的作用效果。
发明的效果
根据如此构成的本发明,能够高生产率地制造具有氧化物半导体层的薄膜晶体管。
附图说明
[图1]是示意性表示本实施方式的薄膜晶体管的结构的纵剖面图。
[图2]是示意性表示相同实施方式的薄膜晶体管的制造步骤的剖面图。
[图3]是示意性表示相同实施方式的薄膜晶体管的制造步骤的剖面图。
[图4]是示意性表示在相同实施方式的薄膜晶体管的半导体层形成步骤中使用的溅射装置的结构的图。
[图5]是表示相同实施方式的薄膜晶体管的氧化物半导体层的结晶性与耐蚀刻性的关系性的图表。
具体实施方式
以下,将说明本发明的一实施方式的薄膜晶体管及其制造方法。
<1.薄膜晶体管>
本实施方式的薄膜晶体管1为所谓的底部栅极型的薄膜晶体管。具体而言,如图1所示,具有基板2、栅极电极3、栅极绝缘层4、氧化物半导体层5、源极电极6及漏极电极7,且自基板2侧依序配置(形成)。再者,本实施方式的薄膜晶体管1是所谓的蚀刻阻挡型的薄膜晶体管,如后所述,作为通道层发挥功能的氧化物半导体层5的一部分在制造过程中作为蚀刻阻挡层发挥功能。以下,对各部分进行详细叙述。
基板2包含可透光的材料,例如可包含聚对苯二甲酸乙二酯(PolyethyleneTerephthalate,PET)、聚萘二甲酸乙二酯(Polyethylene Naphthalate,PEN)、聚醚砜(Polyether Sulfone,PES)、丙烯酸、聚酰亚胺等的塑料(合成树脂)或玻璃等。
在基板2的表面设置有栅极电极3。栅极电极3包含具有高导电性的材料,例如可包含选自Si、Al、Mo、Cr、Ta、Ti、Pt、Au、Ag等中的一种以上的金属。另外,也可包含Al-Nd、Ag合金、氧化锡、氧化锌、氧化铟、氧化铟锡(Indium Tin Oxide,ITO)、氧化铟锌(Indium ZincOxide,IZO)、In-Ga-Zn-O(IGZO)等金属氧化物的导电性膜。栅极电极3可包含这些导电性膜的单层结构或两层以上的层叠结构。
在栅极电极3上配置有栅极绝缘层4。栅极绝缘层4包含具有高绝缘性的材料,例如可为包含选自SiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、Hf2等中的一种以上的氧化物的绝缘膜。栅极绝缘层4可为将这些导电性膜设为单层结构或两层以上的层叠结构而成。
在栅极绝缘层4上配置有氧化物半导体层5。氧化物半导体层5形成自基板2侧依序配置有第一半导体层5a与第二半导体层5b的两层结构。
优选为第一半导体层5a与第二半导体层5b包括含有相互相同的构成元素的氧化物半导体膜,且包括含有相互相同的构成元素及不可避免的杂质的氧化物半导体膜。此处,第一半导体层5a与第二半导体层5b均包含以含有In的氧化物为主成分的氧化物半导体膜,所谓含有In的氧化物,例如是In-Ga-Zn-O、In-Al-Mg-O、In-Al-Zn-O或In-Hf-Zn-O等氧化物。
第一半导体层5a与第二半导体层5b包含结晶性的高度(程度)互不相同的氧化物半导体膜。所述氧化物半导体层的结晶性的高度(程度)可根据在通过使用Cu光源(Cu-Kα射线)的θ-2θ法的X射线衍射(X-Ray Diffraction,XRD)测定中,可确认的波峰的半高宽(fullwidth at half maximum,FWHM)来确认。具体而言,在第一半导体层5a及第二半导体层5b包括以In-Ga-Zn-O(IGZO)等含有In的氧化物为主成分(体积分率为90%以上)的氧化物半导体膜的情况下,可通过在X射线衍射测定中在2θ=31°附近(例如30°~32°)可确认的波峰的半高宽的大小进行评价。更具体而言,所述波峰的半高宽越小,可评价为结晶性越高。
在本实施方式中,第一半导体层5a是包含非晶质(非晶(amorphous))的氧化物半导体膜的层,第二半导体层5b是包含结晶质的氧化物半导体膜的层。即,构成第二半导体层5b的氧化物半导体膜的结晶性较构成第一半导体层5a的氧化物半导体膜的结晶性更高。换言之,在对第二半导体层5b进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽较在对第一半导体层5a进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽更小。由此,在通过蚀刻形成源极电极及漏极电极的步骤中,第二半导体层5b作为保护第一半导体层5a的蚀刻阻挡层发挥功能。
构成第二半导体层5b的氧化物半导体膜的结晶性越高,越能够提高耐蚀刻性,从而作为蚀刻阻挡层发挥优异的功能(即,蚀刻速度下降)。因此,在对第二半导体层5b进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽优选为4.5°以下,更优选为3.0°以下,进而优选为2.5°以下。
在氧化物半导体层5上配置有源极电极6及漏极电极7。源极电极6及漏极电极7分别包含具有高导电性的材料以便作为电极发挥功能。源极电极6及漏极电极7可包括金属或导电性氧化物的单层结构,也可包括两层以上的层叠结构。
此处,本实施方式的源极电极6及漏极电极7包括耐蚀刻性较第二半导体层5b差(即蚀刻速度快)的材料。具体而言,例如,在第二半导体层包括结晶质的IGZO膜的情况下,源极电极6及漏极电极7包括如氧化铟锌(IZO)、氧化铟镓(Indium Gallium Oxide,IGO)、非晶质的IGZO膜等金属氧化物或Mo等金属的导电性膜。
可视需要在氧化物半导体5、源极电极6及漏极电极7上配置用以对这些进行保护的保护膜。保护膜例如可包含氧化硅膜(SiO2)、在氮化硅膜中含有氟的氟化氮化硅膜(SiN:F)等。
<2.薄膜晶体管的制造方法>
继而,参照图2对所述结构的薄膜晶体管1的制造方法进行说明。
本实施方式的薄膜晶体管1的制造方法包括栅极电极形成步骤、栅极绝缘层形成步骤、半导体层形成步骤、源极/漏极电极形成步骤。以下,对各步骤进行说明。
(1)栅极电极形成步骤
首先,如图2的(a)所示,准备例如包含石英玻璃的基板2,并在基板2的表面形成栅极电极3。栅极电极3的形成方法并无特别限制,例如可通过真空蒸镀法、直流(DirectCurrent,DC)溅射法等已知的方法来形成。
(2)栅极绝缘层形成步骤
继而,如图2的(b)所示,以覆盖基板2及栅极电极3的表面的方式形成栅极绝缘层4。栅极绝缘层4的形成方法并无特别限定,可通过已知的方法来形成。
(3)半导体层形成步骤
继而,如图2的(c)及(d)所示,在栅极绝缘层4上形成作为通道层的氧化物半导体层5。半导体层形成步骤包括形成第一半导体层5a的第一成膜步骤、以及形成第二半导体层5b的第二成膜步骤。
再者,在本实施方式的半导体层形成步骤中,通过使用等离子体溅射靶材来形成氧化物半导体膜。具体而言,可使用如图4所示那样的溅射装置100,所述溅射装置100是使用感应耦合型的等离子体P来溅射靶材T而进行成膜。溅射装置100包括:真空容器20;基板保持部30,在真空容器20内对基板2进行保持;靶材保持部40,在真空容器20内与基板2相向且对靶材T进行保持;以及多根天线50,沿由基板保持部30保持的基板2的表面排列,并产生等离子体P。通过使用溅射装置100,可独立地进行对天线50供给的高频电压与靶材T的偏电压的设定。因此,可将偏电压设定为如下程度的低电压:与等离
子体P的生成独立地,将等离子体中的离子引入至靶材并加以溅射的程度,且可将溅射时对靶材T施加的负的偏电压设定为-1kV以上(即绝对值为1kV以下)的负电压。第一成膜步骤及第二成膜步骤中,将靶材T配置于靶材保持部40并将基板2配置于基板保持部30来进行。此处,作为靶材T,使用作为氧化物半导体5的原料的InGaZnO等导电性氧化物烧结体。
(3-1)第一成膜步骤
首先,在栅极绝缘层4上形成第一半导体层5a。具体而言,将溅射装置100的真空容器20真空排气至3×10-6Torr以下后,一边以50sccm以上、200sccm以下导入溅射气体,一边将真空容器内20的压力调整为0.5Pa以上、3.1Pa以下。然后,对多根天线50供给1kW以上、10kW以下的高频功率来生成/维持感应耦合型的等离子体。对靶材施加直流电压脉冲来进行靶材的溅射。自抑制生成氧脱离的溅射粒子,而形成膜中的氧欠缺少的氧化物半导体膜5a的观点出发,将施加至靶材T的电压设为-1kV以上的负电压。由此,如图2(c)所示,在栅极绝缘层4上形成第一半导体层5a。再者,真空容
器20内的压力、溅射气体的流量、向天线供给的电力量也可适宜变更。
(3-2)第二成膜步骤
在第一成膜步骤之后,在第一半导体层5a上形成第二半导体层5b。具体而言,与第一成膜步骤同样地使用溅射装置100来进行靶材T的溅射,由此形成第二半导体层5b。与第一成膜步骤同样地,在第二成膜步骤中,也优选为使施加于靶材T的电压为-1kV以上的负电压。第二成膜步骤中的真空容器20内的压力、溅射气体的流量、向天线供给的电力量等条件可与第一成膜步骤相同,也可适宜变更。
(3-3)溅射气体中的氧气浓度
在本实施方式中,使在第二成膜步骤中供给的溅射气体中含有的氧气浓度高于在第一成膜步骤中供给的溅射气体中含有的氧气浓度。由此,在第二成膜步骤中,与第一成膜步骤相比,能够进一步抑制生成氧脱离的溅射粒子,从而能够在进一步维持靶材的氧化状态的状态下成膜,因此能够使构成第二半导体层5b的氧化物半导体膜的结晶性较构成第一半导体层5a的氧化物半导体膜的结晶性更高。
自提高构成第二半导体层5b的氧化物半导体膜的结晶性的观点出发,在第二成膜步骤中供给的溅射气体中所含的氧气浓度以体积分率计优选为20vol%以上,更优选为50vol%以上。最优选为仅供给氧气(即,体积分率为99.999vol%以上)作为溅射气体。
在第一成膜步骤中供给的溅射气体中含有的氧气浓度只要较在第二成膜步骤中供给的溅射气体中含有的氧气浓度低即可。自在第一成膜步骤中形成非晶质的氧化物半导体膜的观点出发,溅射气体中含有的氧气浓度以体积分率计优选为2vol%以下,优选为仅供给氩气作为溅射气体。
(4)源极/漏极电极形成步骤
继而,在氧化物半导体层5上形成源极电极6及漏极电极7。此处,在第二半导体层5b上形成导电性膜M之后,通过光刻术进行图案化,从而形成源极电极6及漏极电极7。
具体而言,首先,如图3的(e)所示,以覆盖栅极绝缘层4及第二半导体层5b的方式形成包含金属或导电性氧化物的导电性膜M。导电性膜M例如可利用DC溅射或射频(RadioFrequency,RF)溅射等现有的方法形成。
继而,在导电性膜M上涂布抗蚀剂R后进行曝光、显影等,如图3的(f)所示,在导电性膜M上使抗蚀剂R仅残留于之后成为源极电极6及漏极电极7的部位。
然后,如图3的(g)所示,通过蚀刻去除导电膜M中的未涂布抗蚀剂R的部分,从而形成源极电极6及漏极电极7。作为蚀刻的方法,可进行使用了CF4气体等的干式蚀刻,也可进行使用了HCl等酸的湿式蚀刻。此处,第二导电层5b具有优于第一导电层5a及导电性膜M的耐蚀刻性,作为蚀刻阻挡层发挥功能以保护第一导电层5a不受蚀刻剂的影响。
(5)保护膜形成步骤
根据需要,例如利用等离子体CVD法以覆盖所形成的氧化物半导体层5、源极电极6以及漏极电极7的上表面的方式形成保护膜。
(6)热处理步骤
最后,也可根据需要在包含氧的大气压下的环境中进行热处理。热处理中的炉内温度并无特别限定,例如为150℃以上、300℃以下。另外,热处理时间并无特别限定,例如为1小时以上、3小时以下。
通过以上所述,可获得本实施方式的薄膜晶体管1。再者,在本实施方式中,保护膜形成步骤及热处理步骤并非必需步骤,也可省略这些。
<3.氧化物半导体层的结晶性的耐蚀刻性的关系性评价>
对本实施方式的氧化物半导体层5(第一半导体层5a及第二半导体层5b)的结晶性与耐蚀刻性的关系性进行评价。
(制作样品)
具体而言,准备多个硅基板,基于所述制造方法的“半导体制造步骤”,制作多个通过溅射在基板上形成了包含ln-Ga-Zn-O(IGZO1114)的氧化物半导体膜的样品。
更具体而言,使用所述溅射装置100,将真空容器内的压力减压至0.9Pa以下,向多根天线供给7kW的高频功率,对靶材施加-400V的直流脉冲电压来进行靶材的溅射,形成氧化物半导体膜。此处,制作了各1个或各2个(共计9个)改变所供给的溅射气体中的氧气浓度的5种样品(分别以体积分率计为0vol%、5vol%、20vol%、50vol%、100vol%)。再者,没有特别记载的制造条件与所述制造方法中记载的条件相同。
(XRD测定中的波峰的半高宽的测定)
针对所制作的5种样品的氧化物半导体膜,利用使用Cu光源(Cu-Kα射线)的布鲁克(Bruker)AXS公司制造的X射线衍射装置(型号:D8DISCOVER)来进行X射线衍射(XRD)测定,测定可在2θ=31°附近确认的源于In的波峰的半高宽(FWHM)的大小。溅射中的氧气浓度与波峰的半高宽的关系如表1所示。再者,氧气浓度为5vol%、20vol%、50vol%及100vol%的样品中,在2θ=31°附近可以看到尖锐的波峰,可确认形成有结晶质的氧化物半导体膜(c-IGZO)。另外,在氧气浓度为0vol%的样品中,在2θ=31°附近看不到尖锐的波峰,可确认形成有非晶质的氧化物半导体膜(a-IGZO)。
[表1]
氧气浓度[vol%] 半高宽[°]
0 5.1
5 4.1
20 2.8
50 2.1
100 1.9
(蚀刻速度的测定)
对所制作的5种样品的氧化物半导体膜,以HCl水溶液(体积:0.05M、0.5M)为蚀刻剂进行蚀刻,测定其蚀刻速度。氧气浓度与溅射中的氧气浓度、和蚀刻速度的关系如表2所示。
[表2]
Figure BDA0003099183430000101
(氧化物半导体膜的结晶性与耐蚀刻性的关系性)
基于所述结果,在图5中示出XRD测定下的氧化物半导体膜的波峰的半高宽与蚀刻速度的关系。由图5可知,可确认:在2θ=31°附近能够确认到的波峰的半高宽为4.5°以下的结晶质的氧化物半导体膜(c-IGZO)与波峰的半高宽超过5°的非晶质(非晶)的氧化物半导体膜(a-IGZO)相比,蚀刻速度大幅降低,显示出优异的耐蚀刻性。并且,能够确认结晶质的氧化物半导体膜(c-IGZO)的结晶性越高,即波峰的半高宽越小,蚀刻速度越降低,耐蚀刻性提高,从而适合作为蚀刻阻挡层。
<4.本实施方式的效果>
根据如此构成的本实施方式的薄膜晶体管1及其制造方法,构成作为通道层发挥功能的第二半导体层5b的氧化物半导体膜的结晶性较构成第一半导体层5a的氧化物半导体膜的结晶性更高,故在源极/漏极电极形成步骤中通过蚀刻形成电极源极电极6及漏极电极7时,第二半导体层5b作为蚀刻阻挡层发挥功能,能够保护第一半导体层5a不受蚀刻液影响。因此,无需为了另外设置例如包含SiO2等的绝缘膜作为蚀刻阻挡层而进行溅射。而且,由于第一半导体层5a与第二半导体层5b包括含有相互相同的构成元素的氧化物半导体膜,因此在通过溅射形成这些的情况下,使用相同的靶材T,仅变更溅射
气体中的氧气浓度等溅射条件就能够继续成膜,因此无需更换靶材T或者变更成膜室,从而能够高生产率地制造薄膜晶体管1。
<其他的变形实施方式>
再者,本发明并不限定于所述实施方式。
在所述实施方式中,为具有多个靶材保持部40的结构,但也可为具有一个靶材保持部40的结构。所述情况下,也理想的是具有多根天线50的结构,但是也可为具有一根天线50的结构。
另外,本发明并不限定于所述实施方式,在不脱离其主旨的范围内当然可进行各种变形。
符号的说明
1:薄膜晶体管
2:基板
3:栅极电极
4:栅极绝缘层
5:氧化物半导体层
5a:第一半导体层
5b:第二半导体层
6:源极电极
7:漏极电极

Claims (8)

1.一种薄膜晶体管,在基板上依序配置有栅极电极、栅极绝缘层、氧化物半导体层、源极电极及漏极电极,所述薄膜晶体管的特征在于,
所述氧化物半导体层自所述基板侧起依序包括第一半导体层与第二半导体层,所述第一半导体层与所述第二半导体层包括含有相互相同的构成元素的氧化物半导体膜,
构成所述第二半导体层的氧化物半导体膜的结晶性高于构成所述第一半导体层的所述氧化物半导体膜的结晶性。
2.根据权利要求1所述的薄膜晶体管,其中所述第一半导体层包括非晶质的所述氧化物半导体膜,所述第二半导体层包括结晶质的所述氧化物半导体膜。
3.根据权利要求1或2所述的薄膜晶体管,其中所述第一半导体层及所述第二半导体层均包括含有In的氧化物半导体膜,
在通过利用Cu-Kα射线的θ-2θ法对所述第二半导体层进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽小于在对所述第一半导体层进行的所述X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽。
4.根据权利要求3所述的薄膜晶体管,其中在通过利用Cu-Kα射线的θ-2θ法对所述第二半导体层进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽为4.5°以下。
5.根据权利要求3所述的薄膜晶体管,其中在通过利用Cu-Kα射线的θ-2θ法对所述第二半导体层进行的X射线衍射测定中,在衍射角2θ=31°附近确认到的波峰的半高宽为3.0°以下。
6.根据权利要求1至5中任一项所述的薄膜晶体管,其中构成所述第二半导体层的所述氧化物半导体膜的耐蚀刻性优于构成所述源极电极及所述漏极电极的材料的耐蚀刻性。
7.根据权利要求1至6中任一项所述的薄膜晶体管,其为蚀刻阻挡型的薄膜晶体管,且所述第二半导体层作为蚀刻阻挡层发挥功能。
8.一种薄膜晶体管的制造方法,所述薄膜晶体管在基板上依次配置有栅极电极、栅极绝缘层、氧化物半导体层、源极电极及漏极电极,所述薄膜晶体管的制造方法包括:
半导体层形成步骤,使用等离子体对靶材进行溅射,在所述栅极绝缘层上自所述基板侧起依次形成第一半导体层与第二半导体层,所述第一半导体层与所述第二半导体层包括结晶性互不相同的氧化物半导体膜;以及
所述源极/漏极电极形成步骤,将所述第二半导体层作为蚀刻阻挡层进行蚀刻,在所述氧化物半导体层上形成所述源极电极及所述漏极电极。
CN201980080222.XA 2018-12-07 2019-12-04 薄膜晶体管及其制造方法 Withdrawn CN113169232A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-229754 2018-12-07
JP2018229754A JP2020092222A (ja) 2018-12-07 2018-12-07 薄膜トランジスタ及びその製造方法
PCT/JP2019/047389 WO2020116499A1 (ja) 2018-12-07 2019-12-04 薄膜トランジスタ及びその製造方法

Publications (1)

Publication Number Publication Date
CN113169232A true CN113169232A (zh) 2021-07-23

Family

ID=70974620

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980080222.XA Withdrawn CN113169232A (zh) 2018-12-07 2019-12-04 薄膜晶体管及其制造方法

Country Status (5)

Country Link
JP (1) JP2020092222A (zh)
KR (1) KR20210080549A (zh)
CN (1) CN113169232A (zh)
TW (1) TWI779254B (zh)
WO (1) WO2020116499A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022097013A (ja) * 2020-12-18 2022-06-30 日新電機株式会社 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
CN102194887A (zh) * 2010-03-04 2011-09-21 索尼公司 薄膜晶体管、薄膜晶体管的制造方法以及显示装置
US20140042438A1 (en) * 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2018061969A1 (ja) * 2016-09-27 2018-04-05 シャープ株式会社 半導体装置およびその製造方法
CN108780818A (zh) * 2016-03-04 2018-11-09 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法以及包括该半导体装置的显示装置
JP2018190949A (ja) * 2016-09-12 2018-11-29 株式会社半導体エネルギー研究所 表示装置及び電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR20110027805A (ko) * 2008-06-27 2011-03-16 이데미쓰 고산 가부시키가이샤 InGaO3(ZnO) 결정상을 포함하는 산화물 반도체용 스퍼터링 타겟 및 그의 제조 방법
CN104867981B (zh) * 2014-02-21 2020-04-21 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
CN102194887A (zh) * 2010-03-04 2011-09-21 索尼公司 薄膜晶体管、薄膜晶体管的制造方法以及显示装置
US20140042438A1 (en) * 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN108780818A (zh) * 2016-03-04 2018-11-09 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法以及包括该半导体装置的显示装置
JP2018190949A (ja) * 2016-09-12 2018-11-29 株式会社半導体エネルギー研究所 表示装置及び電子機器
WO2018061969A1 (ja) * 2016-09-27 2018-04-05 シャープ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20210080549A (ko) 2021-06-30
JP2020092222A (ja) 2020-06-11
TW202029513A (zh) 2020-08-01
WO2020116499A1 (ja) 2020-06-11
TWI779254B (zh) 2022-10-01

Similar Documents

Publication Publication Date Title
JP7143461B2 (ja) 半導体装置
JP6989656B2 (ja) 半導体装置
JP4981282B2 (ja) 薄膜トランジスタの製造方法
KR101980196B1 (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US20130264565A1 (en) Semiconductor thin film, thin film transistor and production method therefor
KR101562932B1 (ko) 산화물 반도체 소자 및 이의 제조 방법
JP2011109032A (ja) 薄膜トランジスタ
CN113169232A (zh) 薄膜晶体管及其制造方法
WO2013051644A1 (ja) 絶縁膜およびその製造方法
WO2016035503A1 (ja) 薄膜トランジスタ
TWI835033B (zh) 氧化物半導體的成膜方法及薄膜電晶體的製造方法
TWI739491B (zh) 氧化物半導體的加工方法及薄膜電晶體的製造方法
CN114127956B (zh) 薄膜晶体管的制造方法
WO2022130912A1 (ja) 薄膜トランジスタの製造方法
CN115735269A (zh) 薄膜晶体管
JP6046794B2 (ja) トランジスタの作製方法
JP2015062250A (ja) トランジスタ
JP2020088152A (ja) 薄膜トランジスタの製造方法
JP5940124B2 (ja) トランジスタの作製方法
JP2021190590A (ja) 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法
KR20180092436A (ko) 박막 트랜지스터의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20210723

WW01 Invention patent application withdrawn after publication