JP6989656B2 - 半導体装置 - Google Patents

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Description

開示する発明の技術分野は、酸化物半導体を含む半導体膜に関するものである。または、
該半導体膜を用いた半導体装置に関するものである。
電界効果型トランジスタは、最も広く用いられている半導体素子の一つである。電界効果
型トランジスタに用いられる材料は、その用途に応じて様々であるが、特に、シリコンを
含む半導体材料が多く用いられている。
シリコンを用いた電界効果型トランジスタは、多くの用途に対して要求される特性を満た
す。例えば、高速動作が必要な集積回路などの用途には単結晶シリコンを用いることで、
その要求が満たされる。また、表示装置などの大面積用途に対しては、非晶質シリコンを
用いることで、その要求を満たすことができる。
このように、シリコンは汎用性が高く、様々な用途に用いることが可能であるが、近年で
は半導体材料に対して、汎用性と共に一層の性能を求める傾向にある。例えば、大面積表
示装置の高性能化という観点からは、スイッチング素子の高速動作を実現するために、大
面積化が容易で、且つ非晶質シリコンを超える性能を有する半導体材料が求められている
。
このような状況において、酸化物半導体を用いた電界効果型トランジスタ（ＦＥＴとも呼
ぶ）に関する技術が注目されている。例えば、特許文献１には、ホモロガス化合物ＩｎＭ
Ｏ３（ＺｎＯ）ｍ（Ｍ＝Ｉｎ、Ｆｅ、Ｇａ、又はＡｌ、ｍ＝１以上５０未満の整数）を用
いた透明薄膜電界効果型トランジスタが開示されている。
また、特許文献２には、Ｉｎ、Ｇａ、Ｚｎを含む非晶質酸化物半導体であって電子キャリ
ア濃度が１０１８／ｃｍ３未満であるものを用いた電界効果型トランジスタが開示されて
いる。なお、当該文献において、非晶質酸化物半導体の原子数の比は、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：ｍ（ｍ＜６）である。
さらに、特許文献３には、微結晶を含む非晶質酸化物半導体を活性層とする電界効果型ト
ランジスタが開示されている。
特開２００４−１０３９５７号公報 国際公開第０５／０８８７２６号 特開２００６−１６５５２９号公報
特許文献３においては、結晶状態における組成をＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＝６未満
の整数）とする旨の開示がある。また、特許文献３の実施例１においては、ＩｎＧａＯ３
（ＺｎＯ）４の場合について開示されている。しかしながら、このような酸化物半導体を
用いる場合であっても、十分な特性が得られていないというのが実情であった。
上記問題点に鑑み、半導体装置に用いるのに好適な新たな構造の酸化物半導体膜を提供す
ることを目的の一とする。または、新たな構造の酸化物半導体膜を用いた半導体装置を提
供することを目的の一とする。
開示する発明では、表面の近傍に所定の結晶構造を備えた酸化物半導体膜を提供する。ま
たは、当該酸化物半導体膜を備えた半導体装置を提供する。上記所定の結晶構造とは、例
えば、電気的異方性を有する結晶構造である。または、不純物の侵入を抑制する機能を有
する結晶構造である。
酸化物半導体膜の上記結晶構造を除いた領域は、非晶質を主たる構成とするものであると
好適である。なお、「表面の近傍（表面近傍）」とは、例えば、表面からの距離（深さ）
が２０ｎｍ以下の領域を言う。また、「主たる」とは、例えば、５０％以上を占める状態
をいう。課題を解決する手段の例としては、以下のものを挙げることができる。
開示する発明の一態様は、Ｉｎ、Ｇａ、Ｚｎを含む非晶質酸化物半導体を主たる構成とす
る非晶質領域と、表面近傍の、Ｉｎ２Ｇａ２ＺｎＯ７の結晶粒を含む結晶領域と、を有し
、結晶粒は、そのｃ軸が、表面に対して略垂直な方向となるように配向している酸化物半
導体膜である。なお、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
上記において、Ｉｎ２Ｇａ２ＺｎＯ７の結晶粒は、Ｉｎを含有する第１のレイヤーと、Ｉ
ｎを含有しない第２のレイヤーと、Ｉｎを含有しない第３のレイヤーと、Ｉｎを含有する
第４のレイヤーと、Ｉｎを含有しない第５のレイヤーと、の積層構造を含むのが好適であ
る。さらに、Ｉｎを含有する第１のレイヤー、またはＩｎを含有する第４のレイヤーにお
いて、一のＩｎの５ｓ軌道は隣接するＩｎの５ｓ軌道と重なりを有することが好適である
。
また、上記の非晶質領域において、Ｚｎの含有量（原子％）は、ＩｎまたはＧａの含有量
（原子％）未満であるのが好適である。また、結晶粒は、ｃ軸方向の長さ（大きさ）が、
ａ軸方向またはｂ軸方向の長さ（大きさ）の５倍未満であるのが好適である。
また、開示する発明の別の一態様は、ゲート電極層と、ゲート電極層上のゲート絶縁層と
、ゲート絶縁層上の半導体層と、半導体層の一部と電気的に接続するソース電極層および
ドレイン電極層と、を有し、半導体層として、上記酸化物半導体膜を適用した半導体装置
である。
また、開示する発明の別の一態様は、半導体層と、半導体層上のゲート絶縁層と、ゲート
絶縁層上のゲート電極層と、半導体層の一部と電気的に接続するソース電極層およびドレ
イン電極層と、を有し、半導体層として、上記酸化物半導体膜を適用した半導体装置であ
る。
上記半導体装置において、半導体層を覆う絶縁層を有するのが好適である。また、ソース
電極層またはドレイン電極層と、半導体層とは、半導体層の上面または下面において電気
的に接続するのが好適である。
なお、本明細書等において「上」「下」の文言は、直上または直下であることを限定する
ものではない。例えば、「ゲート電極層上のゲート絶縁層」の表現であれば、ゲート電極
層とゲート絶縁層との間に他の構成要素を含む場合を除外しない。また、「上」「下」の
文言は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入
れ替えたものも含む。
表面近傍に電気的異方性を有する結晶構造を備えた酸化物半導体膜では、当該結晶構造を
備えない酸化物半導体膜と比較して、酸化物半導体膜の電気的特性が変化する。例えば、
酸化物半導体膜の表面に平行な方向の導電性が向上し、酸化物半導体膜の表面に垂直な方
向の絶縁性が向上する。
また、表面近傍に不純物の侵入を抑制する機能を有する結晶構造を備えた酸化物半導体膜
では、当該結晶構造を備えない酸化物半導体膜と比較して、酸化物半導体膜中への不純物
の侵入が抑制される。例えば、酸化物半導体に対して悪影響を与える水、水素などの侵入
が抑制される。
このため、開示する発明の一態様により、優れた電気特性を有する酸化物半導体膜が提供
される。また、信頼性の高い酸化物半導体膜が提供される。
また、開示する発明の別の一態様により、優れた特性の半導体装置が提供される。また、
信頼性の高い半導体装置が提供される。
酸化物半導体膜の構成を示す断面図である。 Ｉｎ２Ｇａ２ＺｎＯ７の結晶構造を示す図である。 酸化物半導体膜の作製方法について示す断面図である。 表面近傍のＢｒｉｇｈｔ−ｆｉｅｌｄ−ＴＥＭ像である。 表面近傍の電子線回折パターン、および測定ポイントを表す断面ＴＥＭ像である。 電子線回折パターンの実測データとシミュレーション結果を比較する図である。 ＩｎＧａＺｎＯ４結晶構造とＩｎ２Ｇａ２ＺｎＯ７結晶構造を比較する図である。 ＨＡＡＤＦ−ＳＴＥＭ像のシミュレーション結果である。 Ｉｎ２Ｇａ２ＺｎＯ７結晶粒の断面に係るＨＡＡＤＦ−ＳＴＥＭ像である。 Ｉｎ２Ｇａ２ＺｎＯ７結晶粒の断面に係るＨＡＡＤＦ−ＳＴＥＭ像である。 表面エネルギー計算に用いた結晶構造および表面構造を示す図である。 計算条件の詳細を示す図である。 表面エネルギーの計算結果を示す図である。 Ｉｎ２Ｇａ２ＺｎＯ７結晶粒の形成メカニズムおよび成長メカニズムを示す図である。 半導体装置の作製工程を示す断面図である。 半導体装置の作製工程を示す断面図である。 半導体装置の作製工程を示す断面図である。 半導体装置の作製工程を示す断面図である。 半導体装置の作製工程を示す断面図である。 半導体装置の作製工程を示す断面図である。 半導体装置の作製工程を示す断面図である。 半導体装置の作製工程を示す断面図である。 表示装置の一例を示す図である。 表示装置の応用形態を示す図である。
以下、実施の形態について、図面を用いて詳細に説明する。ただし、発明は以下に示す実
施の形態の記載内容に限定されず、本明細書等において開示する発明の趣旨から逸脱する
ことなく形態および詳細を変更し得る。また、異なる実施の形態に係る構成は、適宜組み
合わせて実施することが可能である。なお、以下に説明する発明の構成において、同一部
分または同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する
。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る酸化物半導体膜やその作製方法の詳細な
どについて、図１乃至図１４を用いて説明する。
＜酸化物半導体膜の構成＞
はじめに、酸化物半導体膜の構成について、図１および図２を用いて説明する。
図１には、酸化物半導体膜１００が、基材１１０の被形成表面に設けられた構成の例を示
す。なお、基材１１０は、酸化物半導体膜１００を支持することができるものであれば、
どのようなものを用いても良い。また、酸化物半導体膜１００は、基材１１０の被形成表
面に設けることに限らず、自立膜としてもよい。
上記酸化物半導体膜１００は、非晶質酸化物半導体を主たる構成とする非晶質領域１２０
と、表面近傍の、結晶粒１３０を含む結晶領域１４０と、を有する（図１（Ａ）参照）。
また、結晶粒１３０は、そのｃ軸が、酸化物半導体膜１００の表面に対して略垂直な方向
となるように配向している。ここで、略垂直とは、垂直方向から±１０°以内の状態を言
うものとする。
酸化物半導体膜１００を構成する酸化物半導体材料の例としては、例えば、Ｉｎ−Ｇａ−
Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ
系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ
−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体材料な
どがある。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。なお、当該表記に係る組成は、結晶構造を基礎と
するものであり、酸化物半導体材料全体で見て当該組成となっていることに限る趣旨では
ない。また、上記において、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）
のように表記することもできる。ここで、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケ
ル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または
複数の金属元素を示す。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料では、ＭとしてＧａ
が選択されることになるが、Ｇａのみの場合の他にも、ＧａとＮｉや、ＧａとＦｅなど、
Ｇａ以外の上記金属元素が選択される場合を含む。また、Ｍとして含まれる金属元素の他
に、遷移金属元素やその酸化物などを不純物として含むことがある。
非晶質領域１２０は、非晶質酸化物半導体を主たる構成としている。なお、「主たる」と
は、例えば、５０％以上を占める状態をいい、この場合には、非晶質酸化物半導体が体積
％（または重量％）で５０％以上を占める状態をいうものとする。つまり、非晶質酸化物
半導体以外にも、酸化物半導体の結晶などを含むことがあるが、その含有率は体積％（ま
たは重量％）で５０％未満であることが望ましい。なお、開示する発明の本質は、結晶領
域１４０の構成にあるともいえるから、要求される特性を確保できるのであれば非晶質領
域１２０の構成を上記に限定する必要はない。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いる場合には、上記の非晶質領域１２０
の組成は、Ｚｎの含有量（原子％）が、ＩｎまたはＧａの含有量（原子％）未満となるよ
うにするのが好適である。このような組成とすることにより、所定の組成の結晶粒１３０
を結晶領域１４０に形成することが容易になるためである。
表面近傍の結晶領域１４０は、酸化物半導体膜１００の表面に対して略垂直な方向にｃ軸
（ｃ−ａｘｉｓ）が配向した結晶粒１３０を有する（図１（Ｂ）参照）。例えば、Ｉｎ−
Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いる場合には、結晶領域１４０は、Ｉｎ２Ｇａ
２ＺｎＯ７結晶粒のｃ軸が酸化物半導体膜１００の表面に対して略垂直な方向に配向した
ものとなる。なお、「表面の近傍（表面近傍）」とは、例えば、表面からの距離（深さ）
が２０ｎｍ以下の領域をいう。ただし、酸化物半導体膜１００の厚さが大きくなる場合に
はこの限りではない。例えば、酸化物半導体膜１００の厚さが２００ｎｍ以上となる場合
には、「表面の近傍（表面近傍）」とは、表面からの距離（深さ）が酸化物半導体膜の厚
さの１０％以下である領域をいう。
上記Ｉｎ２Ｇａ２ＺｎＯ７の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−
ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造を有すると捉えるこ
とができる（図２参照）。すなわち、Ｉｎ２Ｇａ２ＺｎＯ７の結晶は、Ｉｎを含有する第
１のレイヤーと、Ｉｎを含有しない第２のレイヤー（ＧａまたはＺｎを含有）と、Ｉｎを
含有しない第３のレイヤー（ＧａまたはＺｎを含有）と、Ｉｎを含有する第４のレイヤー
と、Ｉｎを含有しない第５のレイヤー（ＧａまたはＺｎを含有）と、がｃ軸方向に積層さ
れた構造を備える。
Ｉｎ２Ｇａ２ＺｎＯ７結晶の電気伝導は、主としてＩｎによって制御されるため、Ｉｎを
含有する第１のレイヤーやＩｎを含有する第４のレイヤーの、ａ軸およびｂ軸に平行な方
向に関する電気特性は良好である。これは、Ｉｎを含有する第１のレイヤー、またはＩｎ
を含有する第４のレイヤーでは、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重な
りを有することにより、キャリアパスが形成されるためである。一方、上記レイヤーに垂
直な方向（すなわちｃ軸方向）に関しては、絶縁性が向上するといえる。
このような電気的な異方性を有する結晶粒が配向することで、酸化物半導体膜１００の電
気的特性にも影響が現れる。具体的には、例えば、酸化物半導体膜１００の表面と平行な
方向の電気特性が向上する。これは、Ｉｎ２Ｇａ２ＺｎＯ７結晶粒のｃ軸が酸化物半導体
膜１００の表面に対して略垂直な方向に配向しており、Ｉｎ２Ｇａ２ＺｎＯ７結晶におい
て、ａ軸およびｂ軸に平行な方向に電流が流れるためである。
なお、結晶領域１４０は、結晶粒１３０以外のものを含んでいても良い。また、結晶粒の
結晶構造も上記に限定されず、他の結晶構造の結晶粒を含んでいても良い。例えば、Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いる場合には、Ｉｎ２Ｇａ２ＺｎＯ７の結晶
粒に加え、ＩｎＧａＺｎＯ４の結晶粒などを含んでいても良い。もちろん、結晶領域１４
０全体に渡ってＩｎ２Ｇａ２ＺｎＯ７の結晶粒が存在する場合には、より効果的であり、
好適である。
また、結晶粒は、ｃ軸方向の長さ（大きさ）が、ａ軸方向またはｂ軸方向の長さ（大きさ
）の５倍未満であるのが好適であり、３倍未満であるとなお良い。結晶領域１４０の厚さ
が大きくなり過ぎると（つまり、結晶粒１３０がｃ軸方向に長くなりすぎると）、酸化物
半導体膜１００の特性が結晶領域１４０にのみ依存し、所望の特性が得られなくなる場合
もあり得るからである。
以上において説明したように、酸化物半導体膜１００では、表面近傍に結晶領域１４０を
有することで、良好な電気特性を実現できる。特に、結晶領域１４０が、Ｉｎ２Ｇａ２Ｚ
ｎＯ７結晶粒のｃ軸が酸化物半導体膜１００の表面に対して略垂直な方向に配向したもの
を含んで構成される場合には、Ｉｎ２Ｇａ２ＺｎＯ７結晶粒の電気特性の異方性によって
、優れた電気特性が実現される。
また、結晶領域１４０は、非晶質領域１２０と比較して安定であるため、これを酸化物半
導体膜１００の表面近傍に有することで、非晶質領域１２０に不純物（例えば水分など）
が取り込まれることを抑制することが可能である。このため、酸化物半導体膜１００の信
頼性を向上させることができる。
＜酸化物半導体膜の作製方法＞
次に、上記酸化物半導体膜１００の作製方法について、図３を用いて説明する。
酸化物半導体膜１００の前身である酸化物半導体膜２００は、上記＜酸化物半導体膜の構
成＞の項で示した酸化物半導体材料を用いて形成される。また、酸化物半導体膜２００は
、アルゴンをはじめとする希ガス雰囲気下、酸素雰囲気下、希ガスと酸素の混合雰囲気下
におけるスパッタリング法などにより形成される（図３（Ａ）参照）。スパッタリング法
において、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いることにより、
酸化物半導体膜２００中にＳｉＯｘ（ｘ＞０）を含ませて酸化物半導体膜２００の結晶化
を抑制することができる。当該方法は、非晶質の酸化物半導体膜２００を得たい場合に特
に有効である。
例えば、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：
１：０．５［ａｔｏｍ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットなど）を用い、基板とタ
ーゲットとの間の距離を１００ｍｍ、圧力を０．６Ｐａ、直流電力を０．５ｋＷ、雰囲気
を酸素（酸素流量比率１００％）雰囲気とすることで、酸化物半導体膜２００として、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質酸化物半導体膜を得ることができる。なお、電源としてパ
ルス直流電源を用いる場合には、膜形成時に発生する粉状物質（パーティクル、ゴミとも
いう）を低減することが可能であり、また、膜厚分布を均一化することができるため好適
である。
酸化物半導体膜２００の厚さは、目的とする用途や特性に応じて適宜設定することができ
る。例えば、２０ｎｍ乃至１０μｍ程度とすればよい。
結晶領域１４０は、酸化物半導体膜２００を形成した後の熱処理によって形成される（図
３（Ｂ）参照）。なお、当該熱処理によって、酸化物半導体膜２００中のＨ２、Ｈ、ＯＨ
などが脱離するため、当該熱処理を脱水化処理または脱水素化処理と呼ぶこともできる。
上記熱処理には、高温の不活性ガス（窒素や希ガスなど）を用いたＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理を適用することができる。ここで、熱処理の温度は
５００℃以上とすることが好適である。なお、熱処理温度の上限に関し、発明の本質的な
部分からの要求はないが、支持体として基材１１０を用いる場合には、熱処理温度の上限
はその耐熱温度の範囲内とする必要がある。熱処理の時間は、１分以上１０分以下とする
ことが好適である。例えば、６５０℃で３分〜６分程度のＲＴＡ処理を行うと良い。上述
のようなＲＴＡ処理を適用することで、短時間に熱処理を行うことができるため、基材１
１０に対する熱の影響を小さくすることができる。つまり、熱処理を長時間行う場合と比
較して、熱処理温度の上限を引き上げることが可能である。また、表面近傍に、所定の構
造の結晶粒を選択的に形成することが可能である。
なお、上記の熱処理は、酸化物半導体膜２００を形成した後であればいずれのタイミング
で行ってもよいが、脱水化または脱水素化を促進させるためには、酸化物半導体膜２００
の表面に他の構成要素を設ける前に行うのが好適である。また、上記の熱処理は、一回に
限らず、複数回行っても良い。
なお、上記の熱処理において、処理雰囲気中には、水素（水を含む）などが含まれないこ
とが望ましい。例えば、熱処理装置に導入する不活性ガスの純度を、６Ｎ（９９．９９９
９％、即ち不純物濃度が１ｐｐｍ以下）以上、好ましくは、７Ｎ（９９．９９９９９％、
即ち不純物濃度が０．１ｐｐｍ以下）以上とする。
上記の熱処理によって、ｃ軸が、酸化物半導体膜の表面に対して略垂直な方向となるよう
に配向した結晶粒１３０を有する結晶領域１４０と、非晶質を主たる構成とする非晶質領
域１２０と、を有する酸化物半導体膜１００が形成される（図３（Ｃ）参照）。
なお、上記の結晶領域１４０は、膜中への不純物の侵入を抑制する機能を有しているが、
大量の不純物が存在する場合には、その侵入を完全に抑制できるとはいいがたい。このた
め、上記熱処理の後には、酸化物半導体膜１００を、極力、水や水素などに接触させない
ことが重要となる。これは、熱処理およびその後の降温過程において、大気暴露しないこ
とにより実現することができる。例えば、熱処理およびその後の降温過程を同一雰囲気に
おいて行えばよい。もちろん、降温過程の雰囲気を熱処理雰囲気と異ならせてもよい。こ
の場合、降温過程の雰囲気を、例えば、酸素ガス、Ｎ２Ｏガス、超乾燥エア（露点が−４
０℃以下、好ましくは−６０℃以下）などの雰囲気とすることができる。
＜結晶粒の成長メカニズムについて＞
以下では一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質酸化物半導体膜における結晶粒の
成長メカニズムについて、図４〜図１４を用いて説明する。
はじめに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質酸化物半導体膜の表面近傍にＩｎ２Ｇａ２Ｚ
ｎＯ７結晶粒がｃ軸配向する様子を、実験観察の結果と共に示す。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質酸化物半導体膜としては、ＤＣスパッタリング法によっ
てガラス基板上に５０ｎｍの厚さで形成されるものを用いた。また、スパッタターゲット
として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］の組成比を有するターゲット
ものを用いた。他の成膜条件は、直流電力が０．５ｋＷ、成膜圧力が０．６Ｐａ、成膜雰
囲気が酸素（酸素流量比率１００％）雰囲気、基板の温度が室温、であった。
表面近傍にＩｎ２Ｇａ２ＺｎＯ７結晶粒をｃ軸配向させるため、上記Ｉｎ−Ｇａ−Ｚｎ−
Ｏ系の非晶質酸化物半導体膜に対して、ＲＴＡ処理を適用した。熱処理の条件は、雰囲気
が大気圧の窒素雰囲気、温度が６５０℃、時間が６分、であった。
このようにして作製された試料の断面を観察するため、機械研磨を行った後に、Ａｒイオ
ンミリング法（加速電圧：５ｋＶ）による薄片化、または、ＦＩＢミリング法（照射イオ
ン：Ｇａ、加速電圧：４０ｋＶの後に５ｋＶで処理）による薄片化を行った。なお、Ａｒ
イオンミリング法には、Ｇａｔａｎ社製ＰＩＰＳを、ＦＩＢミリング法には、日立社製Ｎ
Ｂ−５０００およびＦＢ−２１００、をそれぞれ使用した。
図４には、上記試料表面近傍のＢｒｉｇｈｔ−ｆｉｅｌｄ−ＴＥＭ像を示す。なお、当該
ＴＥＭ像は、日立社製Ｈ−９０００ＮＡＲを用い、加速電圧が３００ｋＶの条件で観察さ
れたものである。図４より、厚さ５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜の表
面近傍に、幅が１ｎｍ以上３ｎｍ以下、深さが２ｎｍ以上４ｎｍ以下の結晶粒を含む結晶
領域が形成されていることが確認できる。
図５（Ａ−１）には、上記試料表面近傍の断面ＴＥＭ像を示す。また、断面ＴＥＭ像中に
付された１に対応する電子線回折パターンを図５（Ａ−２）に示し、断面ＴＥＭ像中に付
された２に対応する電子線回折パターンを図５（Ａ−３）に示し、断面ＴＥＭ像中に付さ
れた３に対応する電子線回折パターンを図５（Ａ−４）に示し、断面ＴＥＭ像中に付され
た４に対応する電子線回折パターンを図５（Ａ−５）に示し、断面ＴＥＭ像中に付された
５に対応する電子線回折パターンを図５（Ａ−６）に示す。それぞれの電子線回折パター
ンには、ｄ値が０．２９ｎｍ以上０．３０ｎｍ以下をとる明確なスポットが表れている。
当該スポットの方向は、結晶のｃ軸の方向に相当する。
図５（Ｂ）は、ｃ軸方向と表面との関係を示す断面ＴＥＭ像である。図中の矢印は、その
ポイントにおける結晶粒のｃ軸方向を示している。図５（Ｂ）より、ｃ軸（＜００１＞方
向）は、表面に対して略垂直となっていることが分かる。また、ｃ軸の方向は、表面の平
坦性を反映していることが分かる。
次に、上記結晶粒の結晶構造を決定するため、電子線回折パターンの詳細な解析を行った
。図６（Ａ−１）〜図６（Ａ−３）には、電子線回折パターンの代表的な実測データを示
し、図６（Ｂ−１）〜図６（Ｂ−３）には、実測データと対応するシミュレーション結果
（Ｉｎ２Ｇａ２ＺｎＯ７結晶を想定）を示す。実測データとシミュレーション結果との比
較より、結晶粒の結晶構造はＩｎ２Ｇａ２ＺｎＯ７であることが確認できる。
図７に、ホモロガス構造ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）におけるｍ＝１の結晶
構造（ＩｎＧａＺｎＯ４）（図７（Ａ）参照）と、Ｉｎ２Ｇａ２ＺｎＯ７結晶構造（図７
（Ｂ）参照）を比較して示す。
ＩｎＧａＺｎＯ４構造では、ｃ軸（＜００１＞方向）に垂直なＩｎとＯとで構成される層
（ＩｎＯ層）の間に、ＧａＯまたはＺｎＯの層が２層存在するのに対して、Ｉｎ２Ｇａ２
ＺｎＯ７構造では、ＩｎＯ層の間に、ＧａＯまたはＺｎＯの層を１層有する構造と、２層
有する構造とが、交互に繰り返し現れている点が特徴的である。また、ｃ軸方向の格子定
数は、ＩｎＧａＺｎＯ４の２．６１ｎｍに対し、Ｉｎ２Ｇａ２ＺｎＯ７では２．９５ｎｍ
である。
次に、ＩｎＧａＺｎＯ４結晶構造とＩｎ２Ｇａ２ＺｎＯ７結晶構造におけるＨＡＡＤＦ（
ｈｉｇｈ−ａｎｇｌｅ ａｎｎｕｌａｒ ｄａｒｋ ｆｉｅｌｄ）−ＳＴＥＭ像の観察に
関して説明する。図８（Ａ−１）はＩｎＧａＺｎＯ４結晶構造のシミュレーション結果で
あり、図８（Ａ−２）はＩｎＧａＺｎＯ４結晶構造のＨＡＡＤＦ−ＳＴＥＭ像である。ま
た、図８（Ｂ−１）はＩｎ２Ｇａ２ＺｎＯ７結晶構造のシミュレーション結果であり、図
８（Ｂ−２）はＩｎ２Ｇａ２ＺｎＯ７結晶構造のＨＡＡＤＦ−ＳＴＥＭ像である。なお、
図８（Ａ−１）、図８（Ｂ−１）は、（１００）面から見た結晶構造を示す。
ＨＡＡＤＦ−ＳＴＥＭ像では、原子番号の２乗に比例したコントラストが得られるため、
明るい点ほど重い原子を表すことになる。つまり、上記４元系においては、明るい点がＩ
ｎ原子、暗い点がＧａ原子またはＺｎ原子を表す。また、Ｏ原子は、上記原子と比較して
質量が小さいため、像としては現れない。このように、ＨＡＡＤＦ−ＳＴＥＭ像は、原子
レベルの構造が直接的にイメージしやすいという点で、画期的な観察手段であるといえる
。
試料表面近傍におけるＩｎ２Ｇａ２ＺｎＯ７結晶粒の断面に係るＨＡＡＤＦ−ＳＴＥＭ像
を図９および図１０に示す。観察には、球面収差補正機能付きショットキータイプフィー
ルドエミッションＳＴＥＭ（日立社製ＨＤ−２７００、球面収差Ｃｓ：５μｍ以下）を用
いた。また、加速電圧は２００ｋＶ、検出角度は４０ｍｒａｄ以上２１０ｍｒａｄ以下と
した。図９および図１０では、図８のように、Ｉｎ原子と、Ｇａ原子またはＺｎ原子との
強度差が明確ではない。これは、結晶粒が微細であるため、十分な信号強度を得ることが
できないことに起因するものと思われる。
図９を詳細に観察すると、Ｉｎを含む層の間にＧａまたはＺｎを含む層が２層存在する構
造（Ｉｎを含む層の間の距離：０．８９ｎｍ）と、Ｉｎを含む層の間にＧａまたはＺｎを
含む層が１層存在する構造（Ｉｎを含む層の間の距離：０．６２ｎｍ）と、を確認するこ
とができる。また、図１０では、さらに特徴的な構造を確認することができる。多くの領
域において、最表面の層は、Ｉｎを含む層ではないのである。このことから、最表面はＧ
ａまたはＺｎを含む層であることが示唆される。これは、結晶粒の生成メカニズムを理解
する上で興味深い事実である。
次に、上記観察結果をもとに、計算機シミュレーションによって、酸化物半導体膜表面近
傍における結晶核の生成および結晶成長のメカニズムを確認した。
結晶成長に係る種結晶の面方位を調査すべく、第一原理計算によりＩｎ２Ｇａ２ＺｎＯ７
（結晶の対称性：Ｐ６３／ＭＭＣ）や、Ｉｎ２Ｏ３（結晶の対称性：Ｒ−３Ｃ）、Ｇａ２
Ｏ３（結晶の対称性：Ｒ−３Ｃ）、ＺｎＯ（結晶の対称性：Ｐ６３ＭＣ）の表面エネルギ
ーを求めた。ここで、表面エネルギーとは、バルク結晶から結晶面を切り出す際に必要な
単位面積あたりのエネルギーをいう。つまり、表面エネルギーが大きいほど、表面構造が
エネルギー的に不安定であり、種結晶になりにくいといえる。
上記計算には、密度汎関数理論に基づく第一原理計算ソフトであるＣＡＳＴＥＰを用いた
。また、上記計算において、表面エネルギーは以下の（１）式から求めた。
Figure 0006989656
ＧａとＺｎは周期表において隣接しており、原子半径が同程度であるため、互いの配置は
ランダムである。つまり、Ｇａが配置されるサイトにはＺｎが配置されることがあり、Ｚ
ｎが配置されるサイトにはＧａが配置されることがある。このようなランダム配置を扱う
ために、計算においては仮想結晶近似を用いた。つまり、ＧａまたはＺｎが配置されるサ
イトには、ＧａとＺｎの組成比２：１に対応させて、Ｇａが６６．７％、Ｚｎが３３．３
％の仮想的な原子を配置した。より具体的には、上記の割合で各原子の擬ポテンシャルを
混合し、仮想的な原子に割り当てた。
Ｉｎ２Ｇａ２ＺｎＯ７の（００１）面の表面エネルギー計算に用いた結晶構造を図１１（
Ａ）に、表面エネルギー計算に用いた表面構造を図１１（Ｂ）〜図１１（Ｄ）に、それぞ
れ示す。ここで、図１１（Ｂ）は（００１）面においてＯが最表面にある構造（「（００
１）：（Ｇａ、Ｚｎ）Ｏ」と記す）を示し、図１１（Ｃ）は（００１）面においてＩｎが
最表面にある構造（「（００１）：Ｉｎ」と記す）を示し、図１１（Ｄ）は（００１）面
においてＧａまたはＺｎが最表面にある構造（「（００１）：Ｇａ、Ｚｎ」と記す）を示
す。図１１（Ｂ）〜図１１（Ｄ）格子は、面内方向の周期構造の最小単位となるように取
った。このため、表面構造に依存して格子の（００１）面内方向の大きさが異なる。なお
、図１１（Ｂ）〜図１１（Ｄ）には、第一原理計算による構造最適化後の構造を示してい
る。構造最適化前の（００１）：Ｇａ、ＺｎはＧａまたはＺｎが最表面にあったが、構造
最適化によってＯが最表面にある構造に変化している。
計算は、格子も含めて結晶の最安定構造を求めた後、結晶面を切り出し、格子を固定した
まま、原子配置に関してのみ構造最適化する、という手順で行った。なお、原子が存在し
ない真空領域の厚さは１ｎｍとした。計算条件の詳細を図１２に示す。なお、表面に垂直
な方向には周期性がないことを考慮して、ｋ点の数を１とした。また、Ｉｎ２Ｇａ２Ｚｎ
Ｏ７の（１００）面、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯについても同様の計算をおこなっ
た。
表面エネルギーの計算結果を図１３に示す。図１３よりＩｎ２Ｇａ２ＺｎＯ７の表面構造
では、（００１）：（Ｇａ、Ｚｎ）Ｏの表面エネルギーが最も小さいことが分かる。Ｉｎ
やＧａ、Ｚｎは金属的であり、表面電荷の存在によってエネルギー的に不安定になるのに
対し、Ｏで結合を終端する場合には、表面エネルギーを小さくできるのである。
表面エネルギーの計算結果から、（００１）：Ｉｎが形成されにくいことは容易に理解さ
れる。これは、図１０等の観察結果からも支持され得る。
また、（００１）：（Ｇａ、Ｚｎ）Ｏの表面エネルギーと、ＺｎＯの（００１）面の表面
エネルギーとを比較することによって、Ｉｎ２Ｇａ２ＺｎＯ７結晶粒の形成メカニズムお
よび成長メカニズムが理解できる。以下、Ｉｎ２Ｇａ２ＺｎＯ７結晶粒の形成メカニズム
および成長メカニズムについて、図１４を用いて簡単に説明する。
ＺｎＯの蒸気圧は大きく、蒸発しやすい。このため、熱処理を行うと、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系の非晶質酸化物半導体膜の表面近傍において、Ｚｎの組成比は小さくなり、Ｇａの
組成比が大きくなる（図１４（Ａ）参照）。（００１）：（Ｇａ、Ｚｎ）Ｏの表面エネル
ギーと、ＺｎＯの（００１）面の表面エネルギーとを比較すると、（００１）：（Ｇａ、
Ｚｎ）Ｏの表面エネルギーが小さく、表面ではＺｎＯおよびＧａＯでなる層が形成される
ことになるが、表面においてＺｎＯは少なく、このため、ＧａＯでなる層が安定的に形成
される（図１４（Ｂ）参照）。そして、上記ＧａＯでなる層から、Ｉｎ２Ｇａ２ＺｎＯ７
結晶粒が成長する（図１４（Ｃ）参照）。図１０において、最表面がＧａを含む層であり
、２層目がＩｎを含む層とみれば、理解は容易であろう。
なお、Ｉｎ２Ｇａ２ＺｎＯ７の（００１）：（Ｇａ、Ｚｎ）Ｏは、Ｉｎ２Ｏ３、Ｇａ２Ｏ
３、ＺｎＯの主要な面の表面エネルギーより小さい。このため、表面エネルギーから判断
する限りにおいて、酸化物半導体膜の表面で、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯが相分離
することは無いといえる。
結晶成長においては、表面エネルギーの小さい面は、表面エネルギーが大きい面と比較し
て結晶粒が形成されやすく、結晶成長しやすい傾向にある。このため、Ｉｎ２Ｇａ２Ｚｎ
Ｏ７の（００１）：（Ｇａ、Ｚｎ）Ｏは、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯなどと比較し
て結晶化しやすい。また、Ｉｎ２Ｇａ２ＺｎＯ７の（１００）面や、（００１）：Ｉｎ、
（００１）：Ｇａ、Ｚｎと比較しても、（００１）：（Ｇａ、Ｚｎ）Ｏの表面エネルギー
は小さい。このため、最表面は（００１）：（Ｇａ、Ｚｎ）Ｏとなりやすく、また、ｃ軸
配向しやすくなるのである。
以上より、表面の加熱によって、酸化物半導体膜の表面近傍にはｃ軸配向したＩｎ２Ｇａ
２ＺｎＯ７結晶粒が形成され、成長することが理解される。当該酸化物半導体膜は、優れ
た電気特性を有し、半導体装置には好適である。または、当該酸化物半導体膜は、信頼性
が高く、半導体装置には好適である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置としてのトランジスタおよびその作製方法の一例について
、図１５および図１６を用いて説明する。
はじめに、基板３００上に導電層３０２を形成する（図１５（Ａ）参照）。
基板３００は、絶縁表面を有する基板であればよく、例えば、ガラス基板とすることがで
きる。ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板
には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケ
イ酸ガラス等のガラス材料が用いられる。他にも、基板３００として、セラミック基板、
石英基板やサファイア基板等の絶縁体でなる絶縁性基板、シリコン等の半導体材料でなる
半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性
基板の表面を絶縁材料で被覆したものを用いることができる。また、作製工程の熱処理に
耐えられることを条件に、プラスチック基板を用いることもできる。
導電層３０２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステ
ン（Ｗ）、チタン（Ｔｉ）等の導電性材料で形成することが望ましい。形成方法としては
、スパッタリング法や真空蒸着法、ＣＶＤ法などがある。なお、導電層３０２にアルミニ
ウム（または銅）を用いる場合、アルミニウム単体（または銅単体）では耐熱性が低く、
腐蝕しやすい等の問題点があるため、耐熱性導電性材料と組み合わせて形成することが好
ましい。
耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、
モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選
ばれた元素を含む金属、上述した元素を成分とする合金、上述した元素を組み合わせた合
金、または上述した元素を成分とする窒化物などを用いることができる。これらの耐熱性
導電性材料とアルミニウム（または銅）を積層させて、導電層３０２を形成すればよい。
図示しないが、基板３００上には下地層を設けても良い。下地層は、基板３００からのア
ルカリ金属（Ｌｉ、Ｃｓ、Ｎａ等）やアルカリ土類金属（Ｃａ、Ｍｇ等）、その他の不純
物の拡散を防止する機能を有する。つまり、下地層を設けることより、半導体装置の信頼
性向上という課題を解決することができる。下地層は、窒化シリコン、酸化シリコンなど
の各種絶縁材料を用いて、単層構造または積層構造で形成すればよい。具体的には、例え
ば、基板３００側から窒化シリコンと酸化シリコンを順に積層した構成とすることが好適
である。窒化シリコンは、不純物に対するブロッキング効果が高いためである。一方で、
窒化シリコンが半導体と接する場合には、半導体素子に不具合が発生する可能性もあるた
め、半導体と接する材料としては、酸化シリコンを適用するのがよい。
次に、導電層３０２上に選択的にレジストマスク３０４を形成し、該レジストマスク３０
４を用いて導電層３０２を選択的にエッチングすることで、ゲート電極として機能する導
電層３０６を形成する（図１５（Ｂ）参照）。
レジストマスク３０４は、レジスト材料の塗布、フォトマスクを用いた露光、現像、等の
工程を経ることにより形成される。レジスト材料の塗布は、スピンコート法などの方法を
適用することができる。また、レジストマスク３０４は、液滴吐出法やスクリーン印刷法
などを用いて選択的に形成しても良い。この場合、フォトマスクを用いた露光、現像等の
工程が不要になるため、生産性向上という課題を解決することが可能である。なお、レジ
ストマスク３０４は、導電層３０２のエッチングにより導電層３０６が形成された後には
除去される。
レジストマスク３０４は、多階調マスクを用いて形成しても良い。ここで、多階調マスク
とは、多段階の光量で露光を行うことが可能なマスクをいう。これを用いることで、一度
の露光および現像工程によって、複数（代表的には２種類）の厚さを有するレジストマス
クを形成することができる。このため、多階調マスクを用いることで、工程数の増加を抑
制することができる。
上述のエッチングには、ドライエッチングを用いても良いし、ウエットエッチングを用い
ても良い。また、後に形成されるゲート絶縁層等の被覆性を向上し、段切れを防止するた
めに、導電層３０６の端部がテーパー形状となるようエッチングすると良い。例えば、テ
ーパー角が２０°以上９０°未満となるようなテーパー形状とすることが好ましい。ここ
で、「テーパー角」とは、テーパー形状を有する層を断面方向から観察した際に、当該層
の側面と底面とがなす角をいうものとする。
次に、導電層３０６を覆うように、ゲート絶縁層として機能する絶縁層３０８を形成する
（図１５（Ｃ）参照）。絶縁層３０８は、酸化シリコン、酸化窒化シリコン、窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成すること
ができる。また、これらの材料からなる膜を積層させて形成しても良い。これらの膜は、
スパッタリング法等を用いて厚さが５ｎｍ以上２５０ｎｍ以下となるように形成すると好
ましい。例えば、絶縁層３０８として、スパッタリング法を用いて、酸化シリコン膜を１
００ｎｍの厚さで形成することができる。
また、スパッタリング法とＣＶＤ法（プラズマＣＶＤ法など）とを組み合わせて、積層構
造の絶縁層３０８を形成しても良い。例えば、絶縁層３０８の下層（導電層３０６と接す
る領域）をプラズマＣＶＤ法により形成し、絶縁層３０８の上層をスパッタリング法によ
り形成することができる。プラズマＣＶＤ法は、段差被覆性の良い膜を形成することが容
易であるため、導電層３０６の直上に形成する膜を形成する方法として適している。また
、スパッタリング法では、プラズマＣＶＤ法と比較して、膜中の水素濃度を低減すること
が容易であるため、スパッタリング法による膜を半導体層と接する領域に設けることで、
絶縁層３０８中の水素が半導体層中へ拡散することを防止できる。特に、酸化物半導体膜
においては、水素が特性に与える影響は極めて大きく、このような構成を採用することは
効果的である。
なお、本明細書等において、酸化窒化物とは、その組成において、窒素よりも酸素の含有
量（原子数）が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上
７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３
５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。ま
た、窒化酸化物とは、その組成において、酸素よりも窒素の含有量（原子数）が多いもの
を示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２
０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原
子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード
後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ
Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率
の合計は１００原子％を超えない。
次に、絶縁層３０８を覆うように半導体層３１０を形成する（図１５（Ｄ）参照）。本実
施の形態においては、半導体層３１０に、先の実施の形態で説明した酸化物半導体膜を適
用する。酸化物半導体膜の詳細については、先の実施の形態を参酌できる。
なお、本実施の形態では、半導体層３１０を単層で形成する場合について示しているが、
半導体層３１０は、積層構造としても良い。例えば、絶縁層３０８上に、組成の異なる２
以上の酸化物半導体膜を積層して、半導体層３１０としても良い。また、結晶性の異なる
２以上の酸化物半導体膜を積層して、半導体層３１０としても良い。
次に、半導体層３１０上に選択的にレジストマスク３１２を形成し、該レジストマスク３
１２を用いて半導体層３１０を選択的にエッチングすることで、半導体層３１４を形成す
る（図１６（Ａ）参照）。ここで、レジストマスク３１２は、レジストマスク３０４と同
様の方法で形成することができる。また、レジストマスク３１２は、半導体層３１０のエ
ッチングにより半導体層３１４が形成された後には除去される。
半導体層３１０のエッチングの方法としては、ウエットエッチングまたはドライエッチン
グを用いることができる。例えば、酢酸と硝酸と燐酸との混合液を用いたウエットエッチ
ングにより、半導体層３１０の不要な部分を除去して、半導体層３１４を形成することが
できる。なお、上記のウエットエッチングに用いることができるエッチャント（エッチン
グ液）は半導体層３１０をエッチングできるものであればよく、上述したものに限られな
い。
ドライエッチングを行う場合は、例えば、塩素を含有するガス、または塩素を含有するガ
スに酸素が添加されたガスを用いると良い。塩素を含有するガスを用いることで、導電層
や下地層と、半導体層３１０とのエッチング選択比がとりやすくなるためである。
ドライエッチングには、反応性イオンエッチング法（ＲＩＥ法）を用いたエッチング装置
や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（
Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用
いたドライエッチング装置を用いることができる。また、ＩＣＰエッチング装置と比べて
広い面積に渡って一様な放電が得られるＥＣＣＰ（Ｅｎｈａｎｃｅｄ Ｃａｐａｃｉｔｉ
ｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッチング装置を用いても良い。Ｅ
ＣＣＰモードのエッチング装置であれば、基板として第１０世代以降の基板を用いるよう
な場合においても対応が容易である。
次に、絶縁層３０８および半導体層３１４を覆うように、導電層３１６を形成する（図１
６（Ｂ）参照）。導電層３１６は、導電層３０２と同様の材料、方法によって形成するこ
とができる。例えば、導電層３１６を、モリブデン層やチタン層の単層構造で形成するこ
とができる。また、導電層３１６を積層構造で形成してもよく、例えば、アルミニウム層
とチタン層との積層構造とすることができる。また、チタン層と、アルミニウム層と、チ
タン層とを順に積層した３層構造としてもよい。また、モリブデン層とアルミニウム層と
モリブデン層とを順に積層した３層構造としてもよい。また、これらの積層構造に用いる
アルミニウム層として、ネオジムを含むアルミニウム（Ａｌ−Ｎｄ）層を用いてもよい。
さらに、導電層３１６を、シリコンを含むアルミニウム層の単層構造としてもよい。
次に、導電層３１６上に選択的にレジストマスク３１８およびレジストマスク３２０を形
成し、該レジストマスクを用いて導電層３１６を選択的にエッチングすることで、ソース
電極またはドレイン電極の一方として機能する導電層３２２およびソース電極またはドレ
イン電極の他方として機能する導電層３２４を形成する（図１６（Ｃ）参照）。ここで、
レジストマスク３１８およびレジストマスク３２０は、レジストマスク３０４と同様の方
法で形成することができる。また、レジストマスク３１８およびレジストマスク３２０は
、導電層３１６のエッチングにより導電層３２２および導電層３２４が形成された後には
除去される。
なお、導電層３１６のエッチングの方法としては、ウエットエッチングまたはドライエッ
チングのいずれを用いることもできる。
次に、導電層３２２、導電層３２４、半導体層３１４などを覆うように絶縁層３２６を形
成する（図１６（Ｄ）参照）。ここで、絶縁層３２６は、いわゆる層間絶縁層にあたる。
絶縁層３２６は、酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成
することができる。また、これらの材料からなる膜を積層させて形成しても良い。以上に
より、酸化物半導体膜を用いたトランジスタ３５０が完成する（図１６（Ｄ）参照）。
本実施の形態において示すように、先の実施の形態において示した酸化物半導体膜を用い
て半導体装置を作製することにより、酸化物半導体膜中に不純物（例えば水分など）が取
り込まれることを抑制することが可能である。このため、半導体装置の信頼性を向上させ
ることができる。
また、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製すること
により、良好な電気特性の半導体装置を提供することが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置としてのトランジスタおよびその作製方法の別の一例につ
いて、図１７および図１８を用いて説明する。なお、本実施の形態における半導体装置の
作製工程は、多くの部分で先の実施の形態と共通しているから、以下においては、重複す
る部分の説明は省略し、異なる点について詳細に説明する。
はじめに、基板４００上に導電層４０２を形成する（図１７（Ａ）参照）。基板４００、
導電層４０２、その他の詳細については、先の実施の形態（図４（Ａ）の説明部分など）
を参酌すればよい。また、基板４００上には下地層を設けても良い。下地層の詳細につい
ても、先の実施の形態を参酌できる。
次に、導電層４０２上に選択的にレジストマスク４０４を形成し、該レジストマスク４０
４を用いて導電層４０２を選択的にエッチングすることで、ゲート電極として機能する導
電層４０６を形成する（図１７（Ｂ）参照）。レジストマスク４０４、導電層４０６、エ
ッチング、その他の詳細については、先の実施の形態（図１５（Ｂ）の説明部分など）を
参酌できる。
次に、導電層４０６を覆うように、ゲート絶縁層として機能する絶縁層４０８を形成する
（図１７（Ｃ）参照）。絶縁層４０８、その他の詳細については、先の実施の形態（図１
５（Ｃ）の説明部分など）を参酌すればよい。
次に、絶縁層４０８を覆うように導電層４１０を形成する（図１７（Ｄ）参照）。導電層
４１０は、導電層４０２と同様の材料、方法によって形成することができる。つまり、詳
細については、先の実施の形態（図１５（Ａ）、図１６（Ｂ）の説明部分など）を参照す
ればよい。
次に、導電層４１０上に選択的にレジストマスク４１２およびレジストマスク４１４を形
成し、該レジストマスクを用いて導電層４１０を選択的にエッチングすることで、ソース
電極またはドレイン電極の一方として機能する導電層４１６およびソース電極またはドレ
イン電極の他方として機能する導電層４１８を形成する（図１８（Ａ）参照）。レジスト
マスク４１２およびレジストマスク４１４は、レジストマスク４０４と同様にして形成す
ることができる。また、導電層４１０のエッチングの方法としては、ウエットエッチング
またはドライエッチングのいずれを用いることもできる。つまり、レジストマスクおよび
エッチングの詳細については、先の実施の形態（図１５（Ｂ）、図１６（Ｃ）の説明部分
など）を参照すればよい。
次に、絶縁層４０８、導電層４１６、導電層４１８等を覆うように半導体層４２０を形成
する（図１８（Ｂ）参照）。本実施の形態においては、半導体層４２０に、先の実施の形
態で説明した酸化物半導体膜を適用する。酸化物半導体膜の詳細については、先の実施の
形態を参酌できる。
次に、半導体層４２０上に選択的にレジストマスク４２２を形成し、該レジストマスク４
２２を用いて半導体層４２０を選択的にエッチングすることで、半導体層４２４を形成す
る（図１８（Ｃ）参照）。レジストマスクおよびエッチングの詳細については、先の実施
の形態（図１５（Ｂ）、図１６（Ａ）の説明部分など）を参酌すればよい。
次に、導電層４１６、導電層４１８、半導体層４２４などを覆うように絶縁層４２６を形
成する（図１８（Ｄ）参照）。ここで、絶縁層４２６は、いわゆる層間絶縁層にあたる。
絶縁層４２６は、酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成
することができる。また、これらの材料からなる膜を積層させて形成しても良い。以上に
より、酸化物半導体膜を用いたトランジスタ４５０が完成する（図１８（Ｄ）参照）。
本実施の形態において示すように、先の実施の形態において示した酸化物半導体膜を用い
て半導体装置を作製することにより、酸化物半導体膜中に不純物（例えば水分など）が取
り込まれることを抑制することが可能である。このため、半導体装置の信頼性を向上させ
ることができる。
また、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製すること
により、良好な電気特性の半導体装置を提供することが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本実施の形態では、半導体装置としてのトランジスタおよびその作製方法の別の一例につ
いて、図１９および図２０を用いて説明する。なお、本実施の形態における半導体装置の
作製工程は、多くの部分で先の実施の形態と共通しているから、以下においては、重複す
る部分の説明は省略し、異なる点について詳細に説明する。
はじめに、基板５００上に半導体層５０２を形成し（図１９（Ａ）参照）、半導体層５０
２上に選択的にレジストマスク５０４を形成した後、該レジストマスク５０４を用いて半
導体層５０２を選択的にエッチングすることで、半導体層５０６を形成する（図１９（Ｂ
）参照）。本実施の形態においては、半導体層５０２に、先の実施の形態で説明した酸化
物半導体膜を適用する。酸化物半導体膜の詳細については、先の実施の形態を参酌できる
。また、その他の詳細についても先の実施の形態を参酌できる。
次に、半導体層５０６を覆うように導電層５０８を形成し（図１９（Ｃ）参照）、導電層
５０８上に選択的にレジストマスク５１０およびレジストマスク５１２を形成した後、該
レジストマスクを用いて導電層５０８を選択的にエッチングして、ソース電極またはドレ
イン電極の一方として機能する導電層５１４およびソース電極またはドレイン電極の他方
として機能する導電層５１６を形成する（図１９（Ｄ）参照）。詳細については、先の実
施の形態を参酌できる。
次に、半導体層５０６、導電層５１４、導電層５１６を覆うように、ゲート絶縁層として
機能する絶縁層５１８を形成する（図２０（Ａ）参照）。そして、絶縁層５１８上に導電
層５２０を形成し（図２０（Ｂ）参照）、導電層５２０上に選択的にレジストマスク５２
２を形成した後、該レジストマスク５２２を用いて導電層５２０を選択的にエッチングす
ることで、ゲート電極として機能する導電層５２４を形成する（図２０（Ｃ）参照）。詳
細については、先の実施の形態を参酌できる。以上により、酸化物半導体膜を用いたトラ
ンジスタ５５０が完成する（図２０（Ｄ）参照）。
本実施の形態において示すように、先の実施の形態において示した酸化物半導体膜を用い
て半導体装置を作製することにより、酸化物半導体膜中に不純物（例えば水分など）が取
り込まれることを抑制することが可能である。このため、半導体装置の信頼性を向上させ
ることができる。
また、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製すること
により、良好な電気特性の半導体装置を提供することが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置としてのトランジスタおよびその作製方法の別の一例につ
いて、図２１および図２２を用いて説明する。なお、本実施の形態における半導体装置の
作製工程は、多くの部分で先の実施の形態と共通しているから、以下においては、重複す
る部分の説明は省略し、異なる点について詳細に説明する。
はじめに、基板６００上に導電層６０２を形成し（図２１（Ａ）参照）、導電層６０２上
に選択的にレジストマスク６０４およびレジストマスク６０６を形成した後、該レジスト
マスクを用いて導電層６０２を選択的にエッチングして、ソース電極またはドレイン電極
の一方として機能する導電層６０８およびソース電極またはドレイン電極の他方として機
能する導電層６１０を形成する（図２１（Ｂ）参照）。詳細については、先の実施の形態
を参酌できる。
次に、導電層６０８および導電層６１０に接する半導体層６１２を形成し（図２１（Ｃ）
参照）、半導体層６１２上に選択的にレジストマスク６１４を形成した後、該レジストマ
スク６１４を用いて半導体層６１２を選択的にエッチングすることで、半導体層６１６を
形成する（図２１（Ｄ）参照）。本実施の形態においては、半導体層６１２に、先の実施
の形態で説明した酸化物半導体膜を適用する。酸化物半導体膜の詳細については、先の実
施の形態を参酌できる。また、その他の詳細についても先の実施の形態を参酌できる。
次に、半導体層６１６、導電層６０８、導電層６１０を覆うように、ゲート絶縁層として
機能する絶縁層６１８を形成する（図２２（Ａ）参照）。そして、絶縁層６１８上に導電
層６２０を形成し（図２２（Ｂ）参照）、導電層６２０上に選択的にレジストマスク６２
２を形成した後、該レジストマスク６２２を用いて導電層６２０を選択的にエッチングす
ることで、ゲート電極として機能する導電層６２４を形成する（図２２（Ｃ）参照）。詳
細については、先の実施の形態を参酌できる。以上により、酸化物半導体膜を用いたトラ
ンジスタ６５０が完成する（図２２（Ｄ）参照）。
本実施の形態において示すように、先の実施の形態において示した酸化物半導体膜を用い
て半導体装置を作製することにより、酸化物半導体膜中に不純物（例えば水分など）が取
り込まれることを抑制することが可能である。このため、半導体装置の信頼性を向上させ
ることができる。
また、先の実施の形態において示した酸化物半導体膜を用いて半導体装置を作製すること
により、良好な電気特性の半導体装置を提供することが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態６）
本実施の形態では、先の実施の形態で説明した半導体装置を用いた例として、電気泳動素
子を用いた表示装置の構成について、図２３を参照して説明する。なお、本実施の形態で
は、電気泳動素子を用いた表示装置の例を説明するが、開示する発明の一態様である半導
体装置を用いることができる表示装置はこれに限定されない。開示する発明の一態様であ
る半導体装置は、液晶表示素子やエレクトロルミネッセンス素子などの各種表示素子を用
いた表示装置に適用することが可能である。
図２３（Ａ）には、表示装置の画素の平面図を、図２３（Ｂ）には、図２３（Ａ）のＡ−
Ｂに対応する断面図を示す。図２３に示す表示装置は、基板７００と、基板７００上のト
ランジスタ７０２および容量素子７０４と、トランジスタ７０２および容量素子７０４上
の電気泳動素子７０６と、電気泳動素子７０６上の透光性を有する基板７０８とを有する
。なお、図２３（Ａ）では簡単のため、電気泳動素子７０６は省略している。
トランジスタ７０２は、導電層７１０と、導電層７１０を覆う絶縁層７１２と、絶縁層７
１２上の半導体層７１４と、半導体層７１４と接する導電層７１６および導電層７１８と
によって構成される。ここで、導電層７１０はトランジスタのゲート電極として機能し、
絶縁層７１２はトランジスタのゲート絶縁層として機能し、導電層７１６はトランジスタ
の第１の端子（ソース端子またはドレイン端子の一方）として機能し、導電層７１８はト
ランジスタの第２の端子（ソース端子またはドレイン端子の他方）として機能する。詳細
は、先の実施の形態を参酌できる。
また、上記において、導電層７１０はゲート線７２０と電気的に接続されており、導電層
７１６はソース線７２２と電気的に接続されている。導電層７１０は、ゲート線７２０と
一体であってもよく、導電層７１６は、ソース線７２２と一体であってもよい。
容量素子７０４は、導電層７１８と、絶縁層７１２と、導電層７２４とによって構成され
る。容量素子７０４は、画素に入力された信号を保持する役割を有する。容量素子７０４
を構成する上記構成要素は、トランジスタの構成要素を形成する際に併せて形成すること
ができる。
上記において、導電層７２４は容量配線７２６と電気的に接続されている。導電層７１８
は容量素子の一方の端子として機能し、絶縁層７１２は誘電体として機能し、導電層７２
４は他方の端子として機能する。導電層７２４は、容量配線７２６と一体であってもよい
。
電気泳動素子７０６は、画素電極７２８と、共通電極７３０（対向電極と呼んでもよい）
と、画素電極７２８と共通電極７３０との間に設けられた帯電粒子を含有する層７３２に
よって構成される。なお、帯電粒子を含有する層７３２に含まれる帯電粒子としては、正
に帯電した粒子として酸化チタンなどを適用することができ、負に帯電した粒子としてカ
ーボンブラックなどを適用することができる。また、導電体、絶縁体、半導体、磁性材料
、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、
磁気泳動材料から選ばれた一の材料、またはこれらの複合材料を適用することもできる。
上記において、画素電極７２８は、トランジスタ７０２や容量素子７０４を覆う絶縁層７
３４や絶縁層７３６に設けられた開口部を通じて、導電層７１８と電気的に接続されてお
り、共通電極７３０は、他の画素の共通電極と電気的に接続されている。
以上のような構成とすることで、帯電粒子を含有する層７３２にかかる電界を制御し、帯
電粒子を含有する層７３２中の帯電粒子の配置を制御することができる。そしてこれによ
り、表示を実現することができる。なお、上記構成は一例に過ぎず、開示する発明の一態
様である半導体装置を用いた表示装置を上記構成に限定する必要はない。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態７）
本実施の形態では、先の実施の形態において示した表示装置の応用形態について、図２４
（Ａ）〜図２４（Ｄ）に具体例を示し、説明する。
図２４（Ａ）は携帯情報端末であり、筐体８０１、表示部８０２、操作ボタン８０３など
を含む。先の実施の形態で述べた表示装置は、表示部８０２に適用できる。
図２４（Ｂ）は、先の実施の形態で述べた表示装置を搭載した電子書籍の例である。第１
の筐体８１１は第１の表示部８１２を有し、第１の筐体８１１は操作ボタン８１３を有し
、第２の筐体８１４は第２の表示部８１５を有する。先の実施の形態で述べた表示装置は
、第１の表示部８１２や第２の表示部８１５に適用できる。また、第１の筐体８１１およ
び第２の筐体８１４は、支持部８１６によって開閉動作が可能となっている。該構成によ
り、紙の書籍のような動作を行うことができる。
図２４（Ｃ）は、乗り物広告用の表示装置８２０を示している。広告媒体が紙の印刷物で
ある場合には、広告の交換は人手によって行われるが、表示装置を用いることで、人手を
かけることなく短時間で広告の表示を変更することができる。また、表示も崩れることな
く安定した画像を得ることができる。
図２４（Ｄ）は、屋外広告用の表示装置８３０を示している。表示装置として可撓性基板
を用いて作製されたものを用い、これを揺動させることにより、広告効果を高めることが
できる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
１００ 酸化物半導体膜
１１０ 基材
１２０ 非晶質領域
１３０ 結晶粒
１４０ 結晶領域
２００ 酸化物半導体膜
３００ 基板
３０２ 導電層
３０４ レジストマスク
３０６ 導電層
３０８ 絶縁層
３１０ 半導体層
３１２ レジストマスク
３１４ 半導体層
３１６ 導電層
３１８ レジストマスク
３２０ レジストマスク
３２２ 導電層
３２４ 導電層
３２６ 絶縁層
３５０ トランジスタ
４００ 基板
４０２ 導電層
４０４ レジストマスク
４０６ 導電層
４０８ 絶縁層
４１０ 導電層
４１２ レジストマスク
４１４ レジストマスク
４１６ 導電層
４１８ 導電層
４２０ 半導体層
４２２ レジストマスク
４２４ 半導体層
４２６ 絶縁層
４５０ トランジスタ
５００ 基板
５０２ 半導体層
５０４ レジストマスク
５０６ 半導体層
５０８ 導電層
５１０ レジストマスク
５１２ レジストマスク
５１４ 導電層
５１６ 導電層
５１８ 絶縁層
５２０ 導電層
５２２ レジストマスク
５２４ 導電層
５５０ トランジスタ
６００ 基板
６０２ 導電層
６０４ レジストマスク
６０６ レジストマスク
６０８ 導電層
６１０ 導電層
６１２ 半導体層
６１４ レジストマスク
６１６ 半導体層
６１８ 絶縁層
６２０ 導電層
６２２ レジストマスク
６２４ 導電層
６５０ トランジスタ
７００ 基板
７０２ トランジスタ
７０４ 容量素子
７０６ 電気泳動素子
７０８ 基板
７１０ 導電層
７１２ 絶縁層
７１４ 半導体層
７１６ 導電層
７１８ 導電層
７２０ ゲート線
７２２ ソース線
７２４ 導電層
７２６ 容量配線
７２８ 画素電極
７３０ 共通電極
７３２ 帯電粒子を含有する層
７３４ 絶縁層
７３６ 絶縁層
８０１ 筐体
８０２ 表示部
８０３ 操作ボタン
８１１ 筐体
８１２ 表示部
８１３ 操作ボタン
８１４ 筐体
８１５ 表示部
８１６ 支持部
８２０ 表示装置
８３０ 表示装置

Claims (5)

  1. ゲート電極と、
    前記ゲート電極上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、積層構造を有する酸化物半導体膜と、
    前記積層構造を有する酸化物半導体膜と電気的に接続された、ソース電極と、
    前記積層構造を有する酸化物半導体膜と電気的に接続された、ドレイン電極と、
    前記ソース電極及び前記ドレイン電極上の、絶縁層と、を有し、
    前記積層構造を有する酸化物半導体膜は、ｃ軸配向性を有する結晶領域を有する第１の領域と、ｃ軸配向性を有する結晶領域を有さない第２の領域とを有し、
    前記第１の領域は、前記積層構造を有する酸化物半導体膜の表面から２０ｎｍ以下の距離に位置し、
    前記第２の領域は、前記第１の領域と前記ゲート絶縁層との間に位置し、
    前記積層構造を有する酸化物半導体膜は、Ｉｎと、Ｓｎと、Ｚｎとを有する半導体装置。
  2. ゲート電極と、
    前記ゲート電極上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、積層構造を有する酸化物半導体膜と、
    前記積層構造を有する酸化物半導体膜と電気的に接続された、ソース電極と、
    前記積層構造を有する酸化物半導体膜と電気的に接続された、ドレイン電極と、
    前記ソース電極及び前記ドレイン電極上の、絶縁層と、を有し、
    前記積層構造を有する酸化物半導体膜は、ｃ軸配向性を有する結晶領域を有する第１の領域と、ｃ軸配向性を有する結晶領域を有さない第２の領域とを有し、
    前記第１の領域は、前記積層構造を有する酸化物半導体膜の表面からの距離が、前記積層構造を有する酸化物半導体膜の厚さの１０％以下に位置し、
    前記第２の領域は、前記第１の領域と前記ゲート絶縁層との間に位置し、
    前記積層構造を有する酸化物半導体膜は、Ｉｎと、Ｓｎと、Ｚｎ、とを有する半導体装置。
  3. ゲート電極と、
    前記ゲート電極上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、積層構造を有する酸化物半導体膜と、
    前記積層構造を有する酸化物半導体膜と電気的に接続された、ソース電極と、
    前記積層構造を有する酸化物半導体膜と電気的に接続された、ドレイン電極と、
    前記ソース電極及び前記ドレイン電極上の、絶縁層と、を有し、
    前記積層構造を有する酸化物半導体膜は、前記積層構造を有する酸化物半導体膜の表面からの距離が、前記積層構造を有する酸化物半導体膜の厚さの１０％以下であって、ｃ軸配向性を有する結晶領域を有する第１の領域と、前記第１の領域と前記ゲート絶縁層との間に位置し、断面ＴＥＭ像においてｃ軸配向性を有する結晶領域が観察されない第２の領域とを有し、
    前記積層構造を有する酸化物半導体膜は、Ｉｎと、Ｓｎと、Ｚｎとを有する半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記積層構造を有する酸化物半導体膜は、第１の酸化物半導体膜と、前記第１の酸化物半導体膜上の第２の酸化物半導体膜とを有し、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜と結晶性が異なることを特徴とする半導体装置。
  5. 請求項１乃至３のいずれか一において、
    前記積層構造を有する酸化物半導体膜は、第１の酸化物半導体膜と、前記第１の酸化物半導体膜上の第２の酸化物半導体膜とを有し、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜と組成が異なることを特徴とする半導体装置。
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Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR102321565B1 (ko) * 2009-09-24 2021-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101877149B1 (ko) * 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
KR101820972B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102687400B (zh) 2009-10-30 2016-08-24 株式会社半导体能源研究所 逻辑电路和半导体装置
EP2494597A4 (en) * 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
EP2494599B1 (en) 2009-10-30 2020-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011058934A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101802406B1 (ko) 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101436120B1 (ko) 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
US8841664B2 (en) * 2011-03-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9331206B2 (en) * 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
CN102760697B (zh) 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
KR101952570B1 (ko) 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6013682B2 (ja) * 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
KR20140003315A (ko) 2011-06-08 2014-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
JP6104522B2 (ja) * 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
JP2013011474A (ja) * 2011-06-28 2013-01-17 Akita Univ Ｍｇ−Ｌｉ系合金の微細組織・構造の評価方法
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
WO2013047631A1 (en) * 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102304125B1 (ko) 2011-09-29 2021-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5946624B2 (ja) * 2011-10-07 2016-07-06 株式会社半導体エネルギー研究所 酸化物半導体膜及び半導体装置
KR20140074384A (ko) 2011-10-14 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8878177B2 (en) * 2011-11-11 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20130055521A (ko) * 2011-11-18 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자, 및 반도체 소자의 제작 방법, 및 반도체 소자를 포함하는 반도체 장치
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US20130235093A1 (en) * 2012-03-09 2013-09-12 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device, display device, and electronic device
KR102108248B1 (ko) * 2012-03-14 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 트랜지스터, 및 반도체 장치
KR102071545B1 (ko) * 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140011945A (ko) * 2012-07-19 2014-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링용 타깃, 스퍼터링용 타깃의 사용 방법 및 산화물막의 제작 방법
KR102343715B1 (ko) 2012-07-20 2021-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2014041344A (ja) * 2012-07-27 2014-03-06 Semiconductor Energy Lab Co Ltd 液晶表示装置の駆動方法
KR102243843B1 (ko) * 2012-08-03 2021-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 적층막 및 반도체 장치
JP5654648B2 (ja) * 2012-08-10 2015-01-14 株式会社半導体エネルギー研究所 金属酸化物膜
TWI527230B (zh) * 2012-10-19 2016-03-21 元太科技工業股份有限公司 薄膜電晶體結構及其製作方法
KR102072340B1 (ko) * 2012-11-08 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 막 및 금속 산화물 막의 형성 방법
TWI600157B (zh) 2012-11-16 2017-09-21 半導體能源研究所股份有限公司 半導體裝置
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6199581B2 (ja) * 2013-03-08 2017-09-20 株式会社半導体エネルギー研究所 金属酸化物膜、及び半導体装置
US9577107B2 (en) * 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
KR20160009626A (ko) * 2013-05-21 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 그 형성 방법
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
KR102317297B1 (ko) 2014-02-19 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물, 반도체 장치, 모듈, 및 전자 장치
JP6486712B2 (ja) * 2014-04-30 2019-03-20 株式会社半導体エネルギー研究所 酸化物半導体膜
TWI652362B (zh) 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
JP6647841B2 (ja) 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
KR102334986B1 (ko) 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
WO2016106025A1 (en) * 2014-12-23 2016-06-30 Frito-Lay North America, Inc. Method and apparatus for a product settler
US10766641B2 (en) 2014-12-23 2020-09-08 Frito-Lay North America, Inc. Method and apparatus for a product settler
JP6429816B2 (ja) * 2016-02-17 2018-11-28 三菱電機株式会社 薄膜トランジスタおよびその製造方法、薄膜トランジスタ基板、液晶表示装置
WO2017168283A1 (ja) 2016-04-01 2017-10-05 株式会社半導体エネルギー研究所 複合酸化物半導体、当該複合酸化物半導体を用いた半導体装置、当該半導体装置を有する表示装置
US10461197B2 (en) 2016-06-03 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, oxide semiconductor, oxynitride semiconductor, and transistor
KR102589754B1 (ko) 2016-08-05 2023-10-18 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치
JP6872711B2 (ja) * 2016-09-27 2021-05-19 パナソニックＩｐマネジメント株式会社 半導体装置および製造方法
CN110024135B (zh) 2016-12-02 2023-10-17 株式会社半导体能源研究所 半导体装置
TWI651848B (zh) * 2016-12-13 2019-02-21 友達光電股份有限公司 金屬氧化物半導體層的結晶方法、半導體結構、主動陣列基板、及氧化銦鎵鋅晶體
KR102407203B1 (ko) 2017-01-09 2022-06-13 주식회사 윌러스표준기술연구소 Txop를 사용하는 무선 통신 방법 및 이를 사용하는 무선 통신 단말
JP6392955B2 (ja) * 2017-08-24 2018-09-19 株式会社半導体エネルギー研究所 金属酸化物膜
CN107946364A (zh) * 2017-10-24 2018-04-20 华南理工大学 具有复合晶型的无机金属氧化物薄膜晶体管及其制造方法
CN107946365A (zh) * 2017-10-24 2018-04-20 华南理工大学 一种具有复合晶型的无机金属氧化物薄膜及其制造方法
JP6733015B2 (ja) * 2019-07-03 2020-07-29 株式会社半導体エネルギー研究所 金属酸化物膜及び半導体装置
CN111081753A (zh) * 2019-12-03 2020-04-28 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及薄膜晶体管的制备方法
US11908596B2 (en) * 2020-02-03 2024-02-20 Nitto Denko Corporation Transparent conductive layer, transparent conductive sheet, touch sensor, light control element, photoelectric conversion element, heat ray control member, antenna, electromagnetic wave shield member, and image display device
JP6999754B2 (ja) * 2020-07-08 2022-01-19 株式会社半導体エネルギー研究所 半導体装置
JP2022038209A (ja) * 2020-08-26 2022-03-10 キオクシア株式会社 半導体装置
KR20230123128A (ko) 2022-02-16 2023-08-23 광주과학기술원 비탄소 소재를 이용한 산화물 반도체층의 저온 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조방법

Family Cites Families (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003273400A (ja) 2002-03-14 2003-09-26 Japan Science & Technology Corp 半導体発光素子
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
BRPI0517560B8 (pt) * 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) * 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
KR101112655B1 (ko) * 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8013331B2 (en) 2006-06-19 2011-09-06 Panasonic Corporation Thin film transistor, method of manufacturing the same, and electronic device using the same
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
CN101680081B (zh) * 2007-03-20 2012-10-31 出光兴产株式会社 溅射靶、氧化物半导体膜及半导体器件
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
JP2009031742A (ja) 2007-04-10 2009-02-12 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
WO2010029865A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101657957B1 (ko) 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101889287B1 (ko) 2008-09-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
CN103545342B (zh) 2008-09-19 2018-01-26 株式会社半导体能源研究所 半导体装置
KR101961632B1 (ko) 2008-10-03 2019-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101659703B1 (ko) 2008-11-07 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2010153802A (ja) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20210048590A (ko) 2009-09-16 2021-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP3540772A1 (en) 2009-09-16 2019-09-18 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101877149B1 (ko) * 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
KR102246127B1 (ko) 2009-10-08 2021-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102687400B (zh) 2009-10-30 2016-08-24 株式会社半导体能源研究所 逻辑电路和半导体装置

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JP2023138636A (ja) 2023-10-02
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