KR102304125B1 - 반도체 장치 - Google Patents

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KR102304125B1
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마사시 츠부쿠
야스케 노나카
타카시 시마츠
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체막의 피형성면 근방에 포함되는 불순물의 농도를 저감한다. 또한, 산화물 반도체막의 결정성을 향상시킨다. 이 산화물 반도체막을 이용함으로써, 안정된 전기 특정을 갖는 반도체 장치를 제공하는 것을 과제로 한다.
반도체 장치는 게이트 전극과, 게이트 전극을 덮고 실리콘을 포함하는 산화물을 포함하는 게이트 절연막과, 게이트 절연막과 접촉하고 적어도 상기 게이트 전극과 중첩하는 영역에 제공된 산화물 반도체막과, 산화물 반도체막과 접속하는 소스 전극 및 드레인 전극을 포함한다. 산화물 반도체막에서 게이트 절연막과 접촉하도록 제공되고, 두께가 5nm 이하인 제 1 영역에서 실리콘의 농도가 1.0원자% 이하이며, 산화물 반도체막의 제 1 영역 이외의 영역에 포함되는 실리콘의 농도는 제 1 영역에 포함되는 실리콘의 농도보다 낮다. 적어도 제 1 영역은 결정부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 형성하는 기술이 주목되고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있다. 그 외의 재료로서 산화물 반도체가 주목되고 있다.
예를 들면, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 포함하는 트랜지스터가 개시되어 있다(특허문헌 1 참조).
산화물 반도체를 포함하는 트랜지스터는 어몰퍼스 실리콘을 포함하는 트랜지스터보다 높은 온 특성(온 전류 등)을 가진다. 산화물 반도체를 포함하는 트랜지스터를 고기능 디바이스에 응용하기 위해 더욱 특성의 향상이 요구되고 있으며, 산화물 반도체의 결정화 기술이 발전되고 있다(특허문헌 2). 특허문헌 2에는 산화물 반도체를 열처리함으로써 결정화하는 기술이 개시되어 있다.
일본국 특개2006-165528호 공보 일본국 특개2008-311342호 공보
트랜지스터에 이용되는 산화물 반도체막은 스퍼터링법을 이용하여 형성되는 경우가 많다. 그러나, 산화물 반도체막이 스퍼터링법으로 형성될 때, 이온화된 희가스 원소나 타겟 표면으로부터 튀어 날아간 입자가 산화물 반도체막이 형성되는 게이트 절연막(이 막은 "형성된 막"이라고도 함) 등의 입자를 튀어 날려 버리는 경우가 있다. 이와 같이 하여 형성된 막으로부터 튀어 날아간 입자는 산화물 반도체막에 들어가고, 그 안에서 불순물 원소로서 기능한다. 특히 산화물 반도체막이 형성되는 막의 표면(이 막은 "형성된 막의 표면"이라고도 함) 근방에는 불순물 원소가 높은 농도로 가질 수도 있다. 또한, 불순물 원소가 산화물 반도체막이 형성되는 막 근방에 잔존하면 트랜지스터의 특성에 악영향을 미치는 요인이 된다.
또한, 산화물 반도체막의 피형성면 근방에 포함되는 불순물 원소가 산화물 반도체막의 결정화를 저해한다. 그 결과 산화물 반도체막의 피형성면 근방에서 비정질 영역이 잔존하게 된다.
그러므로, 다음과 같은 대책을 생각할 수 있다: 산화물 반도체막을 두껍게 하여 표층에 형성되는 결정 영역이 사용된다. 그러나, 기생 용량을 저감하고 저소비 전력으로 트랜지스터를 작동시키기 위해서는 산화물 반도체막을 얇게 형성하는 것이 바람직하다. 이 경우 채널 형성 영역은 산화물 반도체막의 피형성면 근방에 형성되기 때문에 산화물 반도체막의 피형성면 근방까지 결정화되는 것이 바람직하다.
이러한 문제를 감안하여, 산화물 반도체막의 피형성면 근방에 포함되는 불순물의 농도를 저감하는 것을 목적의 하나로 한다. 또한, 산화물 반도체막의 결정성을 향상시키는 것을 목적의 하나로 한다. 또한, 이 산화물 반도체막을 이용함으로써 안정된 전기 특성을 가진 반도체 장치를 제공하는 것을 목적의 하나로 한다.
개시하는 발명의 일양태는, 실리콘을 포함한 산화물을 포함한 절연막과, 절연막과 접촉하여 제공된 산화물 반도체막과, 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극과, 산화물 반도체막에 인접한 게이트 전극을 포함하는 반도체 장치이다. 산화물 반도체막은 게이트 절연막과의 계면으로부터 산화물 반도체막을 향하여 실리콘의 농도가 1.0원자% 이하의 농도로 분포하는 제 1 영역을 포함하고, 적어도 제 1 영역은 결정부를 포함한다. 게이트 전극은 절연막을 사이에 개재한 산화물 반도체막 아래에 위치해도 좋다.
개시하는 발명의 일양태는, 게이트 전극과, 게이트 전극을 덮고 실리콘을 포함한 산화물을 포함한 게이트 절연막과, 적어도 게이트 절연막과 접촉하고 적어도 게이트 전극과 중첩하는 영역에 제공된 산화물 반도체막과, 산화물 반도체막에 접촉하여 제공된 채널 보호막과, 채널 보호막 위에 제공되고, 상기 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 포함하는 반도체 장치이다. 상기 산화물 반도체막은 게이트 절연막과의 계면으로부터 산화물 반도체막을 향하여 실리콘의 농도가 1.0원자% 이하의 농도로 분포하는 제 1 영역을 포함하고, 적어도 제 1 영역 내에 결정부를 포함한다.
상기 각 구성에서, 제 1 영역은 게이트 절연막 또는 절연막과 접하도록 제공되는 것이 바람직하고, 5nm 이하의 두께를 가지며, 제 1 영역 이외의 영역에 포함되는 실리콘의 농도는 제 1 영역에 포함되는 실리콘의 농도보다 작은 것이 바람직하다.
상기 각 구성에서, 산화물 반도체막의 제 1 영역 이외의 영역에 결정부를 포함하는 것이 바람직하다.
또한, 개시하는 발명의 일양태는, 게이트 전극과, 게이트 전극을 덮고 실리콘을 포함한 산화물을 포함한 절연막과, 게이트 절연막과 접촉하고 적어도 게이트 전극과 중첩하는 영역에 제공되는 산화물 반도체막과, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극과, 산화물 반도체막, 소스 전극 및 드레인 전극을 덮고 실리콘을 포함하는 산화물을 포함하는 보호 절연막을 포함하는 반도체 장치이다. 산화물 반도체막은 게이트 절연막과의 계면으로부터 산화물 반도체막을 향하여 실리콘의 농도가 1.0원자% 이하의 농도로 분포하는 제 1 영역을 포함한다. 산화물 반도체막은 보호 절연막과의 계면으로부터 산화물 반도체막을 향하여 실리콘의 농도가 1.0원자% 이하의 농도로 분포하는 제 2 영역을 포함한다. 적어도 제 1 영역 내 및 제 2 영역은 결정부를 포함한다.
상기 구성에서, 제 1 영역은 게이트 절연막과 접하도록 제공되는 것이 바람직하고, 5nm 이하의 두께를 가지며, 제 2 영역은 보호 절연막과 접하도록 제공되는 것이 바람직하고, 5nm 이하의 두께를 가지며, 제 1 영역 및 제 2 영역 이외에 포함되는 실리콘의 농도는 제 1 영역 및 제 2 영역에 포함되는 실리콘의 농도보다 작은 것이 바람직하다.
또, 상기 구성에서, 산화물 반도체막의 제 1 영역 및 제 2 영역 이외의 영역에 결정부를 포함하는 것이 바람직하다.
또, 상기 각 구성에서, 결정부의 c축이 산화물 반도체막과 게이트 절연막 또는 절연막 사이의 계면에 대하여 수직인 방향으로 정렬되는 것이 바람직하다.
또, 상기 각 구성에서, 제 1 영역에 포함되는 실리콘의 농도가 0.1원자% 이하인 것이 바람직하다.
또, 상기 각 구성에서, 게이트 절연막 또는 절연막은 탄소를 포함하고, 제 1 영역에서 탄소 농도가 1.0×1020atoms/cm3 이하가 되는 것이 바람직하다.
개시하는 발명의 일양태에 의하면, 산화물 반도체막의 피형성면 근방에 포함되는 불순물의 농도를 저감할 수 있다. 또, 산화물 반도체의 결정성을 향상시킬 수 있다. 따라서, 이 산화물 반도체막을 이용함으로써 안정된 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
도 1의 (A) 및 도 1의 (B)는 반도체 장치의 일양태를 도시하는 평면도 및 단면도이다.
도 2의 (A) 및 도 2의 (B)는 반도체 장치의 일양태를 도시하는 평면도 및 단면도이다.
도 3의 (A) 및 도 3의 (B)는 반도체 장치의 일양태를 도시하는 평면도 및 단면도이다.
도 4의 (A) 내지 도 4의 (E)는 반도체 장치의 제작 공정의 일례를 도시하는 단면도이다.
도 5의 (A) 내지 도 5의 (E)는 반도체 장치의 제작 공정의 일례를 도시하는 단면도이다.
도 6은 계산에 이용한 모델도이다.
도 7의 (A) 내지 도 7의 (C)는 계산 결과를 도시하는 도면이다.
도 8의 (A) 내지 도 8의 (C)는 계산 결과를 도시하는 도면이다.
도 9의 (A) 내지 도 9의 (C)는 반도체 장치의 일 형태를 설명하는 도면이다.
도 10은 반도체 장치의 일 형태를 설명하는 도면이다.
도 11은 반도체 장치의 일 형태를 설명하는 도면이다.
도 12는 반도체 장치의 일 형태를 설명하는 도면이다.
도 13의 (A) 내지 도 13의 (F)는 전자 기기를 도시하는 도면이다.
도 14는 본 발명의 일 실시예에 관한 측정 결과를 나타내는 그래프이다.
도 15는 본 발명의 일 실시예에 관한 샘플의 구조를 도시하는 도면이다.
도 16은 본 발명의 일 실시예에 관한 측정 결과를 나타내는 그래프이다.
도 17은 본 발명의 일 실시예에 관한 샘플의 구조를 도시하는 도면이다.
도 18의 (A) 및 도 18의 (B)는 본 발명의 일 실시예에 관한 측정 결과를 나타내는 그래프이다.
도 19의 (A) 및 도 19의 (B)는 본 발명의 일 실시예에 관한 샘플의 구조를 도시하는 도면이다.
도 20의 (A) 및 도 20의 (B)은 본 발명의 일 실시예에 관한 측정 결과를 나타내는 그래프이다.
도 21의 (A) 및 도 21의 (B)은 계산에 이용한 모델도이다.
도 22의 (A) 및 도 22의 (B)는 계산에 이용한 모델도이다.
도 23은 계산 결과를 도시하는 도면이다.
도 24의 (A) 및 도 24의 (B)는 계산에 이용한 모델도이다.
도 25는 계산 결과를 도시하는 도면이다.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 대해 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
단, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 쉽게 하기 위해 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
본 명세서 등에서의 「제 1」, 「제 2」, 「제 3」 등의 서수는 구성 요소의 혼동을 피하기 위해 사용되는 것이며, 구성 요소들의 수를 한정하는 것이 아니라는 것을 부기한다.
단, 본 명세서 등에서 「위」나 「아래」와 같은 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」과 같은 표현의 경우, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 경우도 의미한다.
또, 본 명세서 등에서 「전극」이나 「배선」과 같은 용어는 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 경우가 있으며, 그 반대도 마찬가지이다. 또한 「전극」이나 「배선」이라는 용어는 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.
또, 「소스」나 「드레인」의 기능은 다른 극성의 트랜지스터를 사용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀌는 경우가 있다. 따라서, 본 명세서 등에서는 「소스」나 「드레인」의 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
단, 본 명세서 등에서, 「전기적으로 접속」이라는 용어는 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상 간에서의 전기 신호의 송신 및 수신을 가능하게 하는 것이라면, 특별히 제한받지 않는다. 「어떠한 전기적 작용을 가지는 것」의 예로는 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 있다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법 중 일 형태를 도 1의 (A) 및 도 1의 (B), 도 2의 (A) 및 도 2의 (B), 도 3의 (A) 및 도 3의 (B), 도 4의 (A) 내지 도 4의 (E), 및 도 5의 (A) 내지 도 5의 (E)를 이용하여 설명한다.
〈반도체 장치의 구성예〉
도 1의 (A) 및 도 1의 (B)에, 반도체 장치의 예로서 보텀 게이트 구조를 가지는 채널 에칭형 트랜지스터의 평면도 및 단면도를 도시한다. 도 1의 (A)는 평면도이며, 도 1의 (B)는 도 1의 (A)에서의 A－B 단면에 관한 단면도이다. 또한, 도 1의 (A)에서는 번잡해지는 것을 피하기 위해, 트랜지스터(110)의 구성 요소 중 일부(예를 들면, 보호 절연막(109) 등)를 생략하였다.
도 1의 (A) 및 도 1의 (B)에 도시하는 트랜지스터(110)는 절연 표면을 가지는 기판(100) 위에, 게이트 전극(101)과, 게이트 전극(101)을 덮는 게이트 절연막(102)과, 게이트 절연막(102)과 접촉하고 적어도 게이트 전극(101)과 중첩하는 영역에 제공된 산화물 반도체막(103)과, 산화물 반도체막(103)과 전기적으로 접속하는 소스 전극(105a) 및 드레인 전극(105b)과, 산화물 반도체막(103), 소스 전극(105a) 및 드레인 전극(105b)을 덮는 보호 절연막(109)을 포함한다.
산화물 반도체막(103)의 막 두께는 5nm보다 크고 200nm 이하로 하고, 바람직하게는 10nm 이상 30nm 이하로 한다. 또, 산화물 반도체막(103)은 결정성을 갖는 구조로 하는 것이 바람직하다(예를 들면, 단결정 구조, 미결정 구조 등).
본 실시형태에서 산화물 반도체막(103)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정은 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상(amorphous phase)에 결정부를 포함하는 결정-비정질 혼상 구조의 산화물 반도체막이다. 단, 상기 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질 영역과 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(Grain boundary라고도 함)는 확인할 수 없다. 그러므로, CAAC-OS막은 입계에 기인하는 전자 이동의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면 또는 표면에 수직인 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형 형상의 원자 배열이 형성되고, c축에 수직인 방향으로부터 보아 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 단, 서로 다른 결정부 간에서 각각 a축 및 b축의 방향이 달라도 좋다. 본 명세서에서 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위에 포함되는 것으로 한다.
CAAC-OS막에서 결정부의 분포가 일정하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시킬 경우, 표면 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면 또는 표면에 수직인 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 단, 결정부의 c축의 방향은 CAAC-OS막이 형성된 때의 피형성면 또는 표면에 수직인 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 트랜지스터의 전기 특성의 변동을 저감하는 것이 가능하다. 문턱값의 변동 및 편차를 억제할 수 있다. 그러므로, 상기 트랜지스터는 신뢰성이 높다.
결정성을 갖는 산화물 반도체(결정성 산화물 반도체)에서는 벌크 내 결함을 보다 저감할 수 있다. 또, 결정성을 갖는 산화물 반도체막 표면의 평탄성을 높임으로써, 이 산화물 반도체를 포함한 트랜지스터는 어몰퍼스 상태의 산화물 반도체를 포함한 트랜지스터 이상의 전계 효과 이동도를 얻을 수 있다. 산화물 반도체막 표면의 평탄성을 높이기 위해서는, 평탄한 표면상에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는 평탄면 조도(Ra)가 0.15nm 이하, 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
단, Ra란 JIS B O601:2001(ISO4287:1997)에 의해 정의되어 있는 산술 평균 조도를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이다. Ra는 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 아래의 식으로 정의된다.
[수학식 1]
Figure 112020064504713-pat00001
여기서, 지정면이란 조도 측정의 대상이 되는 면으로, 좌표((x1 ,yl, f(x1 , y1)), (x1 , y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 나타내어지는 사각형의 영역이다. 또한, S0은 지정면을 xy 평면에 투영하여 얻어지는 장방형의 면적을 나타내고, Z0은 기준면의 높이(지정면의 평균 높이)를 나타낸다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 측정 가능하다.
도 1의 (B)에 도시하는 바와 같이, 산화물 반도체막(103)의 엣지부는 20° 내지 50°의 테이퍼를 가지고 있는 것이 바람직하다. 산화물 반도체막(103)의 엣지부가 수직이면 산화물 반도체막(103)으로부터 산소가 빠지기 쉬워 산소 결손을 발생시키기 쉽다. 산화물 반도체막(103)의 엣지부에 테이퍼를 가짐으로써 산소 결손의 발생을 억제하고, 트랜지스터(110)의 리크 전류의 발생을 저감할 수 있다.
산화물 반도체막(103)에 이용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 이것에 더하여 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 티탄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들면, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd))로부터 선택된 일종 또는 복수종이 포함되어 있는 것이 바람직하다.
예를 들면, 산화물 반도체로서 다음의 어느 것이 이용될 수 있다: 산화 인듐; 산화 주석; 산화 아연; 이원계 금속 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물, In－Ga계 산화물; 삼원계 금속 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기), In－Al－Zn계 산화물, In－Sn－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물, In－Hf－Zn계 산화물, In－Zr－Zn계 산화물, In－Ti－Zn계 산화물, In－Sc－Zn계 산화물, In－Y－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물; 사원계 금속 산화물인 In－Sn－Ga－Zn계 산화물, In－Hf－Ga－Zn계 산화물, In－Al－Ga－Zn계 산화물, In－Sn－Al－Zn계 산화물, In－Sn－Hf－Zn계 산화물, In－Hf－Al－Zn계 산화물을 이용할 수 있다.
여기에서, In－Ga－Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 포함하는 산화물이라는 의미이고, In:Ga:Zn의 비율에 대한 특별한 한정은 없다. In－Ga－Zn계 산화물은 In과 Ga와 Zn 이외의 금속 원소를 포함해도 좋다.
또, 산화물 반도체로서 InMO3(ZnO)m(m＞0, 또, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 단, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 혹은 상기의 스태빌라이저로서의 원소를 나타낸다. 또, 산화물 반도체로서 화학식 In2SnO5(ZnO)n(n＞0, 또, n은 정수)로 표기되는 재료를 이용해도 좋다.
예를 들어, In：Ga：Zn=1：1：1, In：Ga：Zn=3：1：2, 혹은 In：Ga：Zn=2：1：3의 원자수비의 In－Ga－Zn계 산화물이나, 그 조성 근방의 산화물을 이용하면 좋다.
게이트 절연막(102)은 충분한 내압(withstand voltage) 및 절연성을 가지는 산화물 절연막을 이용하는 것이 바람직하다. 게이트 절연막(102)이 단층 구조를 가지는 경우에는, 예를 들면, 산화 실리콘과 같은 실리콘을 포함한 산화물을 포함한 절연막을 이용하면 좋다.
또, 게이트 절연막(102)은 적층 구조를 가져도 좋다. 게이트 절연막(102)이 적층 구조를 가지는 경우, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 이트륨, 산화 란탄 또는 질화 산화 실리콘 등의 위에 산화 실리콘을 적층하면 좋다. 또, 산화 하프늄, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 high－k 재료 위에 산화 실리콘을 적층하면 좋다. high－k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다.
게이트 절연막(102)으로서 산화물 절연막을 이용하는 것에 의해, 이 산화물 절연막을 가열할 때 포함된 산소의 일부를 산화물 절연막으로부터 이탈시킬 수 있다; 따라서 산화물 반도체막(103)에 산소를 공급하여 산화물 반도체막(103) 중의 산소 결손을 보충할 수 있다. 특히, 게이트 절연막(102)은 그 막 중(벌크 중)에 적어도 화학양론비를 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 게이트 절연막(102)으로서 SiO2＋α(단, α＞0)로 표현되는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 게이트 절연막(102)으로서 이용함으로써, 산화물 반도체막(103)에 산소를 공급할 수 있고, 이 산화물 반도체막(103)을 이용한 트랜지스터(110)는 양호한 트랜지스터 특성을 가질 수 있다.
그러나, 게이트 절연막(102)으로서 산화 실리콘막을 이용하는 경우, 게이트 절연막(102) 중의 실리콘이 불순물로서 산화물 반도체막(103)에 들어올 우려가 있다. 산화물 반도체막(103)에 실리콘 등이 불순물로서 들어옴으로써, 트랜지스터의 특성에 영향을 주는 요인이 된다. 또, 산화물 반도체막(103)의 피형성면 근방에 불순물 원소가 들어오면, 불순물 원소에 의해 산화물 반도체막의 결정화가 저해된다. 그러므로, 산화물 반도체막의 피형성면 근방에서 비정질 영역이 잔존하게 된다. 또, 산화물 반도체막(103)을 CAAC-OS막으로 하는 경우에는, 피형성면 근방에서 결정부를 형성하는 것이 어려워진다.
특히, 산화물 반도체막(103)과 게이트 절연막(102)이 접촉하는, 산화물 반도체막(103)의 피형성면 근방에서는 실리콘 등의 불순물이 들어가기 쉽다. 산화물 반도체막(103)의 피형성면 근방에 트랜지스터(110)의 채널 형성 영역이 형성되기 때문에; 피형성면 근방에 실리콘 등의 불순물이 들어가면 트랜지스터(110)의 특성을 변동시킬 우려가 있다.
여기서, 산화물 반도체막(103)에, 불순물로서 실리콘을 포함하는 산화물인 SiO2가 첨가되면 어떤 구조 변화가 일어나는가에 대하여 고전 분자 동역학 계산에 의하여 조사했다. 그 결과는 도 21의 (A) 및 도 21의 (B), 도 22의 (A) 및 도 22의 (B), 도 23, 도 24의 (A) 및 도 24의 (B) 그리고 도 25를 이용하여 설명한다. 단, 상기 계산을 행하기 위해 고전 분자 동역학 계산 소프트웨어로서 후지쯔 주식회사(Fujitsu Limited)제 "SCIGRESS ME"를 이용했다. 고전 분자 동역학법에서는 원자 간 상호 작용을 특징짓는 경험적 포텐셜을 정의함으로써, 각 원자에 가해지는 힘을 평가한다. 뉴턴의 운동 방정식을 수치적으로 해석함으로써, 각 원자의 운동(시간 발전)을 결정론적으로 추적할 수 있다.
아래에 계산 모델과 계산 조건을 서술한다. 단, 본 계산에서는 Born-Mayer-Huggins 포텐셜을 이용했다.
계산 모델로서, 1680 원자를 포함하는 InGaZnO4의 단결정 구조(도 21의 (A) 참조)와, 1680 원자를 포함하는 InGaZnO4의 In, Ga, Zn의 각각 20 원자씩을 실리콘(Si) 원자로 치환한 구조(도 21의 (B) 참조)를 형성했다. 도 21의 (B)에 나타낸 실리콘(Si) 치환 모델에서 실리콘(Si)은 3.57atom%(2.34 중량%) 포함된다. 또, 도 21의 (A)에 나타낸 단결정 모델의 밀도는 6.36g/cm3이고, 도 21의 (B)에 나타낸 실리콘(Si) 치환 모델의 밀도는 6.08g/cm3이다.
도 21의 (A) 및 도 21의 (B)에 나타낸 계산 모델에 대하여, InGaZnO4의 단결정의 융점(고전 분자 동역학 계산에 의한 견적으로는 약 2000℃)보다 낮은 1727℃에서 일정한 압력(1atm)으로 150psec 간(시간 단계 폭 0.2fsec×75만 스텝)의 고전 분자 동역학 계산에 의해 구조 완화를 행했다. 이들 2개의 구조에 대하여 동경 분포 함수 g(r)을 구했다. 단, 동경 분포 함수 g(r)이란 어느 원자로부터 거리가 r 떨어진 위치에서 다른 원자가 존재할 확률 밀도를 나타내는 함수이다. 원자들 사이의 상관 관계가 사라지면 g(r)은 1에 가까워진다.
상기 2개의 계산 모델을 150psec 간의 고전 분자 동역학 계산을 행함으로써 얻어진 최종 구조를 각각 도 22의 (A) 및 도 22의 (B)에 나타낸다. 또, 각각의 구조에서의 동경 분포 함수 g(r)을 도 23에 나타낸다.
도 22의 (A)에 나타낸 단결정 모델은 안정적이고 최종 구조에서도 결정 구조를 유지하고 있지만, 도 22의 (B)에 나타낸 실리콘(Si) 치환 모델은 불안정하고 시간 경과와 함께 결정 구조가 무너져 어몰퍼스 구조로 변화하는 것을 확인할 수 있다. 또, 도 23에서 각 구조 모델의 동경 분포 함수 g(r)을 비교하면, 단결정 모델에서는 장거리라도 피크가 있고, 장거리 질서가 있는 것을 알 수 있다. 한편, 실리콘(Si) 치환 모델에서는 0.6nm 근방에서 피크가 없어지고, 장거리 질서가 없는 것을 알 수 있다.
이들 계산 결과에 의해, InGaZnO4에 실리콘(Si)이 포함됨으로써 InGaZnO4의 어몰퍼스화가 일어나기 쉬워지는 것이 시사됐다. 또, InGaZnO4에 실리콘(Si)이 포함된 상태에서 고온 가열을 행해도 InGaZnO4는 결정화되지 않는 것이 확인됐다.
다음으로, 산화물 반도체막(103)에 탄소 원자(C)가 첨가되면 어떤 구조 변화가 일어나는지에 대해 고전 분자 동역학 계산에 의해 조사했다. 그 결과를 도 21의 (A), 도 24의 (A) 및 도 24의 (B) 그리고 도 25를 이용하여 설명한다. 단, 상기 계산을 행하기 위해 고전 분자 동역학 계산 소프트웨어로서 후지쯔 주식회사제 SCIGRESS ME를 이용했다.
계산 모델과 계산 결과는 다음과 같다. 단, 본 계산에서는 Born-Mayer-Huggins 포텐셜을 이용했다. 또, 탄소 원자(C)와의 원자 간 상호 작용에는 Lennard-Jones 포텐셜을 이용했다.
계산 모델로서 1680 원자를 포함하는 InGaZnO4 단결정 구조(도 21의 (A) 참조)와, 1680 원자를 포함하는 InGaZnO4의 In, Ga, Zn의 각각 20 원자씩을 탄소(C) 원자로 치환하고, 산소(O)의 80 원자를 탄소 원자(C)로 치환한 구조(도 24의 (A) 참조)를 형성했다. 도 24의 (A)에 나타낸 탄소(C) 치환 모델에서 탄소 원자(C)는 8.33atom% 포함된다. 또, 도 21의 (A)에 나타낸 단결정 모델의 밀도는 6.36g/cm3이고, 도 24의 (A)에 나타낸 탄소(C) 치환 모델의 밀도는 5.89g/cm3이다.
도 21의 (A) 및 도 24의 (A)에 나타낸 계산 모델에 대하여, InGaZnO4의 단결정의 융점(고전 분자 동역학 계산에 의한 견적으로는 약 2000℃)보다 낮은 1727℃에서 일정한 압력(1atm)으로 140psec 간(시간 단계 폭 0.2fsec×75만 스텝)의 고전 분자 동역학 계산에 의해 구조 완화를 행했다. 이들 2개의 구조에 대하여 동경 분포 함수 g(r)을 구했다. 단, 동경 분포 함수 g(r)이란 어느 원자로부터 거리가 r 떨어진 위치에서 다른 원자가 존재할 확률 밀도를 나타내는 함수이다. 원자들 사이의 상관 관계가 사라지면 g(r)은 1에 가까워진다.
상기 2개의 계산 모델을 150psec 간의 고전 분자 동역학 계산을 행함으로써 얻어진 최종 구조를 각각 도 22의 (A) 및 도 24의 (A)에 나타낸다. 각각의 구조에서 동경 분포 함수 g(r)을 도 25에 나타낸다.
도 22의 (A)에 나타낸 단결정 모델은 안정적이고 최종 구조에서도 결정 구조를 유지하고 있지만, 도 24의 (B)에 나타낸 탄소(C) 치환 모델은 불안정하고 시간 경과와 함께 결정 구조가 무너져 어몰퍼스 구조로 변화하는 것을 확인할 수 있다. 또, 도 25에서 각 구조 모델의 동경 분포 함수 g(r)을 비교하면 단결정 모델에서는 장거리라도 피크가 있고, 장거리 질서가 있는 것을 알 수 있다. 한편, 탄소(C) 치환 모델에서는 0.6nm 근방에서 피크가 없어지고, 장거리 질서가 없는 것을 알 수 있다.
이들 계산 결과에 의해, InGaZnO4에 탄소(C)가 포함됨으로써 InGaZnO4의 어몰퍼스화가 일어나기 쉬워지는 것이 시사됐다. 또, 탄소(C)를 포함하는 InGaZnO4에 고온 가열이 행해져도, InGaZnO4는 결정화되지 않는 것이 확인됐다.
이상, 설명한 바와 같이 산화물 반도체막에 불순물이 포함되는 것은 산화물 반도체막의 결정성이 저하되는 요인이 된다. 그러므로, 본 실시형태에 나타낸 반도체 장치에서는 산화물 반도체막의 피형성면 근방에 실리콘 등의 불순물이 포함되는 것을 억제한다. 그 결과, 산화물 반도체막(103)에서 게이트 절연막(102)과의 계면으로부터 산화물 반도체막(103)을 향해 실리콘이 1.0원자% 이하의 농도로 분포하는 영역이 형성된다. 이 영역을 영역(103a)이라고 나타낸다. 영역(103a)에 포함되는 실리콘의 농도는 0.1원자% 이하인 것이 바람직하다. 또, 영역(103a)은 게이트 절연막(102)과의 접하도록 제공되고, 5nm 이하의 두께를 가진다.
단, 산화물 반도체막(103)의 영역(103a) 이외의 영역을 영역(103b)이라고 나타낸다. 영역(103b)에 포함되는 실리콘의 농도는 영역(103a)에 포함되는 실리콘의 농도보다 작다.
또, 게이트 절연막(102)에 탄소 등의 불순물이 포함되는 경우, 이것도 상기의 실리콘의 경우와 마찬가지로 산화물 반도체막(103)에 들어가 불순물로서 작용할 수도 있다. 그러한 경우, 영역(103a)에 포함되는 탄소 농도는 1.0×1020atoms/cm3 이하, 더 바람직하게는 1.0×1019atoms/cm3 이하로 한다.
이와 같이, 산화물 반도체막(103)의 영역(103a)에 들어오는 실리콘 등의 불순물의 농도를 저감함으로써, 트랜지스터(110)의 특성의 변동을 억제할 수 있다. 또한, 산화물 반도체막(103)의 피형성면 근방까지 결정화시킬 수 있다. 또한, 산화물 반도체막(103)을 CAAC-OS막으로 하는 경우에는 피형성면 근방까지 결정부를 형성할 수 있다. 이와 같은 산화물 반도체막을 이용하여 트랜지스터를 제작함으로써 안정된 전기 특성을 가진 반도체 장치를 얻을 수 있다.
단, 그 외의 트랜지스터의 구성 요소의 세부 사항에 대해서는, 후술하는 트랜지스터(110)의 제작 방법에서 도 4의 (A) 내지 도 4의 (E)를 이용하여 설명한다.
트랜지스터(110) 위에는, 평탄화 절연막이 더 형성되어 있어도 좋다. 또, 소스 전극(105a) 및 드레인 전극(105b)을 배선과 전기적으로 접속시키기 위해, 게이트 절연막(102), 보호 절연막(109) 등에는 개구가 형성되어 있어도 좋다. 또, 산화물 반도체막(103)의 상방의 게이트 전극(101)과 중첩하는 영역에 제 2 게이트 전극이 더 제공되어도 좋다.
도 2의 (A) 및 도 2의 (B)에, 도 1의 (A) 및 도 1의 (B)에 도시하는 트랜지스터(110)와는 다른 구성의 트랜지스터(120)를 도시한다. 도 2의 (A)는 평면도이며, 도 2의 (B)는 도 2의 (A)에서의 C－D 단면에 관한 단면도이다. 단, 도 2의 (A)에서는 번잡해지는 것을 피하기 위해, 트랜지스터(120)의 구성 요소의 일부(예를 들면, 보호 절연막(109) 등)를 생략하였다.
도 2의 (A) 및 도 2의 (B)에 도시하는 트랜지스터(120)는 절연 표면을 가지는 기판(100) 위에 게이트 전극(101)과, 게이트 전극(101)을 덮는 게이트 절연막(102)과, 게이트 절연막(102)과 접촉하고 적어도 게이트 전극(101)과 중첩하는 영역에 제공된 산화물 반도체막(103)과, 산화물 반도체막(103)과 전기적으로 접속하는 소스 전극(105a) 및 드레인 전극(105b)과, 산화물 반도체막(103), 소스 전극(105a) 및 드레인 전극(105b)을 덮는 보호 절연막(109)을 포함한다. 트랜지스터(120)와 트랜지스터(110)의 차이점은 보호 절연막(109)으로서 상기 게이트 절연막(102)과 마찬가지로 실리콘을 포함한 산화물을 포함한 절연막을 이용하고 있는 점과, 산화물 반도체막(103)과 보호 절연막(109) 사이에 접하는 계면 근방에 영역(103c)이 제공되는 점이다.
트랜지스터(120)의 산화물 반도체막(103)은, 영역(103a) 내지 영역(103c)을 포함한다. 산화물 반도체막(103)에서의 영역(103a)은 게이트 절연막(102)과의 계면으로부터 산화물 반도체막(103)을 향해 실리콘이 1.0원자% 이하의 농도로 분포하는 영역이다. 영역(103a)은 게이트 절연막(102)과 접하도록 제공되는 것이 바람직하고, 5nm 이하의 두께를 갖는다. 산화물 반도체막(103)에서의 영역(103c)은 보호 절연막(109)과의 계면으로부터 산화물 반도체막(103)을 향해 실리콘이 1.0원자% 이하의 농도로 분포하는 영역이다. 영역(103c)은 보호 절연막(109)과 접하도록 제공되는 것이 바람직하고, 5nm 이하의 두께를 갖는다. 또, 산화물 반도체막(103)의 영역(103a) 및 영역(103c) 이외의 영역을 영역(103b)으로 한다.
단, 영역(103b)에 포함되는 실리콘의 농도는 영역(103a)에 포함되는 실리콘의 농도보다 작다. 영역(103a)에 포함되는 실리콘의 농도는 0.1원자% 이하이면 더 바람직하다.
여기에서, 영역(103a)에 포함되는 실리콘의 농도를 1.0원자% 이하, 바람직하게는 0.1원자% 이하로 하고, 영역(103c)에 포함되는 실리콘의 농도도 1.0원자% 이하, 바람직하게는 0.1원자% 이하로 한다. 이 때 영역(103b)에 포함되는 실리콘의 농도는 영역(103a) 및 영역(103c)에 포함되는 실리콘의 농도보다 작다.
이처럼 산화물 반도체막(103)의 백 채널에 해당하는 영역(103c)에서도 실리콘 등의 불순물의 농도를 저감시킴으로써 트랜지스터(120)의 전기 특성의 변동을 억제할 수 있다.
그 외의 구성 요소에 대해서는 도 1의 (A) 및 도 1의 (B)에 도시하는 반도체 장치와 마찬가지이다; 따라서, 상세한 것은 도 1의 (A) 및 도 1의 (B)에 관한 기재를 참작할 수 있다.
도 1의 (A), 도 1의 (B) 및 도 2의 (A), 도 2의 (B)에 도시하는 트랜지스터는 소위 채널 에치형의 트랜지스터이지만, 본 실시형태에 나타내는 반도체 장치는 이것에 한정되는 것은 아니다. 도 3의 (A) 및 도 3의 (B)에, 도 1의 (A), 도 1의 (B) 및 도 2의 (A), 도 2의 (B)에 나타내는 트랜지스터와는 다른 채널 스톱형의 트랜지스터(130)의 구성예를 도시한다. 도 3의 (A)는 평면도이고, 도 3의 (B)는 도 3의 (A)에서의 E－F 단면에 관한 단면도이다. 단, 도 3의 (A)에서는 번잡해지는 것을 피하기 위해, 트랜지스터(130)의 구성 요소의 일부(예를 들면, 보호 절연막(109) 등)를 생략하였다. 또, 도 3의 (A)에서는 용이하게 이해하도록 채널 보호막(108)의 형상을 입체적으로 도시하였다.
도 3의 (A) 및 도 3의 (B)에 도시하는 트랜지스터(130)는 절연 표면을 가지는 기판(100) 위에 게이트 전극(101)과, 게이트 전극(101)을 덮는 게이트 절연막(102)과, 게이트 절연막(102)과 접촉하고 적어도 게이트 전극(101)과 중첩하는 영역에 제공된 산화물 반도체막(103)과, 산화물 반도체막(103) 위에 접촉하여 제공된 채널 보호막(108)과, 채널 보호막(108) 위에 제공되어 산화물 반도체막(103)과 전기적으로 접속하는 소스 전극(105a) 및 드레인 전극(105b), 그리고 산화물 반도체막(103), 소스 전극(105a) 및 드레인 전극(105b)을 덮는 보호 절연막(109)을 포함한다. 또, 산화물 반도체막(103)은 트랜지스터(110)와 마찬가지로, 영역(103a) 및 영역(103b)을 포함한다. 즉, 트랜지스터(110)와의 차이점은 트랜지스터(130)가 채널 보호막(108)을 포함하는 점이다.
채널 보호막(108)으로서는 산소를 포함한 무기 절연막을 이용하는 것이 바람직하며, 예를 들면, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 하프늄막 등의 절연막을 이용할 수 있다. 채널 보호막(108)의 막 두께로서는 5nm 이상 300nm 이하로 하는 것이 바람직하다.
이와 같이, 산화물 반도체막(103) 위에서, 산화물 반도체막(103) 위에 접하여 채널 보호막(108)을 제공되는 것에 의해, 소스 전극(105a) 및 드레인 전극(105b)의 에칭에 의한 산화물 반도체막(103)의 백 채널측으로의 대미지(예를 들면, 에칭 시의 플라즈마 또는 에칭제에 의한 대미지)를 막을 수 있다. 이것에 의해, 트랜지스터(130)의 안정된 전기 특성을 얻을 수 있다.
또, 도 3의 (B)에 도시한 바와 같이 채널 보호막(108)의 엣지부는 10° 이상 60° 이하의 테이퍼를 가지고 있는 것이 바람직하다. 채널 보호막(108)을 이러한 형상으로 하는 것에 의해, 채널 보호막(108)의 하단부 근방에서의 전계 집중을 완화할 수 있다.
그 외의 구성 요소에 대해서는, 도 1의 (A) 및 도 1의 (B)에 도시하는 반도체 장치와 같다; 따라서, 상세한 것은 도 1의 (A) 및 도 1의 (B)에 관한 기재를 참작할 수 있다.
〈트랜지스터의 제작 공정의 예〉
이하, 도 4의 (A) 내지 도 4의 (E) 및 도 5의 (A) 내지 도 5의 (E)를 이용하여, 도 1의 (A) 및 도 1의 (B), 도 2의 (A) 및 도 2의 (B), 및 도 3의 (A) 및 도 3의 (B)에 도시하는 트랜지스터의 제작 공정의 예에 대하여 설명한다.
〈트랜지스터(110)의 제작 공정〉
도 4의 (A) 내지 도 4의 (E)를 이용하여, 도 1에 도시하는 트랜지스터(110)의 제작 공정의 일례에 대해 설명한다.
우선, 절연 표면을 가지는 기판(100)을 준비한다. 절연 표면을 가지는 기판(100)으로 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 이용할 수 있다. 기판(100)이 절연 표면을 가지고 있으면, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판; 등을 이용할 수도 있다.
또, 기판(100)으로서, 가요성 기판을 이용해도 좋다. 가요성 기판을 이용하는 경우, 가요성 기판 위에 산화물 반도체막(103)을 포함한 트랜지스터를 직접 형성해도 좋다. 또는, 산화물 반도체막(103)을 포함한 트랜지스터를 제작 기판 위에 형성하고, 그 후 가요성 기판에 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 트랜지스터를 박리, 전치하기 위해, 제작 기판과 산화물 반도체막(103)을 포함한 트랜지스터와의 사이에 박리층을 형성해도 좋다.
하지막이 되는 절연막을 기판(100)과 게이트 전극(101)과의 사이에 제공해도 좋다. 하지막은 기판(100)으로부터의 수소, 수분 등의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 단층 또는 적층 구조를 가지도록 형성될 수 있다.
다음으로, 기판(100) 위에 게이트 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성한다. 게이트 전극에 이용하는 도전막으로서는, 예를 들면, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 포함하는 합금 재료를 이용할 수 있다. 또, 게이트 전극에 이용하는 도전막으로서는 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3－SnO2, ITO라고 약기하는 경우가 있음), 인듐 아연 산화물(In2O3－ZnO), 또는, 이러한 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 포함시킨 것을 이용할 수 있다. 게이트 전극은 상기의 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용할 수 있다.
다음으로, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여, 게이트 전극(101)이 형성된다. 그 후, 레지스트 마스크를 제거한다. 또, 게이트 전극(101)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 필요로 하지 않고, 따라서 제조 비용을 저감할 수 있다. 또한, 게이트 전극(101)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
다음으로, 게이트 절연막(102)을 형성하여 게이트 전극(101)을 덮는다(도 4(A) 참조). 게이트 절연막(102)의 막 두께는 예를 들면, 1nm 이상 500nm 이하로 할 수 있다. 게이트 절연막(102)의 제작 방법으로 특별히 한정하진 않지만; 예를 들면, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 게이트 절연막(102)을 형성할 수 있다.
게이트 절연막(102)은 충분한 내압 및 절연성을 가지는 산화물 절연막을 이용하는 것이 바람직하다. 게이트 절연막(102)을 단층 구조로 하는 경우에는, 예를 들면, 산화 실리콘과 같은 실리콘을 포함한 산화물을 포함한 절연막을 이용하면 좋다.
또, 게이트 절연막(102)을 적층 구조로 해도 좋다. 게이트 절연막(102)을 적층 구조로 하는 경우, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 이트륨, 산화 란탄 또는 질화 산화 실리콘 등의 위에 산화 실리콘을 적층하면 좋다. 또, 산화 하프늄, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 high－k 재료의 위에 산화 실리콘을 적층하면 좋다. high－k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다.
게이트 절연막(102)으로서 산화물 절연막을 이용할 때, 후술하는 열처리에 의해 이 산화물 절연막의 산소의 일부를 탈리시킬 수 있다; 따라서, 산화물 반도체막(103)에 산소를 공급하고, 산화물 반도체막(103) 중의 산소 결손을 보충할 수 있다. 특히, 게이트 절연막(102) 중(벌크 중)에 적어도 화학양론비를 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 게이트 절연막(102)으로서 SiO2＋α(단, α＞0)로 표현되는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 게이트 절연막(102)으로서 이용함으로써, 산화물 반도체막(103)에 산소를 공급할 수 있고, 따라서 이 산화물 반도체막(103)을 이용한 트랜지스터(110)는 양호한 트랜지스터 특성을 가질 수 있다.
또, 산화물 반도체막(103)을 형성하기 전에, 게이트 절연막(102)에 평탄화 처리를 해도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 드라이 에칭 처리, 플라즈마 처리, 연마 처리(예를 들어, 화학적 기계 연마법) 등을 이용할 수 있다.
플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판 측에 RF 전원을 이용하여 전압을 인가하고, 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 단, 아르곤 분위기 대신 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면 산화물 반도체막(103)이 형성되는 표면에 부착되어 있는 분상 물질(파티클, 티끌이라고도 함)을 제거할 수 있다.
평탄화 처리로서 드라이 에칭 처리, 플라즈마 처리, 연마 처리를 복수회 행해도 좋고, 이들을 조합해서 행해도 좋다. 조합해서 행할 경우 공정 순서도 특별히 한정되지 않고, 산화물 반도체막(103)의 피형성면의 요철 상태에 따라 적절히 설정하면 좋다.
또, 산화물 반도체막(103)의 형성 공정에서, 산화물 반도체막(103)에 수소 또는 물이 가능한 한 포함되지 않도록 하기 위해, 산화물 반도체막(103)의 성막 공정의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 절연막(102)이 형성된 기판(100)을 예비 가열하고, 기판(100) 및 게이트 절연막(102)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 예비 가열실에 제공하는 배기 수단은 크라이오 펌프가 바람직하다.
다음으로, 게이트 절연막(102) 위에, 막 두께가 5nm 초과 200nm 이하, 바람직하게는 10nm 이상 30nm 이하인 산화물 반도체막(103)을 성막한다(도 4의 (B) 참조). 산화물 반도체막(103)은 단결정 또는 미결정 등의 결정성을 갖는 구성을 가지는 것이 바람직하다. 또한, 산화물 반도체막(103)은 CAAC-OS막으로 하는 것이 바람직하다. 단, 게이트 절연막(102) 및 산화물 반도체막(103)은 대기에 노출되지 않고 연속해서 형성되는 것이 바람직하다.
본 실시형태에서는, 산화물 반도체막(103)으로서 In－Ga－Zn계 산화물 타겟을 이용하여 스퍼터링법에 의해 형성된다. 또, 산화물 반도체막(103)은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 스퍼터링법으로 형성할 수 있다.
산화물 반도체막(103)으로서 In－Ga－Zn－O막을 스퍼터링법으로 형성하기 위해 이용되는 타겟으로서는, 예를 들면, 원자수비가 In：Ga：Zn=1：1：1의 산화물 타겟이나, 원자수비가 In：Ga：Zn=3：1：2의 산화물 타겟이나, 원자수비가 In：Ga：Zn=2：1：3의 산화물 타겟을 이용할 수 있다. 단, 산화물 반도체막(103)의 형성을 위해 사용되는 타겟은 이러한 타겟의 재료 및 조성에 한정되는 것은 아니다.
산화물 타겟의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 산화물 타겟을 이용하는 것에 의해, 성막한 산화물 반도체막(103)은 치밀한 막으로 할 수 있다.
산화물 반도체막(103)을 형성하기 위해 이용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막(103)으로서 CAAC-OS막을 이용하는 경우, 이 CAAC-OS막을 형성하기 위한 열처리 방법으로는 3가지를 들 수 있다. 방법 중 하나(첫 번째 방법)는 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체막을 성막함으로써 산화물 반도체막의 피형성면 또는 표면에 대해 c축이 수직인 방향으로 정렬된 결정부를 형성하는 방법이다. 다른 방법(두 번째 방법)은 산화물 반도체막을 얇은 막 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행함으로써 산화물 반도체막의 피형성면 또는 표면에 대해 c축이 수직인 방향으로 정렬된 결정부를 형성하는 방법이다. 또 다른 방법(세 번째 방법)은 첫 번째 층의 산화물 반도체막을 얇게 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하고, 또 두 번째 층의 산화물 반도체막을 성막함으로써 산화물 반도체막의 피형성면 또는 표면에 대해 c축이 수직인 방향으로 정렬된 결정부를 형성하는 방법이다.
막을 형성하는 동안 기판(100)을 가열함으로써, 성막된 산화물 반도체막(103)에 포함되는 수소와 물 등의 불순물 농도를 저감할 수 있다. 또, 스퍼터링에 의한 손상이 경감되기 때문에 바람직하다.
단, 산화물 반도체막(103)으로서 CAAC-OS막 이외의 결정성을 가지는 산화물 반도체막(단결정 또는 미결정)을 형성하는 경우에는 성막 온도는 특별히 제한되지 않는다.
산화물 반도체막(103)으로서 CAAC-OS막을 이용하는 경우, 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 성막한다. 상기 스퍼터링용 타겟에 이온이 충돌하면 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개한다; 즉, a-b면에 평행한 면을 갖는(평판 형상 또는 펠릿 형상) 스퍼터링 입자가 스퍼터링 타겟으로부터 박리하는 경우가 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써 CAAC-OS막을 형성할 수 있다.
CAAC-OS막을 성막하기 위해 아래의 조건을 이용하는 것이 바람직하다.
성막 시의 CAAC-OS막으로 불순물 혼입의 양을 저감함으로써, 불순물에 의해 결정 형상이 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소 및 질소 등)를 저감하면 좋다. 또, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점(dew point)이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 성막 시의 기판 가열 ㅇ온도는 0℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 한다. 성막 시의 기판 가열 온도를 높임으로써 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 시의 플라즈마 대미지를 경감하기 위해 성막 가스 중의 산소 비율을 높이고, 전력을 최적화하면 바람직하다. 성막 가스 중의 산소 비율은 30체적% 이상, 바람직하게는 100체적%로 한다.
스퍼터링용 타겟의 일례로서, 다결정의 In-Ga-Zn계 산화물 타겟에 대해 아래에 나타낸다.
다결정 In-Ga-Zn계 산화물 타겟은 InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수로 혼합하고, 압력을 가한 후 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 함으로써 얻을 수 있다. 단, X, Y 및 Z는 임의의 양수이다. 여기서 InOX 분말, GaOY 분말 및 ZnOZ 분말의 mol수 비는 예를 들어 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2로 한다. 분말의 종류 및 그 혼합하는 mol수 비는 원하는 스퍼터링용 타겟에 따라 적절히 결정되면 좋다.
그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 이용하여 기판(100) 위에 산화물 반도체막(103)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또, 배기 수단은 터보 펌프에 콜드 트랩이 제공된 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거되기 때문에 상기 성막실에서 성막한 산화물 반도체막(103)은 포함되는 수소, 수분 등의 불순물의 농도를 저감할 수 있다.
단, 스퍼터링법을 이용하여 산화물 반도체막(103)을 형성하는 경우, 산화물 반도체막(103)을 형성하는 입자 등이 게이트 절연막(102)과 충돌하면, 게이트 절연막(102)을 구성하는 원소가 산화물 반도체막(103) 중에 혼입된다(이 현상을 믹싱, 혹은 믹싱 효과라고도 함). 이 혼입 현상은 게이트 절연막(102)과의 계면 근방의 산화물 반도체막(103) 중, 구체적으로는, 상기한 영역(103a)에서 특히 현저하게 생긴다. 본 실시형태 등에 기재하는 트랜지스터에서는 게이트 절연막(102) 근방의 산화물 반도체막(103) 중에 채널 영역이 형성되기 때문에, 게이트 절연막(102)을 구성하는 원소가 이 영역에 불순물로서 혼입하는 것에 의해, 트랜지스터의 온 특성(예를 들면, 온 전류 등)을 저하시키는 요인이 될 수 있다.
게이트 절연막(102) 위에 산화물 반도체막(103)을 형성할 때에, 게이트 절연막(102)과 산화물 반도체막(103) 사이의 계면 근방에서 믹싱이 일어날 가능성을 고전 분자 동역학 계산으로 조사하였다. 여기서 그 결과를 설명한다. 단, 상기 계산을 행하기 위해 후지쯔 주식회사 제 "SCIGRESS ME"를 이용했다.
게이트 절연막으로서 어몰퍼스 산화 실리콘막(이하, a－SiO2라고 기재함)을 이용하여, 도 6에 도시하는 모델을 형성했다. 계산에서 사용된 유닛 셀(계산 유닛 셀)의 사이즈는 x축 방향으로 3nm, y축 방향으로 3nm, z축 방향으로 7.5nm로 했다. x축 및 y축은 a－SiO2막에 평행한 방향이며, z축은 a－SiO2막의 막 두께 방향이다. 단, 계산에서, x축 방향 및 y축 방향으로 주기 경계 조건을 적용함으로써, x축 방향 및 y축 방향으로 충분히 넓은 막을 상정된다.
다음으로, a－SiO2막 위에, 인듐 원자, 갈륨 원자, 아연 원자, 산소 원자를 1：1：1：4의 비율(합계 840 원자)로, 상방(도 6 중, 원자 발생부)에서 하방을 향하여 입사시키고, 온도를 300℃, 시간을 2nsec(시간 단계 폭을 0.2fs, 스텝 수를 1000만 회)로 하여 고전 분자 동역학 계산을 행했다. 단, 하나의 원자는 1eV의 에너지를 가진다.
도 7의 (A) 내지 도 7의 (C) 및 도 8의 (A) 내지 도 8의 (C)에 상기 계산의 결과를 도시한다. 도 7의 (A)에 0sec에서의 산소 원자 및 실리콘 원자의 배치를 도시하고; 도 7의 (B)에 1nsec 후의 산소 원자, 실리콘 원자, 갈륨 원자, 및 아연 원자의 배치를 도시하고; 도 7의 (C)에 2nsec 후의 산소 원자, 실리콘 원자, 갈륨 원자, 및 아연 원자의 배치를 도시한다. 도 8의 (A)는 2nsec 후의 산소 원자, 실리콘 원자, 갈륨 원자, 및 아연 원자의 배치를 도시하고; 도 8의 (B)에 2nsec 후의 실리콘 원자만의 배치를 도시하고; 도 8의 (C)에 2nsec 후의 인듐 원자, 갈륨 원자, 및 아연 원자의 배치를 도시한다.
도 8의 (B)에 도시하는 실리콘 원자만의 배치와 도 8의 (C)에 도시하는 인듐 원자, 갈륨 원자, 및 아연 원자의 배치를 비교함으로써, 실리콘 원자의 층에 인듐 원자, 갈륨 원자, 및 아연 원자가 침입한 것이 확인되었다.
상기 계산의 결과는, 인듐 원자, 갈륨 원자, 아연 원자, 및 산소 원자를 a－SiO2막에 입사시킴으로써 a－SiO2막과 IGZO막과의 사이에 실리콘 원자, 인듐 원자, 갈륨 원자, 아연 원자, 및 산소 원자가 혼합된 층이 형성되는 것을 나타낸다. 단, 하나의 원자는 1eV의 에너지를 가진다.
이상의 결과로부터, 산화물 반도체막(103)과 게이트 절연막(102)이 혼합된 층을 형성시키지 않기 위해서는 산화물 반도체막(103)을 형성하는 입자가 게이트 절연막(102)에 충돌하여 발생하는 충격(impact)을 약하게 하는 것이 효과적이다. 예를 들면, 산화물 반도체막(103)의 성막 전력을 낮게 하거나, 성막 압력을 높게 하는 방법이 이용될 수 있다. 또는, 타겟과 피성막 기판 사이의 거리(이하, T－S간 거리라고도 기재함)를 넓혀도 좋다.
단, 위에서 설명한 바와 같이 스퍼터링에 의한 믹싱은 게이트 절연막(102)과의 계면 근방의 산화물 반도체막(103) 중에서 발생할 수 있다. 따라서, 산화물 반도체막(103)을 형성하는 입자가 게이트 절연막(102)에 충돌하는 충격을 약하게 하여 스퍼터링을 행하고, 믹싱 효과를 저감하여 상기 계면 근방의 산화물 반도체막을 성막하면; 그 후에 나머지 성막을 행함에 있어 충돌하는 충격을 강하게 해도 좋다. 예를 들면, 산화물 반도체막(103)의 성막 전력을 낮게 하는 조건하에서 이 계면 근방의 산화물 반도체막의 일부를 성막하고, 그 다음 성막 전력을 높게 하는 조건하에서 산화물 반도체막을 성막해도 좋다. 또는, 산화물 반도체막(103)의 성막 압력을 높게 하는 조건하에서 이 계면 근방의 산화물 반도체막의 일부를 성막하고, 그 다음 성막 압력을 낮게 하는 조건하에서 산화물 반도체막을 성막해도 좋다. 또, 산화물 반도체막(103)의 T－S간 거리를 넓게 하는 조건하에서 이 계면 근방의 산화물 반도체막의 일부를 성막하고, 그리고 T－S간 거리를 좁게 하는 조건하에서 산화물 반도체막을 성막해도 좋다.
성막 전력의 구체적인 수치로서는 5kW 이하, 바람직하게는 1kW 이하, 더 바람직하게는 500W 이하, 더 바람직하게는 200W 이하로 하는 것이 바람직하다. 그러나, 성막 전력을 낮출수록 산화물 반도체막(103)의 성막 레이트가 저하된다. 또, 성막 전력이 매우 낮으면 스퍼터링 장치 내에서 플라즈마가 발생하기 어려워지고, 정상적으로 성막 처리를 행할 수 없게 될 가능성이 높아진다. 따라서, 성막 전력은 사용하는 스퍼터링 장치에서 인가할 수 있는 최대 전력의 5% 이상으로 하는 것이 바람직하다. 성막 전력을 어느 정도까지 낮출지에 대해서는, 스퍼터링 장치의 성능이나 산화물 반도체막(103)의 막 두께 등을 감안하여, 성막을 정상적으로 행할 수 있고, 또, 성막 시간이 트랜지스터(110)의 제작 공정(택트 타임)에 대하여 중대한 영향을 미치지 않는 범위에서, 실시자가 적절히 최적의 전력치를 선택하면 좋다.
성막 압력의 구체적인 수치로서는 0.4Pa 이상, 바람직하게는 1.0Pa 이상, 더 바람직하게는 2.0Pa 이상, 더 바람직하게는 5.0Pa 이상으로 하는 것이 바람직하다. 그러나, 성막 압력을 높게 할수록, 성막되는 막의 막질이 악화된다(예를 들면, 막질이 드문드문하게 됨)는 경향이 있다. 따라서, 성막 압력은 100Pa 이하로 하는 것이 바람직하다. 성막 압력을 어느 정도까지 높일지에 대해서는, 산화물 반도체막(103)에 필요한 특성(예를 들면, 전계 효과 이동도 등)을 감안하여, 실시자가 적절히 최적의 압력값을 선택하면 좋다.
또, T－S간 거리의 구체적인 수치로서는, 30mm 이상, 바람직하게는 50mm 이상, 더 바람직하게는 100mm 이상, 더 바람직하게는 300mm 이상으로 하는 것이 바람직하다. 단, T－S간 거리를 크게 넓게 할수록, 산화물 반도체막(103)의 성막 레이트가 저하된다. 따라서, T－S간 거리는 500mm 이하로 하는 것이 바람직하다. T－S간 거리를 어느 정도까지 넓힐지에 대해서는, 성막 시간이 트랜지스터(110)의 제작 공정(사이클 타임)에 대하여 중대한 영향을 미치지 않는 범위에서, 실시자가 적절한 T－S간 거리를 선택하면 좋다.
단, 산화물 반도체막(103)을 형성하는 입자가 게이트 절연막(102)에 충돌하는 충격을 약하게 하기 위해서는, 성막 전력, 성막 압력 또는 T－S간 거리 중 어느 하나 이상의 조건을 상기한 범위로 하여 산화물 반도체막(103)을 성막해도 좋다.
또한, 스퍼터링 장치로서 타겟과 막이 성막되는 기판이 서로 대략 평행으로 형성된 마그네트론 방식 스퍼터링 장치(간단히 마그네트론 스퍼터링 장치라고도 함)를 이용했을 경우, 산화물 반도체막(103)을 구성하는 입자 이외에도 플라즈마나 2차 전자 등도 게이트 절연막(102)과 충돌하기 때문에, 게이트 절연막(102)에 포함되는 원소가 산화물 반도체막(103)에 더 혼입하기 쉽다. 따라서, 산화물 반도체막(103)을 성막하는 스퍼터링 장치로서는, 대향 타겟식 스퍼터링 장치(미러트론 스퍼터링 장치라고도 함)를 이용해도 좋다. 이 장치는 2개의 타겟이 대향하는 상태로 설치되고, 막이 성막되는 기판은 2장의 타겟에 끼워진 공간 이외의 장소에, 타겟에 대하여 대략 수직인 상태로 설치되어 있다. 그리고, 대향하는 2장의 타겟 사이에 고밀도의 플라즈마를 생성하고, 이 플라즈마에 의해 타겟(산화물 반도체막(103)의 성막에 이용하는 타겟) 표면이 스퍼터링됨으로써, 피성막 기판에 산화물 반도체막(103)이 성막된다. 따라서, 막이 성막되는 기판은 플라즈마나, 2차 전자에 직접 노출되는 경우가 없다(또는 매우 적다).
또, 산화물 반도체막(103)의 스퍼터링 성막을 희가스 분위기에서 행하는 경우, 아르곤 대신에 헬륨을 이용해도 좋다. 아르곤보다 원자량의 작은 헬륨을 이용함으로써, 산화물 반도체막(103)을 형성하는 입자가 게이트 절연막(102)에 충돌하는 충격을 약하게 할 수 있다. 또한 산화물 반도체막(103)의 게이트 절연막(102) 과의 계면 근방의 성막을 헬륨 분위기로 행한 후, 성막실 내를 아르곤 분위기로 전환함으로써 산화물 반도체막(103)의 성막 스피드를 향상시킬 수 있다.
또는, 산화물 반도체막(103)을 ALD(Atomic Layer Deposition)법, 증착법, 도포법 등의 게이트 절연막(102)으로의 충격이 약한 방법으로 성막해도 좋다.
이상과 같이, 산화물 반도체막(103)을 구성하는 입자가 게이트 절연막(102)에 충돌하는 충격을 약하게 하는 조건하에서 산화물 반도체막(103)을 성막함으로써, 산화물 반도체막(103)에 있어서, 게이트 절연막(102)과의 계면으로부터 산화물 반도체막(103)의 내부를 향하여 분포된 실리콘의 농도가 1.0원자% 이하의 농도로 분포하는 영역(103a)과, 영역(103a)보다 함유되는 실리콘 농도가 작은 영역(103b)이 형성된다. 여기에서, 영역(103b)이란, 산화물 반도체막(103)의 영역(103a) 이외의 영역이다. 또, 영역(103a)에 포함되는 실리콘의 농도는 0.1원자% 이하이면 더 바람직하다.
또, 이와 같이 하여 산화물 반도체막(103)을 성막할 때, 게이트 절연막(102) 중에 포함되는 탄소 등의 불순물이 산화물 반도체막(103)에 혼입하는 것도 저감될 수 있다. 따라서, 영역(103a)에 포함되는 탄소 농도는 1.0×1020atoms/cm3 이하, 더 바람직하게는 1.0×1019atoms/cm3 이하가 된다.
산화물 반도체막(103)으로서 CAAC-OS막을 가열하면서 형성하는(첫 번째 방법) 경우, 영역(103a)에 들어오는 실리콘 등의 불순물의 양을 저감함으로써 CAAC-OS막의 피형성면 근방에서도, 산화물 반도체막의 피형성면 근방 또는 표면에 대해 c축이 수직인 방향으로 정렬된 결정부를 형성할 수 있다.
또, 산화물 반도체막(103)을 구성하는 입자가 게이트 절연막(102)에 충돌하는 충격을 약하게 하는 조건하에서 산화물 반도체막(103)을 성막할 때, 게이트 절연막(102)으로 산화물 반도체막(103)의 구성 원소가 혼입되는 것도 억제할 수 있다. 따라서, 게이트 절연막(102)으로 산화물 반도체막(103)을 구성하는 금속 원소 등의 도전성이 높은 원소가 혼입되는 것을 억제할 수 있으므로, 게이트 절연막(102)의 저항율의 저감을 막을 수 있다.
산화물 반도체막(103)의 성막 후, 산화물 반도체막(103)에 대하여 열처리를 행해도 좋다. 이 열처리의 온도는 200℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 이 열처리를 행함으로써, 과잉된 수소(물이나 수산기를 포함)를 제거하는 것이 가능하다.
두 번째 방법 또는 세 번째 방법을 이용하여 CAAC-OS막을 형성하는 경우에는, 이 열처리를 행함으로써 산화물 반도체막의 피형성면 또는 표면에 대하여 c축이 수직인 방향으로 정렬된 결정부를 형성할 수 있다. 또, 산화물 반도체막(103)의 영역(103a)에서 실리콘 등 불순물의 농도가 저감되어 있기 때문에; 산화물 반도체막(103)의 피형성면 근방까지 이 결정부를 형성할 수 있다.
이 열처리는 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기 하, 450℃, 1시간의 조건에서 행할 수 있다. 그동안 산화물 반도체막(103)은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 헬라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 이 열처리로서 하기와 같이 GRTA 처리가 행해져도 좋다. 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수 분간 가열한 후, 이 불활성 가스 분위기에서 피처리물을 취출한다. GRTA 처리를 이용하면 단시간으로의 고온 열처리가 가능해진다. 또, 피처리물의 내열 온도를 넘는 온도 조건이어도 GRTA 처리의 적용이 가능해진다. 또한, 처리 중에 불활성 가스를 산소를 포함한 가스로 전환해도 좋다.
단, 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 이용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
또, 이 열처리로 산화물 반도체막(103)을 가열한 후, 같은 노에 고순도의 산소 가스, 일산화 이질소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 에어(CRDS(cavity ring down laser spectroscopy) 방식의 노점 온도계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 일산화 이질소 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용에 의해, 상기 열처리에 의해 동시에 감소한 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막을 고순도화 및 i형(진성)화할 수 있다.
세 번째 방법을 이용하여 CAAC-OS막을 형성하는 경우에는, 산화물 반도체막을 추가적으로 형성하면 좋다. 그러므로, 산화물 반도체막의 피형성면 또는 표면에 대하여 c축이 수직인 방향으로 정렬된 결정부를 종으로 하고, 추가적으로 형성된 산화물 반도체막도 이 결정부를 갖는 산화물 반도체막으로 할 수 있다.
단, CAAC-OS막 이외의 결정성을 갖는 반도체막(단결정 또는 미결정)을 형성하는 경우, 이 열처리를 행함으로써 산화물 반도체막을 결정화시킬 수 있다. 또, 산화물 반도체막(103)의 영역(103a)에서, 실리콘 등의 불순물의 농도가 저감되어 있기 때문에 산화물 반도체막의 피형성면까지 결정화시킬 수 있다.
단, 여기에서는 산화물 반도체막을 섬 형상으로 가공하기 전에, 열처리를 행하는 구성에 대하여 설명했지만; 개시하는 발명의 일양태는 이것으로 한정하여 해석되지 않는다. 산화물 반도체막을 섬 형상으로 가공한 후에, 이 열처리를 행해도 좋다.
다음으로, 산화물 반도체막(103)을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체막(103)으로 가공하는 것이 바람직하다(도 4의 (C) 참조). 섬 형상의 산화물 반도체막(103)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않기 때문에; 제조 비용을 저감할 수 있다. 단, 산화물 반도체막(103)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
여기에서, 도 4의 (C)에 도시하는 바와 같이, 산화물 반도체막(103)의 엣지부는 20°내지 50°의 테이퍼를 가지고 있는 것이 바람직하다. 산화물 반도체막(103)의 엣지부가 수직이면 산화물 반도체막(103)으로부터 산소가 빠지기 쉬워 산소 결손을 발생시키기 쉽다. 하지만, 산화물 반도체막(103)의 엣지부에 테이퍼를 가짐으로써 산소 결손의 발생을 억제하고, 트랜지스터(110)의 리크 전류의 발생을 저감할 수 있다.
다음으로, 산화물 반도체막(103) 위에, 소스 전극 및 드레인 전극(또한 게이트 전극과 같은 층에서 형성되는 배선)에 이용하는 도전막을 성막한다. 소스 전극 및 드레인 전극에 이용하는 도전막으로서는 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또는, 알루미늄, 구리 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성을 가져도 좋다. 또, 소스 전극 및 드레인 전극에 이용하는 도전막은 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3－SnO2, ITO라고 약기함), 인듐 아연 산화물(In2O3－ZnO)을 이용할 수 있다. 소스 전극 및 드레인 전극에 이용하는 도전막은 상기의 재료를 이용하여 단층 또는 적층하여 형성될 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 소스 전극(105a), 드레인 전극(105b)을 형성한 후, 레지스트 마스크를 제거한다(도 4의 (D) 참조). 이 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는 자외선이나 KrF 레이저 광이나 ArF 레이저 광을 이용하는 것이 바람직하다. 여기에서, 산화물 반도체막(103) 위에서 서로 인접하는 소스 전극(105a)의 하단부와 드레인 전극(105b)의 하단부와의 간격폭에 의해, 후에 형성되는 트랜지스터의 채널 길이 L이 결정된다. 따라서, 25nm 미만의 채널 길이 L에 대한 노광을 행하는 경우에는, 예를 들면, 수nm∼수십nm으로 파장이 매우 짧은 초자외선(Extreme Ultraviolet)을 이용하여 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광을 행하면 좋다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이 L을 미세화할 수 있고, 회로의 동작 속도를 고속화할 수 있다.
포토리소그래피 공정에서 이용하는 포토마스크 수 및 공정 수를 삭감하기 위해, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크를 이용하여 에칭 공정을 행해도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막 두께를 가지고, 에칭을 행함으로써 형상을 더 변형할 수 있고; 따라서, 다른 패턴으로 가공하는 복수의 에칭 공정에 레지스트 마스크를 이용할 수 있다. 따라서, 한장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
단, 도전막의 에칭 시에, 산화물 반도체막(103)이 에칭되고, 분단하지 않도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체막(103)을 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵다. 도전막의 에칭 시에 산화물 반도체막(103)은 일부만이 에칭되고, 예를 들면, 산화물 반도체막(103)의 막 두께의 5% 내지 50%가 에칭되고, 홈부(오목부)를 가지는 산화물 반도체막(103)이 되는 경우도 있다.
다음으로, 소스 전극(105a), 및 드레인 전극(105b)을 덮고, 또 산화물 반도체막(103)의 일부와 접촉하는 보호 절연막(109)을 형성한다(도 4의 (E) 참조). 보호 절연막(109)으로서는, 무기 절연막을 이용하는 것이 바람직하고, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 하프늄막 등의 산화물 절연막을 단층, 혹은 적층하여 이용하면 좋다. 또, 상기한 산화물 절연막 위에 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 질화물 절연막의 단층, 혹은 적층을 더 형성해도 좋다. 예를 들면, 스퍼터링법을 이용하여, 소스 전극(105a) 및 드레인 전극(105b) 측부터 순서대로 산화 실리콘막 및 산화 알루미늄막의 적층을 형성한다.
단, 상기 공정에서 보호 절연막(109)을 스퍼터링법을 이용하여 성막하는 경우, 산화물 반도체막(103)을 형성하는 경우와 마찬가지로, 보호 절연막(109)을 형성하는 입자가 산화물 반도체막(103)에 충돌하는 충격을 약하게 하는 것이 효율적이다. 이로 인해, 산화물 반도체막(103)과 보호 절연막(109)이 접촉하는 계면 근방에 영역(103c)이 형성된다. 이로 인해, 도 2의 (A) 및 도 2의 (B)에 나타낸 트랜지스터(120)가 형성된다. 여기서, 영역(103c)은 산화물 반도체막(103)에서, 보호 절연막(109)과의 계면으로부터 산화물 반도체막을 향해 실리콘이 1.0원자% 이하의 농도로 분포하는 영역이다. 영역(103c)은 보호 절연막(109)과의 계면으로부터 두께가 5nm 이하의 범위에 존재하는 것이 바람직하다.
여기에서, 보호 절연막(109)으로서는, 게이트 절연막(102)과 같은 절연막을 이용할 수 있다. 실리콘 등의 불순물을 산화물 반도체막(103)에 혼입시키지 않기 위해서는, 산화물 반도체막(103)과 보호 절연막(109)의 계면 근방에서 믹싱을 억제시키면 좋기 때문에; 스퍼터링할 때 산화물 반도체막(103)에 충돌하는 보호 절연막(109)에 포함되는 실리콘의 충격을 약하게 하면 좋다. 예를 들면, 보호 절연막(109)의 성막 전력을 낮게 하거나 보호 절연막(109)의 성막 압력을 높게 하거나, 또는 T－S간 거리를 길게 하는 등의 방법이 있다.
이와 같이 하여 산화물 반도체막(103)의 백 채널 측에 해당하는 영역(103c)에서도 실리콘 등의 불순물의 농도를 저감할 수 있다.
상기 공정 이후, 트랜지스터(110)의 제작 방법은 트랜지스터(120)의 제작 방법과 유사하다.
보호 절연막(109)의 형성 후, 산화물 반도체막(103)에 대하여 열처리를 행하는 것이 바람직하다. 이 열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다.
이 열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 할 수도 있다. 단, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상 바람직하게는 7 N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
산화물 반도체막 형성 후 열처리를 수행하는 경우, 산화물 반도체에 포함되는 주성분 재료 중 하나인 산소가 동시에 감소할 수도 있다. 그러나, 이 열처리에서, 실리콘을 포함한 산화물을 포함한 절연막을 이용하여 형성되는 게이트 절연막(102)으로부터 산소를 산화물 반도체막(103)에 공급할 수 있으므로, 산화물 반도체막(103)의 산소 결손을 보완할 수 있다.
상술한 바와 같이 열처리를 행함으로써, 산화물 반도체막(103)이 그 주성분 이외의 불순물이 최대한 포함되지 않게 고순도화할 수 있다. 또한, 고순도화된 산화물 반도체막(103)은 도너에 유래하는 캐리어를 매우 적게 포함하고(제로에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다. 이와 같이 하여 i형(진성)화된 산화물 반도체막(103)을 형성할 수 있다.
이상의 공정으로 트랜지스터(110)가 형성된다(도 4의 (E) 참조). 트랜지스터(110)는 산화물 반도체막(103)의 영역(103a)에 들어오는 실리콘 등의 불순물의 농도가 저감되어 있다. 이것에 의해, 트랜지스터(110)는 안정된 전기 특성을 가질 수 있다.
트랜지스터(110) 위에 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는 아크릴 수지, 폴리이미드 수지, 벤조시클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 단, 이러한 재료로 형성되는 절연막을 복수 적층하여 형성해도 좋다.
〈트랜지스터(130)의 제작 공정〉
다음으로, 도 5의 (A) 내지 도 5의 (E)를 이용하여 도 3의 (A) 및 도 3의 (B)에 도시하는 트랜지스터(130)의 제작 공정의 일례에 대해 설명한다.
우선, (도 4의 (C)에 도시하는 공정까지)트랜지스터(110)와 같은 방법으로, 기판(100) 위에 게이트 전극(101), 게이트 절연막(102) 및, 영역(103a) 및 영역(103b)을 포함하는 산화물 반도체막(103)을 형성한다(도 5의 (A) 참조). 기판(100), 게이트 전극(101), 게이트 절연막(102) 및 산화물 반도체막(103)의 세부 사항에 대해서는, 도 4의 (A) 내지 도 4의 (C)에 관한 기재를 참작할 수 있다.
다음으로, 채널 보호막에 이용하는 절연막(107)을 막 두께 5nm 이상 300nm 이하로 형성한다(도 5의 (B) 참조). 절연막(107)으로서는, 산소를 포함한 무기 절연막을 이용하는 것이 바람직하다. 예를 들면, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 하프늄막 등의 절연막을 이용할 수 있다. 또, 절연막(107)의 제작 방법은 특별히 한정되지는 않는다; 예를 들면, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.
다음으로, 포토리소그래피 공정에 의해 절연막(107) 위에 레지스트 마스크를 형성하고, 에칭을 행하여 채널 보호막(108)을 형성한 후, 레지스트 마스크를 제거한다(도 5의 (C) 참조). 단, 채널 보호막(108)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 필요로 하지 않고; 따라서, 제조 비용을 저감할 수 있다. 단, 여기에서의 채널 보호막(108)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
도 5의 (C)에 도시하는 바와 같이, 채널 보호막(108)의 엣지부는 10° 이상 60° 이하의 테이퍼를 가지고 있는 것이 바람직하다. 채널 보호막(108)을 이러한 형상으로 함으로써, 채널 보호막(108)의 하단부 근방에서의 전계 집중을 완화할 수 있다.
이와 같이, 산화물 반도체막(103) 위에 접촉하여 채널 보호막(108)을 제공함으로써, 소스 전극(105a) 및 드레인 전극(105b)의 에칭에 의한 산화물 반도체막(103)의 백 채널측으로의 대미지(예를 들면, 에칭시의 플라즈마 또는 에칭제에 의한 대미지)를 막을 수 있다. 따라서, 안정된 전기 특성을 가지는 산화물 반도체를 포함하는 반도체 장치를 제공할 수 있다.
다음으로, 채널 보호막(108) 및 산화물 반도체막(103) 위에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)에 이용하는 도전막을 성막한다. 그 다음, 포토리소그래피 공정에 의해 이 도전막을 선택적으로 에칭하여 소스 전극(105a) 및 드레인 전극(105b)을 형성한다(도 5(D) 참조). 이 공정은 도 4(D)에 도시하는 공정과 같은 방법을 이용하여 행할 수 있고; 따라서, 소스 전극(105a) 및 드레인 전극(105b)의 세부 사항에 대해서는 도 4(D)에 관한 기재를 참고할 수 있다.
다음으로, 소스 전극(105a), 드레인 전극(105b) 및 채널 보호막(108)을 덮어 보호 절연막(109)을 형성한다(도 5의 (E) 참조). 이 공정은 도 4의 (E)에 도시하는 공정과 같은 방법을 이용하여 행할 수 있고; 따라서, 보호 절연막(109)의 세부 사항에 대해서는 도 4의 (E)에 관한 기재를 참고할 수 있다.
이상과 같이 하여, 산화물 반도체막을 형성함으로써 산화물 반도체막의 피형성면 근방에 포함되는 불순물의 농도를 저감할 수 있다. 또, 산화물 반도체막(103)의 피형성면 근방까지 결정화시킬 수 있기 때문에; 산화물 반도체막(103)의 결정성을 향상시킬 수 있다. 또, 산화물 반도체막(103)을 CAAC-OS막으로 하는 경우에는, 피형성면 근방까지 결정부를 형성할 수 있다. 단, 결정부는 산화물 반도체막(103)과 게이트 절연막(102)의 계면, 또는 산화물 반도체막(103)과 보호 절연막(109)과의 계면에 대하여 c축이 수직인 방향으로 정렬되어 있다. 이처럼 산화물 반도체막을 이용함으로써, 안정된 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 도시하는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
실시형태 1에서 예시한 트랜지스터를 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또, 트랜지스터를 포함한 구동 회로의 일부 또는 전체를 화소부가 형성되는 기판 위에 형성하여, 시스템 온 패널을 얻을 수 있다.
도 9의 (A)에서, 제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 하여 실재(4005)가 제공되고, 화소부(4002)는 제 2 기판(4006)에 의해 밀봉되어 있다. 도 9의 (A)에서는, 제 1 기판(4001) 위의 실재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(4018a, 4018b)로부터 공급된다.
도 9의 (B) 및 도 9의 (C)에서, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 하여 실재(4005)가 제공된다. 화소부(4002)와 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 제공된다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 실재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 밀봉되어 있다. 도 9의 (B) 및 도 9의 (C)에서는, 제 1 기판(4001) 위의 실재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 9의 (B) 및 도 9의 (C)에서는, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
도 9의 (B) 및 도 9의 (C)에서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 도시하고 있지만, 본 발명의 실시예는 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
단, 별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 9의 (A)는 COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이다. 도 9의 (B)는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다. 도 9의 (C)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
단, 본 명세서 내에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 의미한다.
또한, 본 명세서 내에서의 표시 장치란, 그 범주에 다음의 모듈을 포함한다: 커넥터, 예를 들면 FPC 혹은 TAB 테이프 혹은 TCP가 장착된 모듈; TAB 테이프나 TCP의 끝에 프린트 배선판이 제공된 모듈; 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈.
제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는 트랜지스터를 복수 포함하고, 실시형태 1에 예시한 트랜지스터를 적용할 수 있다.
표시 장치에 제공된 표시 소자로서는 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 이용할 수 있다.
반도체 장치의 일 형태에 대하여, 도 10, 도 11 및 도 12를 이용하여 설명한다. 도 10, 도 11 및 도 12는 도 9의 (B)의 M－N에서의 단면도에 상당한다.
도 10, 도 11 및 도 12에서 도시하는 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 포함하고 있다. 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)에 포함된 단자와 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 같은 도전막으로부터 형성된다. 단자 전극(4016)은 트랜지스터(4010), 트랜지스터(4011)의 소스 전극 및 드레인 전극과 같은 도전막으로 형성된다.
또, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 트랜지스터를 포함한다. 도 10, 도 11 및 도 12에서는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 도시한다.
본 실시형태에서는 트랜지스터(4010), 트랜지스터(4011)로서, 실시형태 1에서 나타낸 트랜지스터를 적용할 수 있다. 트랜지스터(4010), 트랜지스터(4011)는 전기적 특성 변동이 억제되어 전기적으로 안정된다. 따라서, 도 10, 도 11 및 도 12에서 도시하는 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)는 절연막(4034) 위에 제 2 게이트 전극을 형성하는 구조이다. 제 2 게이트 전극에 인가되는 전압을 제어하는 것에 의해, 트랜지스터(4011)의 문턱 전압을 제어할 수 있다.
화소부(4002)에 포함된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 형성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고, 다양한 표시 소자가 표시 소자로서 이용될 수 있다.
도 10에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 도시한다. 도 10에서 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 단, 액정층(4008)을 사이에 개재하도록 배향막으로서 기능하는 절연막(4032), 절연막(4033)이 제공되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 그 사이에 개재하여 적층하는 구성으로 되어 있다.
스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(colunmar)의 스페이서이고, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해서 제공되어 있다. 또한, 구상(spherical)의 스페이서를 이용하여도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이러한 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
또는, 배향막을 필요로 하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정을 승온해가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 수 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함한 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다. 또, 배향막을 제공하지 않아도 되어 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 일어나는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다.
액정 재료의 고유 저항율은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이며, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서 고유 저항율의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 유지 용량의 크기는 화소부에 제공되는 트랜지스터의 리크 전류 등을 고려하여 소정 기간의 사이 전하를 유지할 수 있도록 설정된다. 고순도의 산화물 반도체막을 포함하는 트랜지스터를 이용하는 것에 의해, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 가지는 유지 용량을 제공하면 충분하다.
본 실시형태에서 이용하는 고순도화 된 산화물 반도체막을 포함한 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 화소에서 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또, 본 실시형태에서 이용하는 고순도화된 산화물 반도체막을 포함한 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또, 상기 트랜지스터는 동일 기판 위에 구동 회로부 또는 화소부에 각각 제공될 수 있기 때문에, 액정 표시 장치의 부품 개수를 삭감할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In－Plane－Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetricaligned Micro－cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
노멀리-블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치가 바람직하다. 여기에서 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는 몇 가지 들 수 있지만; 예를 들면, MVA(Multi－Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super－View) 모드 등을 이용할 수 있다. 또, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어 분자들이 각각 다른 방향으로 정렬되도록 하는 멀티 도메인화 혹은 멀티 도메인 설계라고 불리는 방법을 이용할 수 있다.
표시 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공된다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 이용해도 좋다. 또, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또, 백 라이트로서 복수의 발광 다이오드(LED)를 이용하고, 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행할 수도 있다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러 필터를 이용하지 않고 컬러 표시를 행할 수 있다.
화소부에서의 표시 방식으로 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, 삼색으로 한정되지 않는다: R, G, 및 B(R은 빨강, G는 초록, B는 파랑을 나타냄). 예를 들면, R, G, B, 및 W(W는 흰색을 나타냄); 또는 R, G, 및 B에 옐로우, 시안, 진홍색 등을 1색 이상 추가한 것;이 사용될 수 있다. 또한, 색요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 단, 본 발명의 일양태는 컬러 표시의 표시 장치로 한정되는 것은 아니고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또는, 표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네선스를 이용하는 발광 소자를 이용할 수 있다. 일렉트로 루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별된다. 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자로 불린다.
유기 EL소자는 발광 소자에게 전압을 인가하는 것에 의해, 한쌍의 전극으로부터 전자 및 정공이 분리되어 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기된다(excited). 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL소자는 그 소자 구성에 따라, 분산형 무기 EL소자와 박막형 무기 EL소자로 분류된다. 트랜지스터와 발광 소자는 기판 위에 형성된다. 분산형 무기 EL소자는 발광 재료의 입자를 바인더 중으로 분산시킨 발광층을 가지는 것이고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온 내각 전자 천이를 이용하는 국재형 발광이다. 단, 여기에서는 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자는 발광을 취출하기 위해서 적어도 한쌍의 전극 중 한쪽이 투명하면 좋다. 발광 소자는 기판과는 반대쪽 면을 통하여 발광을 취출하는 상면 방출 구조나; 기판 측 면을 통하여 발광을 취출하는 하면 방출 구조나; 기판 측 및 기판과는 반대쪽 면을 통하여 발광을 취출하는 양면 방출 구조를 가질 수 있고, 어떤 방출 구조의 발광 소자라도 이용할 수 있다.
도 11에 표시 소자로서 발광 소자를 이용한 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010)와 전기적으로 접속하고 있다. 발광 소자(4513)의 구성은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)을 포함하는 적층 구조이지만, 도시한 구성으로 한정되지 않는다. 발광 소자(4513)로부터 취출하는 광의 방향 등에 맞추어 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510)은 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 형성되어 있어도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화 탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성해도 좋다. 보호막으로서는 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다. 또, 제 1 기판(4001), 제 2 기판(4006), 및 실재(4005)에 의해 형성된 공간에는 충전재(4514)로 밀봉되어 제공된다. 이와 같이 외부 공기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패널을 밀봉(패키징)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 이러한 수지의 예에는 PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)가 포함된다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또, 필요하다면 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공해도 좋다. 또, 편광판 또는 원편광판에 반사 방지막이 제공되어도 좋다. 예를 들면, 표면의 요철로부터 반사광을 확산하고, 비치는 것을 저감할 수 있는 안티글레어(anti-glare) 처리를 할 수 있다.
또, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공할 수도 있다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같은 판독하기에 용이하고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 할 수 있다는 이점을 가지고 있다.
전기 영동 표시 장치는 다양한 형태를 가질 수 있다. 전기 영동 표시 장치는 플러스의 전하를 가지는 제 1 입자와 마이너스의 전하를 가지는 제 2 입자를 포함한 마이크로 캡슐이 용매 또는 용질로 복수 분산된 것을 포함하는 것이다. 마이크로 캡슐에 전계를 인가하는 것에 의해, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽 측에 집합한 입자의 색만을 표시하는 것이다. 단, 제 1 입자 및 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는 이른바 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 용액이 전자 잉크라고 불리는 것이다. 이 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄할 수 있다. 또, 컬러 필터나 색소를 가지는 입자를 이용함으로써 컬러 표시도 가능하다.
단, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료로 형성되면 좋다.
전자 페이퍼로서 트위스트 볼 표시 방식을 이용하는 표시 장치도 이용할 수 있다. 트위스트 볼 표시 방식이란, 흰색과 흑색으로 나누어 도포한 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 구형 입자의 방향을 제어하기 위해 제 1 전극층 및 제 2 전극층 사이에 전위차를 발생시켜 표시를 행하는 방법이다.
도 12에 반도체 장치의 일 형태로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 도 12의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다.
트랜지스터(4010)와 접속하는 제 1 전극층(4030)과 제 2 기판(4006)에 제공된 제 2 전극층(4031)과의 사이에는 흑색 영역(4615a) 및 백색 영역(4615b)을 가지고, 흑색 영역(4615a) 및 백색 영역(4615b) 주위에 액체로 채워져 있는 캐비티(4612)를 포함한 구형 입자(4613)가 제공된다. 구형 입자(4613)의 주위의 공간은 수지 등의 충전재(4614)로 충전되어 있다. 제 2 전극층(4031)이 공통 전극(대향 전극)에 상당한다. 제 2 전극층(4031)은 공통 전위선과 전기적으로 접속된다.
단, 도 10, 도 11, 및 도 12에서 제 1 기판(4001), 제 2 기판(4006)으로서는 유리 기판의 외에 가요성을 가지는 기판도 이용할 수 있다. 예를 들면 투광성을 가지는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서는 FRP(Fiberglass－ Reinforced Plastics) 판, PVF(폴리 비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
절연층(4021)은 무기 절연 재료 또는 유기 절연 재료를 이용하여 형성할 수 있다. 단, 아크릴 수지, 폴리이미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 가지는 유기 절연 재료가 평탄화 절연막으로서 적합하다. 상기 유기 절연 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 또한, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층을 형성해도 좋다.
절연층(4021)의 형성법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, 스핀 코팅법, 딥핑법, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 롤 코팅, 커튼 코팅, 나이프 코팅 등을 이용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서, 기판과, 광이 투과하는 화소부에 제공되는 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성을 갖는다.
표시 소자에 전압을 인가하는 제 1 전극층(4030) 및 제 2 전극층(4031)(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 취출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 갖는다.
제 1 전극층(4030), 제 2 전극층(4031)은 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속; 또는 그 합금; 혹은 그 질화물로부터 하나, 또는 복수종을 이용하여 형성할 수 있다.
제 1 전극층(4030), 제 2 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로서는, 이른바 π전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 아닐린, 피롤 및 티오펜 중 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로가 제공되는 것이 바람직하다. 보호 회로는 비선형 소자를 이용하여 형성되는 것이 바람직하다.
이상과 같이 실시형태 1에서 기재한 트랜지스터를 이용함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 단, 실시형태 1에서 기재한 트랜지스터는 상기한 표시 기능을 가지는 반도체 장치뿐만 아니라, 전원 회로에 탑재되는 파워 디바이스, LSI 등의 반도체 집적 회로, 대상물의 정보를 읽어내는 이미지 센서 기능을 가지는 반도체 장치 등 다양한 기능을 가지는 반도체 장치에 적용하는 것이 가능하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 명세서 등에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 액정 표시 장치를 포함하는 전자기기의 예에 대해 설명한다.
도 13의 (A)는 노트형의 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등을 포함한다. 실시형태 1 또는 실시형태 2에서 나타낸 반도체 장치를 적용함으로써, 노트형의 퍼스널 컴퓨터는 높은 신뢰성을 가질 수 있다.
도 13의 (B)는 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등을 포함한다. 조작용의 부속품으로서 스타일러스(3022)가 포함된다. 실시형태 1 또는 실시형태 2에서 나타낸 반도체 장치를 적용함으로써, 휴대 정보 단말(PDA)은 높은 신뢰성을 가질 수 있다.
도 13의 (C)는 전자 서적의 일례를 도시하고 있다. 예를 들면, 전자 서적(2700)은 하우징(2701) 및 하우징(2703) 2개의 하우징을 포함한다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 결합되고, 이 축부(2711)를 축으로서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 하나의 화상 혹은 다른 화상을 표시해도 좋다. 다른 화상을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 13(C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 13(C)에서는 표시부(2707))에 화상을 표시할 수 있다. 실시형태 1 또는 실시형태 2에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 전자 서적(2700)으로 할 수 있다.
도 13의 (C)에서는 하우징(2701)에 조작부 등을 포함한 예를 도시하고 있다. 예를 들면, 하우징(2701)에 전원(2721), 조작 키(2723), 스피커(2725) 등이 제공되어 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 단, 하우징의 표시부가 제공되는 면에 키보드나 포인팅 디바이스 등을 제공하는 구성으로 해도 좋다. 또, 하우징의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 제공하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 가진 구성으로 해도 좋다.
또, 전자 서적 리더(2700)는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드 할 수도 있다.
도 13의 (D)는 스마트 폰이며, 하우징(2800), 버튼(2801), 마이크로폰(2802), 터치 패널이 제공된 표시부(2803), 스피커(2804), 카메라용 렌즈(2805)를 포함하고, 휴대형 전화기로서의 기능을 가진다. 실시형태 1 또는 실시형태 2에서 나타낸 반도체 장치를 적용함으로써, 스마트 폰은 높은 신뢰성을 가질 수 있다.
표시부(2803)는 사용 형태에 따라 표시의 방향이 적절히 변화된다. 표시부(2803)와 동일면 위에 카메라용 렌즈(2805)가 제공되어 있기 때문에 화상 전화가 가능하다. 스피커(2804) 및 마이크로폰(2802)은 음성 통화에 한정되지 않고, 화상 전화, 녹음, 재생 등이 가능하다.
외부 접속 단자(2806)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또, 외부 메모리 슬롯(도시하지 않음)에 기록 매체를 삽입하여 대량의 데이터가 보존 및 이동될 수 있다.
또, 상기 기능에 더하여 적외선 통신 기능, 텔레비전 수신 기능이 제공된 것이어도 좋다.
도 13의 (E)는 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등을 포함한다. 실시형태 1 또는 실시형태 2에서 나타낸 반도체 장치를 적용함으로써, 디지털 비디오 카메라는 높은 신뢰성을 가질 수 있다.
도 13의 (F)는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시하는 것이 가능하다. 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다. 실시형태 1 또는 실시형태 2에서 나타낸 반도체 장치를 적용함으로써, 텔레비전 장치(9600)는 높은 신뢰성을 가질 수 있다.
텔레비전 장치(9600)의 조작은 하우징(9601)의 조작 스위치나, 별도의 리모컨 조작기로 행할 수 있다. 또, 리모컨 조작기에 이 리모컨 조작기로부터 출력하는 정보를 표시하는 표시부를 제공하는 구성으로 해도 좋다.
단, 텔레비전 장치(9600)는 수신기나 모뎀 등이 제공된다. 수신기로 일반 텔레비전 방송의 수신을 행할 수 있다. 또한 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보 통신을 행할 수도 있다.
이상, 본 실시형태에 나타내는 방법, 구성 등은 다른 실시형태에 나타내는 방법, 구성 등과 적절히 조합하여 이용할 수 있다.
(실시예 1)
본 실시예에서는, 산화물 타겟 중에 포함되는 실리콘의 농도에 대하여 SIMS 측정을 행한 결과에 대하여 설명한다.
우선, 본 실시예에서 이용한 산화물 타겟에 대하여 설명한다.
샘플 A로서 In－Ga－Zn계 산화물 타겟(원자수비가 In：Ga：Zn=2：1：3)을 이용했다. 샘플 B로서 In－Ga－Zn계 산화물 타겟(원자수비가 In：Ga：Zn=3：1：2)을 이용했다. 샘플 C로서 In－Sn－Zn계 산화물(원자수비가 In：Sn：Zn=2：1：3)을 이용했다. 또, 표준 샘플 D로서 실리콘이 첨가된 In－Ga－Zn계 산화물 타겟(원자수비가 In：Ga：Zn=1：1：1)을 이용했다.
샘플 A, 샘플 B, 샘플 C, 및 표준 샘플 D에 대하여 SIMS 측정을 행하는 것에 의해, 각 샘플에 포함되는 실리콘의 농도를 측정했다.
도 14에 샘플 A 내지 샘플 C, 및 표준 샘플 D의 SIMS 측정 결과를 나타낸다.
도 14에 도시하는 바와 같이, 샘플 A의 실리콘의 농도는 4×1018atoms/cm3, 샘플 B의 실리콘의 농도는 3×1017atoms/cm3, 샘플 C의 실리콘의 농도는 2×1017atoms/cm3, 표준 샘플 D의 실리콘의 농도는 2×1018atoms/cm3인 것을 알 수 있다. 단, 샘플 A 내지 샘플 C의 SIMS 측정 결과는 표준 샘플 D에 의해 정량한 결과이다.
상기한 데이터는, 샘플 A 내지 샘플 C, 및 표준 샘플 D의 타겟을 이용하여 산화물 반도체막을 성막했을 때에 타겟 중에 포함되는 실리콘 이외의 실리콘(예를 들면, 믹싱에 의해 절연막으로부터 혼입한 실리콘)이 산화물 반도체막 중에 포함되는지 아닌지를 판단하는 재료로서 이용할 수 있다.
예를 들면, 타겟으로서 샘플 A(In：Ga：Zn=2：1：3(원자수비)인 산화물 타겟)을 이용하여 성막한 산화물 반도체막에서, 막 중의 실리콘 농도가 4×1018atoms/cm3보다 높은 경우, 타겟 이외의 부분으로부터 실리콘이 혼입되어 있다고 판단할 수 있다.
(실시예 2)
상기한 실시형태에서, 산화물 반도체막 중으로의 절연막 구성 원소의 혼입은 산화물 반도체막을 성막할 때에 생기는 믹싱이 원인이라고 기재하였다. 그러나, 산화물 반도체막을 성막 후에 기판을 가열 처리함으로써, 절연막 구성 원소가 산화물 반도체 중으로 확산될 가능성도 고려할 수 있다. 그러므로, 본 실시예에서는 산화물 반도체막 중으로의 절연막 구성 원소의 혼입이 열 확산에 기인하는지를 조사한 실험에 대한 설명을 행한다.
실험 내용은 (각각, 그 위에 절연막 및 산화물 반도체막을 형성한) 기판을 3개를 준비한다. 열처리를 행하지 않는 샘플(이하, 샘플 E라고 호칭), 450℃의 열처리를 행한 샘플(이하, 샘플 F라고 호칭), 650℃의 열처리를 행한 샘플(이하, 샘플 G라고 호칭)을 제작했다. 그리고, 각 샘플에 대하여 비행 시간형 2차 이온 질량 분석법(ToF－SIMS：Time－of－flight secondary ion mass spectrometer)을 이용하여 산화물 반도체막 중의 게이트 절연막과의 계면 근방에서의 실리콘 농도를 측정했다.
우선, ToF－SIMS 측정에 이용한 샘플의 구조를 도 15에 도시한다.
도 15에 도시하는 샘플은, 실리콘 기판(200) 위에 산화 실리콘막(202)을 성막하고, 화학 기계 연마(CMP：Chemical Mechanical Polishing) 장치를 이용하여 표면의 평탄성을 높이고, IGZO막(204)을 성막하고, 마지막에 열처리를 행한 것이다.
산화 실리콘막(202)은 스퍼터링 장치를 이용하여 성막했다. 산화 실리콘막(202)의 성막 조건은 다음과 같다: 기판 온도, 100℃; 가스 유량, Ar/O2=25sccm/25sccm; 성막 전력, 1.5kW(RF 전원); 성막 압력, 0.4Pa; 막 두께, 300nm로 했다. 스퍼터링 타겟으로서는 산화 실리콘 타겟을 이용했다. 단, 산화 실리콘막(202)을 형성하기 전에, 희불산으로 실리콘 기판(200) 표면에 형성된 산화막을 제거했다.
IGZO막(204)은 스퍼터링 장치를 이용하여 성막했다. IGZO막(204)의 성막 조건은 다음과 같다: 기판 온도, 200℃; 가스 유량, Ar/O2=30sccm/15sccm; 성막 전력, 0.5kW(DC 전원); 성막 압력, 0.4Pa; 막 두께, 15nm로 했다. 단, 스퍼터링 타겟으로서는, In：Ga：Zn=3：1：2[원자수비]의 산화물 타겟을 이용했다.
저항 발열체 등을 이용한 전기로에 기판을 도입하고, 그 후 가열 처리를 행했다. 샘플 F의 처리 조건은 다음과 같다: 가열 온도, 450℃; 가열 시간, 1시간으로 하였다. 샘플 G의 처리 조건은 다음과 같다: 가열 온도, 650℃; 가열 시간, 1시간으로 했다. 단, 가열 분위기는 양쪽 샘플 모두 질소 및 산소의 혼합 분위기로 했다. 샘플 E는 가열 처리를 행하지 않았다.
다음으로, 샘플 E 내지 샘플 G에 대하여 기판 표면 측(IGZO막(204) 측)으로부터 ToF－SIMS 측정을 행하고, 산화 실리콘막과의 계면 근방에서의 IGZO막 중의 실리콘 농도를 측정했다. 결과를 도 16에 도시한다.
도 16으로부터, 모든 샘플에서 산화 실리콘막 계면 근방의 산화물 반도체막 중의 실리콘 농도는 실시예 1에서 기재한 In－Ga－Zn계 산화물 타겟(원자수비가 In：Ga：Zn=3：1：2) 중에 포함되는 실리콘 농도인 3×1017atoms/cm3보다 높아져 있는 것을 확인할 수 있다. 따라서, 산화 실리콘막 계면 근방의 산화물 반도체막 중에서 측정된 실리콘은 In－Ga－Zn계 산화물 타겟에 기인한 실리콘이 아니라고 할 수 있다.
또, 도 16으로부터, 가열 처리를 행하지 않은 샘플(샘플 E) 및, 가열 처리를 행한 샘플(샘플 F 및 샘플 G) 사이에서, 산화 실리콘막 계면 근방에서의 IGZO막 중의 실리콘 농도의 기울기(Si 농도 기울기라고도 할 수 있음)에 상당한 차이는 확인되지 않는다. 따라서, 산화물 반도체막 중으로의 절연막 구성 원소의 혼입은 열확산에 기인하는 것이 아닌 믹싱에 기인하는 것이라고 할 수 있다.
(실시예 3)
본 실시예에서는 믹싱에 의해 생기는 산화물 반도체막 중으로의 절연막 구성 원소의 혼입을 산화물 반도체막의 성막 전력을 약하게 함으로써 억제할 수 있는지를 조사하였다. 본 실시예에서, 실험에 대하여 하기와 같이 설명한다.
실험 내용은 다음의 방식으로 4개의 샘플이 제작된다: 우선, 기판 위에 절연막을 형성하고; 각 절연막 위에 4개의 산화물 반도체막을 다른 전력 조건(1kW, 5kW, 9kW 및 (1kW＋5kW))으로 성막한 후에; 각 기판에 대하여 열처리를 행하였다. 그리고, 각 샘플에 대하여, 산화물 반도체막 중의 게이트 절연막과의 계면 근방에서의 실리콘 농도를 ToF－SIMS법을 이용하여 측정했다.
우선, ToF－SIMS 측정에 이용한 샘플의 구조를 도 17에 도시한다.
도 17에 도시하는 샘플은 유리 기판(300) 위에 산화 질화 실리콘막(302)을 성막한 후에, IGZO막(304)을 성막하고, 마지막에 열처리를 행하여 얻어진다.
산화 질화 실리콘막(302)은 고밀도 플라즈마 CVD 장치를 이용하여 성막했다. 산화 질화 실리콘막(302)의 성막 조건은 다음과 같다: 기판 온도, 325℃; 가스 유량, SiH4/N2O/Ar=250sccm/2500sccm/2500sccm; 성막 전력, 5kW(4대의 마이크로파 전원이 각 샘플에 이용됨); 성막 압력, 30Pa; 막 두께, 100nm로 했다. 단, 산화 질화 실리콘막(302)을 형성하기 전에, 유리 기판(300) 표면을 세정하여 파티클 등을 제거했다.
IGZO막(304)은 스퍼터링 장치를 이용하여 성막했다. IGZO막(304)의 성막 조건은 다음과 같다: 기판 온도, 170℃; 가스 유량, Ar/O2=100sccm/100sccm; 성막 압력, 0.6Pa; 막 두께, 35nm로 하고; 1kW, 5kW, 9kW 및 (1kW＋5kW)의 4가지 조건의 전력으로 성막을 행했다(AC 전원이 각 샘플에 이용됨). 단, 스퍼터링 타겟으로서는 In：Ga：Zn=1：1：1[원자수비]의 산화물 타겟을 이용했다.
단, 상기 성막 전력의 「1kW＋5kW」란, 최초의 5nm의 성막을 1kW의 전력으로, 그 후의 30nm의 성막을 5kW의 전력으로 성막한 것을 나타낸다. 이하에서는, 산화물 반도체막을 9kW로 성막한 샘플을 샘플 H, 5kW로 성막한 샘플을 샘플 I, 1kW로 성막한 샘플을 샘플 J, (1kW＋5kW)로 성막한 샘플을 샘플 K라고 호칭한다.
저항 발열체 등을 이용한 전기로에 기판을 도입하여 가열 처리를 행했다. 열처리는 우선 1시간 동안, 가열 온도 450℃의 N2 분위기의 조건에서 행해지고 나서, 1시간 동안 가열 온도 650℃의 (N2＋O2) 분위기에서 행해졌다.
다음으로, 샘플 H 내지 샘플 K에 대해서 기판 표면 측(IGZO막(304) 측)으로부터 ToF－SIMS 측정을 실시하고, 산화 질화 실리콘막과의 계면 근방에서의 IGZO막 중의 실리콘 농도를 측정했다. 결과를 도 18의 (A) 및 도 18의 (B)에 도시한다. 단, 도 18의 (B)는 도 18의 (A)의 일부분을 확대한 도면이다.
도 18의 (A) 및 도 18의 (B)로부터, 모든 샘플에서, 산화 질화 실리콘막 계면 근방의 IGZO막 중의 실리콘 농도는 실시예 1에서 기재한 In－Ga－Zn계 산화물 타겟(원자수비가 In：Ga：Zn=1：1：1) 중에 포함되는 실리콘 농도인 2×1018atoms/cm3보다 높아져 있는 것을 확인할 수 있다. 따라서, 산화 질화 실리콘막 계면 근방의 산화물 반도체막 중에서 측정된 실리콘은 In－Ga－Zn계 산화물 타겟에 기인한 실리콘은 아니라고 할 수 있다.
또, 도 18의 (A) 및 도 18의 (B)로부터 산화 질화 실리콘막 계면 근방에서의 IGZO막 중의 실리콘 농도는 성막 전력을 약하게 함에 따라 저하하는 경향이 확인되었다. 따라서, 산화물 반도체막의 성막 전력을 약하게 함으로써, 믹싱에 의해 생기는 산화물 반도체막 중으로의 절연막 구성 원소의 혼입을 억제할 수 있다.
또한, 샘플 J와 샘플 K의 실리콘 농도가 대략 일치하고 있기 때문에, 성막 초기 단계는 약한 전력으로 산화물 반도체막을 성막하고, 그 후, 성막 전력을 높여 산화물 반도체막을 성막하는 경우에도, 믹싱에 의해 생기는 산화물 반도체막 중으로의 절연막 구성 원소의 혼입을 억제할 수 있다.
(실시예 4)
본 실시예에서는, 산화물 반도체막 중의 결정 형상에 대해 조사한 결과에 대하여 설명한다. 결정 형상은 산화물 반도체막 중에 절연막 구성 원소가 혼입됨에 따라 생긴다.
우선, 기판 위에 조성이 다른 타겟을 이용하여 산화물 반도체막을 형성한 2장의 기판을 준비하고, 각각의 기판을 삼분할했다. 그 후, 삼분할한 기판에 대하여 다른 조건에서 열처리를 행하였다. 그 결과, 합계 6장의 다른 조건의 샘플을 제작했다. 그리고 각 샘플에 대하여 산화물 반도체막의 결정 상태를 X선 회절법(XRD：X-ray Diffraction)을 이용하여 측정했다.
우선, XRD 측정을 이용한 샘플의 구조를 도 19의 (A)에 도시한다.
도 19의 (A)에 나타낸 샘플은 유리 기판(400) 위에 SiO2가 첨가된 IGZO(In：Ga：Zn=1：1：1[원자수비]) 타겟을 이용하여 IGZO막(402)을 성막한 후에, 열처리를 행한 것이다.
IGZO막(402)은 스퍼터링 장치를 이용하여 성막했다. IGZO막(402)의 성막 조건은 다음과 같다: 기판 온도, 200℃; 성막 전력, 100W; 성막 압력, 0.4Pa; 가스 유량, O2=10sccm; 막 두께：100nm로 했다. 단, 스퍼터링 타겟으로서는 In：Ga：Zn=1：1：1[원자수비]에 2wt%의 SiO2를 첨가한 타겟, 및 In：Ga：Zn=1：1：1[원자수비]에 5wt%의 SiO2를 첨가한 타겟을 이용했다. 단, IGZO막(402)을 성막하기 전에, 유리 기판(400) 표면을 세정하여 파티클 등을 제거했다.
저항 발열체 등을 이용한 전기로에 기판을 도입하여 열처리를 행했다. IGZO막 성막 후에 삼분할한 기판 중 1장은 650℃의 N2 분위기에서 1시간의 열처리를 행한 후, 650℃의 O2 분위기에서 1시간의 열처리를 행했다. 또한, 삼분할한 기판 중 1장은 450℃의 N2 분위기에서 1시간의 가열을 행한 후, 450℃의 O2 분위기에서 1시간의 가열을 행했다. 또한, 삼분할한 기판 중 1장은 열처리를 행하지 않았다.
위에 기재한, 사용한 타겟 및 가열 조건 방식을 행함으로써, (표 1에 나타낸 샘플 L 내지 샘플 Q)6 종류의 샘플을 만들었다.
Figure 112020064504713-pat00002
다음으로, 샘플 L 내지 샘플 Q의 IGZO막에 대하여 XRD 측정을 행하고, 각각의 막의 결정 상태를 측정했다. 결과를 도 20의 (A) 및 도 20의 (B)에 나타낸다. 도 20의 (A)는 샘플 L 내지 샘플 N의 XRD 측정 결과이고, 도 20의 (B)는 샘플 O 내지 샘플 Q의 XRD 측정 결과이다.
도 20의 (A)로부터, 상술한 실시형태에 기재된 온도 범위 내의 650℃의 열처리를 행한 샘플 L은 2θ=31°근방에서 결정에 기인하는 피크를 가진다. 이에 대하여 도 20의 (B)의 모든 샘플은 결정에 기인하는 피크를 가지지 않는다. 따라서, IGZO막은 불순물로서 과잉된 실리콘이 포함되었을 때 열처리에 의한 결정화가 저해된다.
다음으로, 2wt%의 실리콘이 첨가된 타겟을 이용하여 성막한 IGZO막에 어느 정도의 실리콘이 함유되어 있는지를 조사하기 위하여, X선 광전자 분광법(XPS：X-ray photoelectron spectroscopy)을 이용하여 IGZO막 중에 포함되는 원소의 조성을 측정했다.
XPS 측정에 이용한 각 샘플은 도 19의 (B)에 나타내는 바와 같이, 실리콘 기판(500) 위에 IGZO막(502)을 성막한 구조이다.
IGZO막(502)은 스퍼터링 장치를 이용하여 성막했다. IGZO막(502)의 성막 조건은 다음과 같다: 기판 온도, 200℃; 성막 전력, 100W; 성막 압력, 0.4Pa; 가스 유량, O2=10sccm; 막 두께, 5nm로 했다. 단, 스퍼터링 타겟으로서는 In：Ga：Zn=1：1：1[원자수비]에 2wt%의 SiO2를 첨가한 타겟을 이용했다. 단, IGZO막(402)을 성막하기 전에, 희불산으로 실리콘 기판(500) 표면에 형성된 산화막을 제거했다.
XPS 측정 결과, 2wt%의 실리콘이 첨가된 타겟을 이용하여 성막한 IGZO막은 막 중에 1.1atom%의 실리콘이 포함되어 있는 것이 확인되었다.
상술한 바와 같이, 믹싱 등에 의해 산화물 반도체막의 게이트 절연막과의 계면 근방에 실리콘 등의 불순물이 혼입하면, 산화물 반도체막의 채널 형성 영역의 결정화가 저해될 우려가 있는 것을 알게 되었다. 결과적으로, 본 실시예는 산화물 반도체막의 게이트 절연막과의 계면 근방에서, 상기와 같이 실리콘의 농도를 저감하는 것이 중요하다는 것을 나타낸다.
100 : 기판 101 : 게이트 전극
102 : 게이트 절연막 103: 산화물 반도체막
103a : 영역 103b : 영역
103c : 영역 105a : 소스 전극
105b : 드레인 전극 107 : 절연막
108 : 채널 보호막 109 : 보호 절연막
110 : 트랜지스터 120 : 트랜지스터
130 : 트랜지스터 200 : 실리콘 기판
202 : 산화 실리콘막 204 : IGZO막
300 : 유리 기판 302 : 산화 질화 실리콘막
304 : IGZO막 400 : 유리 기판
402 : IGZO막 500 : 실리콘 기판
502 : IGZO막 2700 : 전자 서적
2701 : 하우징 2703 : 하우징
2705 : 표시부 2707 : 표시부
2711 : 축부 2721 : 전원
2723 : 조작 키 2725 : 스피커
2800 : 하우징 2801 : 버튼
2802 : 마이크로폰 2803 : 표시부
2804 : 스피커 2805 : 카메라용 렌즈
2806 : 외부 접속 단자 3001 : 본체
3002 : 하우징 3003 : 표시부
3004 : 키보드 3021 : 본체
3022 : 스타일러스 3023 : 표시부
3024 : 조작 버튼 3025 : 외부 인터페이스
3051 : 본체 3053 : 접안부
3054 : 조작 스위치 3056 : 배터리
4001 : 기판 4002 : 화소부
4003 : 신호선 구동 회로 4004 : 주사선 구동 회로
4005 : 실재 4006 : 기판
4008 : 액정층 4010 : 트랜지스터
4011 : 트랜지스터 4013 : 액정 소자
4015 : 접속 단자 전극 4016 : 단자 전극
4019 : 이방성 도전막 4021 : 절연층
4030 : 전극층 4031 : 전극층
4032 : 절연막 4033 : 절연막
4034 : 절연막 4510 : 격벽
4511 : 전계 발광층 4513 : 발광 소자
4514 : 충전재 4612 : 캐비티
4613 : 구형 입자 4614 : 충전재
4615a :흑색 영역 4615b :백색 영역
9600 : 텔레비전 장치 9601 : 하우징
9603 : 표시부 9605 : 스탠드

Claims (8)

  1. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하고,
    상기 산화물 반도체막은 결정성을 가지는 영역을 포함하고,
    결정성을 가지는 상기 영역에서의 실리콘의 농도는 1.0원자% 이하이고,
    결정성을 가지는 상기 영역에서의 탄소의 농도는 1.0×1020atoms/cm3 이하이고,
    결정성을 가지는 상기 영역은 미결정을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 전극은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 중 적어도 하나를 포함하고,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하고,
    상기 산화물 반도체막은 결정성을 가지는 영역을 포함하고,
    결정성을 가지는 상기 영역에서의 실리콘의 농도는 1.0원자% 이하이고,
    결정성을 가지는 상기 영역에서의 탄소의 농도는 1.0×1020atoms/cm3 이하이고,
    결정성을 가지는 상기 영역은 미결정을 포함하는, 반도체 장치.
  3. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하고,
    상기 산화물 반도체막은 결정성을 가지는 영역을 포함하고,
    결정성을 가지는 상기 영역은 상기 산화물 반도체막의 단면시에서 상기 산화물 반도체막의 두께의 절반 근방에 존재하고,
    결정성을 가지는 상기 영역에서의 실리콘의 농도는 1.0원자% 이하이고,
    결정성을 가지는 상기 영역은 미결정을 포함하는, 반도체 장치.
  4. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하고,
    상기 산화물 반도체막은 결정성을 가지는 영역을 포함하고,
    결정성을 가지는 상기 영역은 상기 산화물 반도체막의 단면시에서 상기 산화물 반도체막의 두께의 절반 근방에 존재하고,
    결정성을 가지는 상기 영역에서의 실리콘의 농도는 1.0원자% 이하이고,
    결정성을 가지는 상기 영역에서의 탄소의 농도는 1.0×1020atoms/cm3 이하이고,
    결정성을 가지는 상기 영역은 미결정을 포함하는, 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    결정성을 가지는 상기 영역은 상기 게이트 절연막과 상기 산화물 반도체막 사이의 계면 근방에 존재하지 않고,
    결정성을 가지는 상기 영역은 상기 계면 근방과 상기 산화물 반도체막의 상기 두께의 절반 사이에 존재하는, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막 위에 절연막을 더 포함하는, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 절연막은 산화 실리콘을 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 제 1 영역과 상기 제 1 영역 위의 제 2 영역을 포함하고,
    결정성을 가지는 상기 영역은 상기 제 1 영역에 존재하고,
    상기 제 2 영역에서의 실리콘의 농도는 상기 제 1 영역에서의 실리콘의 농도 미만인, 반도체 장치.
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