JP6716739B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6716739B2
JP6716739B2 JP2019041778A JP2019041778A JP6716739B2 JP 6716739 B2 JP6716739 B2 JP 6716739B2 JP 2019041778 A JP2019041778 A JP 2019041778A JP 2019041778 A JP2019041778 A JP 2019041778A JP 6716739 B2 JP6716739 B2 JP 6716739B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
semiconductor film
oxide
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019041778A
Other languages
English (en)
Other versions
JP2019110328A (ja
Inventor
本田　達也
達也 本田
将志 津吹
将志 津吹
野中　裕介
裕介 野中
貴志 島津
貴志 島津
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019110328A publication Critical patent/JP2019110328A/ja
Priority to JP2020100880A priority Critical patent/JP6989652B2/ja
Application granted granted Critical
Publication of JP6716739B2 publication Critical patent/JP6716739B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G02F1/13394—Gaskets; Spacers; Sealing of cells spacers regularly patterned on the cell subtrate, e.g. walls, pillars
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリ
コン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されて
いる。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜
鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照
）。
酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタより
も高いオン特性（オン電流など）を有する。酸化物半導体を用いたトランジスタを、高機
能デバイスに応用するために、さらなる特性の向上が求められており、酸化物半導体の結
晶化の技術が進められている（特許文献２）。特許文献２では、酸化物半導体を熱処理す
ることによって、結晶化する技術が開示されている。
特開２００６−１６５５２８号公報 特開２００８−３１１３４２号公報
トランジスタに用いられる酸化物半導体膜は、スパッタリング法を用いて成膜されること
が多い。しかしながら、酸化物半導体膜のスパッタリングの際に、イオン化された希ガス
元素やターゲット表面からはじき飛ばされた粒子が、ゲート絶縁膜などの酸化物半導体膜
の被形成面となる膜の粒子をはじき飛ばしてしまうことがある。このようにして被形成面
となる膜からはじき飛ばされた粒子は、酸化物半導体膜に不純物元素として取り込まれて
しまい、特に酸化物半導体膜の被形成面近傍には不純物元素が高い濃度で取り込まれるお
それがある。また、不純物元素が、酸化物半導体膜の被形成面近傍に残存すると、トラン
ジスタの特性に影響を与える要因になる。
また、酸化物半導体膜の被形成面近傍に不純物元素が取り込まれていると、不純物元素に
よって酸化物半導体膜の結晶化が阻害されてしまう。そのため、酸化物半導体膜の被形成
面近傍において非晶質領域が残存してしまう。
そこで、酸化物半導体膜を厚くして表層の結晶領域を使用することも考えられる。しかし
、寄生容量を低減し、低消費電力でトランジスタを動作させるためには、酸化物半導体膜
を薄くすることが望ましく、その場合、チャネル形成領域は酸化物半導体膜の被形成面近
傍に形成されるため、酸化物半導体膜の被形成面近傍まで結晶化されることが望ましい。
このような問題に鑑み、酸化物半導体膜の被形成面近傍に含まれる不純物の濃度を低減す
ることを目的の一とする。また、酸化物半導体膜の結晶性を向上させることを目的の一と
する。また、該酸化物半導体膜を用いることにより、安定した電気特性を有する半導体装
置を提供することを目的の一とする。
開示する発明の一態様は、ゲート電極と、ゲート電極を覆い、シリコンを含む酸化物を含
むゲート絶縁膜と、ゲート絶縁膜と接し、少なくともゲート電極と重畳する領域に設けら
れた酸化物半導体膜と、酸化物半導体膜と電気的に接続するソース電極およびドレイン電
極と、を有し、酸化物半導体膜は、ゲート絶縁膜との界面から酸化物半導体膜に向けてシ
リコンが１．０原子％以下の濃度で分布する第１の領域を有し、少なくとも第１の領域内
に、結晶部を含む半導体装置である。
また、開示する発明の一態様は、ゲート電極と、ゲート電極を覆い、シリコンを含む酸化
物を含むゲート絶縁膜と、ゲート絶縁膜と接し、少なくともゲート電極と重畳する領域に
設けられた酸化物半導体膜と、酸化物半導体膜に接して設けられたチャネル保護膜と、チ
ャネル保護膜上に設けられ、酸化物半導体膜と電気的に接続するソース電極およびドレイ
ン電極と、を有し、酸化物半導体膜は、ゲート絶縁膜との界面から酸化物半導体膜に向け
てシリコンが１．０原子％以下の濃度で分布する第１の領域を有し、少なくとも第１の領
域内に、結晶部を含む半導体装置である。
上記各構成において、第１の領域は、ゲート絶縁膜との界面からの厚さが５ｎｍ以下の範
囲に存在し、第１の領域以外に含まれるシリコンの濃度は、第１の領域に含まれるシリコ
ンの濃度より小さいことが好ましい。
上記各構成において、酸化物半導体膜の第１の領域以外の領域に、結晶部を含むことが好
ましい。
また、開示する発明の一態様は、ゲート電極と、ゲート電極を覆い、シリコンを含む酸化
物を含むゲート絶縁膜と、ゲート絶縁膜と接し、少なくともゲート電極と重畳する領域に
設けられた酸化物半導体膜と、酸化物半導体膜と電気的に接続するソース電極およびドレ
イン電極と、酸化物半導体膜、ソース電極およびドレイン電極を覆い、シリコンを含む酸
化物を含む保護絶縁膜と、を有し、酸化物半導体膜は、ゲート絶縁膜との界面から酸化物
半導体膜に向けてシリコンが１．０原子％以下の濃度で分布する第１の領域を有し、酸化
物半導体膜は、保護絶縁膜との界面から酸化物半導体膜に向けてシリコンが１．０原子％
以下の濃度で分布する第２の領域を有し、少なくとも第１の領域内および第２の領域内に
、結晶部を含む半導体装置である。
上記構成において、第１の領域は、ゲート絶縁膜との界面からの厚さが５ｎｍ以下の範囲
に存在し、第２の領域は、保護絶縁膜との界面からの厚さが５ｎｍ以下の範囲に存在し、
第１の領域及び第２の領域以外に含まれるシリコンの濃度は、第１の領域及び第２の領域
に含まれるシリコンの濃度より小さいことが好ましい。
また、上記構成において、酸化物半導体膜の第１の領域および第２の領域以外の領域に、
結晶部を含むことが好ましい。
また、上記各構成において、結晶部は、ｃ軸が、酸化物半導体膜とゲート絶縁膜との界面
に対して垂直な方向に揃うことが好ましい。
また、上記各構成において、第１の領域に含まれるシリコンの濃度が０．１原子％以下で
あることが好ましい。
また、上記各構成において、ゲート絶縁膜は炭素を含み、第１の領域において、炭素濃度
が１．０×１０２０ａｔｏｍｓ／ｃｍ３以下となることが好ましい。
開示する発明の一態様によれば、酸化物半導体膜の被形成面近傍に含まれる不純物の濃度
を低減することができる。また、酸化物半導体膜の結晶性を向上させることができる。そ
して、該酸化物半導体膜を用いることにより、安定した電気特性を有する半導体装置を提
供することができる。
半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 計算に用いたモデル図。 計算結果を示す図。 計算結果を示す図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 本発明の一実施例に係る測定結果を示すグラフ。 本発明の一実施例に係るサンプルの構造を示す図。 本発明の一実施例に係る測定結果を示すグラフ。 本発明の一実施例に係るサンプルの構造を示す図。 本発明の一実施例に係る測定結果を示すグラフ。 本発明の一実施例に係るサンプルの構造を示す図。 本発明の一実施例に係る測定結果を示すグラフ。 計算に用いたモデル図。 計算に用いたモデル図。 計算結果を示す図。 計算に用いたモデル図。 計算結果を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱すること
なくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従
って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図５を用
いて説明する。
〈半導体装置の構成例〉
図１（Ａ）および図１（Ｂ）に、半導体装置の例として、ボトムゲート構造の一つである
チャネルエッチ型のトランジスタの平面図および断面図を示す。図１（Ａ）は平面図であ
り、図１（Ｂ）は、図１（Ａ）におけるＡ−Ｂ断面に係る断面図である。なお、図１（Ａ
）では、煩雑になることを避けるため、トランジスタ１１０の構成要素の一部（例えば、
保護絶縁膜１０９など）を省略している。
図１（Ａ）および図１（Ｂ）に示すトランジスタ１１０は、絶縁表面を有する基板１００
上に、ゲート電極１０１、ゲート電極１０１を覆うゲート絶縁膜１０２、ゲート絶縁膜１
０２と接し、少なくともゲート電極１０１と重畳する領域に設けられた酸化物半導体膜１
０３、酸化物半導体膜１０３と電気的に接続するソース電極１０５ａおよびドレイン電極
１０５ｂ、酸化物半導体膜１０３、ソース電極１０５ａおよびドレイン電極１０５ｂを覆
う保護絶縁膜１０９を含む。
酸化物半導体膜１０３の膜厚は、５ｎｍより大きく２００ｎｍ以下とし、好ましくは１０
ｎｍ以上３０ｎｍ以下とする。また、酸化物半導体膜１０３は、単結晶、または微結晶な
どの結晶性を有する構造とすることが好ましい。
本実施の形態において、酸化物半導体膜１０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌ
ｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜で
あることが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質領域と結晶部との境
界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダ
リーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移
動の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に
垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列
を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に
配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていても
よい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含
まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、表面
の近傍では結晶部の占める割合が高くなることがある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に
垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面
形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、Ｃ
ＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、
成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成さ
れる。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの
電気特性の変動を低減することが可能である。また、しきい値の変動及びバラツキを抑制
できる。よって。当該トランジスタは信頼性が高い。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができる。さ
らに、結晶性を有する酸化物半導体膜表面の平坦性を高めることによって、該酸化物半導
体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上
の電界効果移動度を得ることができる。酸化物半導体膜表面の平坦性を高めるためには、
平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ
）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａとは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義さ
れている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される
。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１））、（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））、（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））、（
ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面
に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒ
ａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて
測定可能である。
また、図１（Ｂ）に示すように、酸化物半導体膜１０３は端部に２０°乃至５０°のテー
パーを有していることが好ましい。酸化物半導体膜１０３の端部が垂直であると酸化物半
導体膜１０３から酸素が抜けやすく酸素欠損を生じやすいが、酸化物半導体膜１０３の端
部にテーパーを有することで酸素欠損の発生を抑制し、トランジスタ１１０のリーク電流
の発生を低減することができる。
酸化物半導体膜１０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あ
るいは亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎを含むことが好ましい。ま
た、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビラ
イザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、
ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、
ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））
から選ばれた一種又は複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化
物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、
Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉ
ｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ
−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−
Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙ
ｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物
という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の
金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素、若しくは上記のスタビライザーとしての元素を示す
。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）
で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ
：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ：Ｇａ：Ｚｎ系酸化物やその組成の近傍の酸
化物を用いるとよい。
ゲート絶縁膜１０２は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好
ましい。ゲート絶縁膜１０２を単層構造とする場合には、例えば、酸化シリコンのような
シリコンを含む酸化物を含む絶縁膜を用いればよい。
また、ゲート絶縁膜１０２を積層構造としても良い。ゲート絶縁膜１０２を積層構造とす
る場合、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化
アルミニウム、酸化イットリウム、酸化ランタンまたは窒化酸化シリコンなどの上に酸化
シリコンを積層すればよい。また、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ
（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））
などのｈｉｇｈ−ｋ材料の上に酸化シリコンを積層すればよい。また、ｈｉｇｈ−ｋ材料
を用いることでゲートリーク電流を低減することができる。
ゲート絶縁膜１０２として酸化物絶縁膜を用いることにより、当該酸化物絶縁膜を加熱す
ることにより酸素の一部を脱離させることができるので、酸化物半導体膜１０３に酸素を
供給し、酸化物半導体膜１０３中の酸素欠損を補填することができる。特に、ゲート絶縁
膜１０２中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ま
しく、例えば、ゲート絶縁膜１０２として、ＳｉＯ２＋α（ただし、α＞０）で表される
酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜をゲート絶縁膜１０
２として用いることで、酸化物半導体膜１０３に酸素を供給することができ、当該酸化物
半導体膜１０３を用いたトランジスタ１１０のトランジスタ特性を良好にすることができ
る。
しかしながら、ゲート絶縁膜１０２として酸化シリコン膜を用いる場合、ゲート絶縁膜１
０２中のシリコンが不純物として酸化物半導体膜１０３に取り込まれるおそれがある。酸
化物半導体膜１０３にシリコンなどが不純物として取り込まれることにより、トランジス
タの特性に影響を与える要因になる。また、酸化物半導体膜１０３の被形成面近傍に不純
物元素が取り込まれると、不純物元素によって酸化物半導体膜の結晶化が阻害されてしま
う。そのため、酸化物半導体膜の被形成面近傍において非晶質領域が残存してしまう。ま
た、酸化物半導体膜１０３をＣＡＡＣ−ＯＳ膜とする場合には、被形成面近傍において、
結晶部を形成することが困難となる。
特に、酸化物半導体膜１０３とゲート絶縁膜１０２が接する、酸化物半導体膜１０３の被
形成面近傍においてはシリコンなどの不純物が取り込まれやすい。酸化物半導体膜１０３
の被形成面近傍にトランジスタ１１０のチャネル形成領域が形成されるため、被形成面近
傍にシリコンなどの不純物が取り込まれると、トランジスタ１１０の特性を変動させてし
まうおそれがある。
ここで、酸化物半導体膜１０３に、不純物としてシリコンを含む酸化物であるＳｉＯ２が
添加されると、どのような構造変化が起こるかについて、古典分子動力学計算により調査
した結果について、図２１乃至図２５を用いて説明する。なお、上記計算を行うため、古
典分子動力学計算ソフトウェアとして、富士通株式会社製ＳＣＩＧＲＥＳＳ ＭＥを用い
た。古典分子動力学法では、原子間相互作用を特徴づける経験的ポテンシャルを定義する
ことで、各原子に働く力を評価する。ニュートンの運動方程式を数値的に解くことにより
、各原子の運動（時間発展）を決定論的に追跡できる。
以下に、計算モデルと計算条件を述べる。なお、本計算においては、Ｂｏｒｎ−Ｍａｙｅ
ｒ−Ｈｕｇｇｉｎｓポテンシャルを用いた。
計算モデルとして、１６８０原子のＩｎＧａＺｎＯ４の単結晶構造（図２１（Ａ）参照）
と、１６８０原子のＩｎＧａＺｎＯ４のＩｎ、Ｇａ、Ｚｎのそれぞれ２０原子ずつをシリ
コン（Ｓｉ）原子で置換した構造（図２１（Ｂ）参照）を作製した。図２１（Ｂ）に示す
シリコン（Ｓｉ）置換モデルにおいて、シリコン（Ｓｉ）は、３．５７ａｔｏｍ％（２．
３４重量％）である。また、図２１（Ａ）に示す単結晶モデルの密度は、６．３６ｇ／ｃ
ｍ３であり、図２１（Ｂ）に示すシリコン（Ｓｉ）置換モデルの密度は、６．０８ｇ／ｃ
ｍ３である。
図２１（Ａ）及び図２１（Ｂ）に示す計算モデルに対して、ＩｎＧａＺｎＯ４の単結晶の
融点（古典分子動力学計算による見積もりでは、約２０００℃）より低い１７２７℃にお
いて、圧力一定（１ａｔｍ）で、１５０ｐｓｅｃ間（時間刻み幅０．２ｆｓｅｃ×７５万
ステップ）の古典分子動力学計算により、構造緩和を行った。また、これら２つの構造に
対して、動径分布関数ｇ（ｒ）を求めた。なお、動径分布関数ｇ（ｒ）とは、ある原子か
ら距離ｒ離れた位置において、他の原子が存在する確率密度を表す関数である。原子同士
の相関がなくなっていくと、ｇ（ｒ）は１に近づく。
上記、２つの計算モデルを、１５０ｐｓｅｃ間の古典分子動力学計算を行うことにより得
られた最終構造をそれぞれ図２２（Ａ）及び図２２（Ｂ）に示す。また、それぞれの構造
における動径分布関数ｇ（ｒ）を、図２３に示す。
図２２（Ａ）に示す単結晶モデルは安定で、最終構造においても結晶構造を保っているが
、図２２（Ｂ）に示すシリコン（Ｓｉ）置換モデルは不安定で、時間経過とともに結晶構
造が崩れていき、アモルファス構造へと変化することが確認できる。また、図２３におい
て、各構造モデルの動径分布関数ｇ（ｒ）を比較すると、単結晶モデルでは、長距離でも
ピークがあり、長距離秩序があることがわかる。一方、シリコン（Ｓｉ）置換モデルでは
、０．６ｎｍ近傍でピークが消え、長距離秩序がないことがわかる。
これらの計算結果により、ＩｎＧａＺｎＯ４にシリコン（Ｓｉ）が含まれることにより、
ＩｎＧａＺｎＯ４のアモルファス化が起こりやすくなることが示唆された。また、ＩｎＧ
ａＺｎＯ４にシリコン（Ｓｉ）が含まれた状態で高温加熱を行っても、ＩｎＧａＺｎＯ４
は結晶化しないことが確認された。
次に、酸化物半導体膜１０３に炭素原子（Ｃ）が添加されると、どのような構造変化が起
こるかについて、古典分子動力学計算により調査した結果について、図２１（Ａ）、図２
４、及び図２５を用いて説明する。なお、上記計算を行うため、古典分子動力学計算ソフ
トウェアとして、富士通株式会社製ＳＣＩＧＲＥＳＳ ＭＥを用いた。
以下に、計算モデルと計算結果を述べる。なお、本計算においては、Ｂｏｒｎ−Ｍａｙｅ
ｒ−Ｈｕｇｇｉｎｓポテンシャルを用いた。また、炭素原子（Ｃ）との原子間相互作用に
はＬｅｎｎａｒｄ−Ｊｏｎｅｓポテンシャルを用いた。
計算モデルとして、１６８０原子のＩｎＧａＺｎＯ４の単結晶構造（図２１（Ａ）参照）
と、１６８０原子のＩｎＧａＺｎＯ４のＩｎ、Ｇａ、Ｚｎのそれぞれ２０原子ずつを炭素
原子（Ｃ）で置換し、酸素（Ｏ）の８０原子を炭素原子（Ｃ）で置換した構造（図２４（
Ａ）参照）を作製した。図２４（Ａ）に示す炭素（Ｃ）置換モデルにおいて、炭素原子（
Ｃ）は、８．３３ａｔｏｍ％である。また、図２１（Ａ）に示す単結晶モデルの密度は、
６．３６ｇ／ｃｍ３であり、図２４（Ａ）に示す炭素（Ｃ）置換モデルの密度は、５．８
９ｇ／ｃｍ３である。
図２１（Ａ）及び図２４（Ａ）に示す計算モデルに対して、ＩｎＧａＺｎＯ４の単結晶の
融点（古典分子動力学計算による見積もりでは約２０００℃）より低い１７２７℃におい
て、圧力一定（１ａｔｍ）で、１４０ｐｓｅｃ間（時間刻み幅０．２ｆｓｅｃ×７５万ス
テップ）の古典分子動力学計算により、構造緩和を行った。また、これら２つの構造に対
して、動径分布関数ｇ（ｒ）を求めた。なお、動径分布関数ｇ（ｒ）とは、ある原子から
距離ｒ離れた位置において、他の原子が存在する確率密度を表す関数である。原子同士の
相関がなくなっていくと、ｇ（ｒ）は１に近づく。
上記の２つの計算モデルを、１５０ｐｓｅｃ間の古典分子動力学計算を行うことにより得
られた最終構造をそれぞれ、図２２（Ａ）及び図２４（Ｂ）に示す。また、それぞれの構
造における動径分布関数ｇ（ｒ）を図２５に示す。
図２２（Ａ）に示す単結晶モデルは安定で、最終構造においても結晶構造を保っているが
、図２４（Ｂ）に示す炭素（Ｃ）置換モデルは不安定で、時間経過とともに結晶構造が崩
れていき、アモルファス構造へと変化することが確認できる。また、図２５において、各
構造モデルの動径分布関数ｇ（ｒ）を比較すると、単結晶モデルでは、長距離でもピーク
があり、長距離秩序があることがわかる。一方、炭素（Ｃ）置換モデルでは、０．６ｎｍ
近傍でピークが消え、長距離秩序がないことがわかる。
これらの計算結果により、ＩｎＧａＺｎＯ４に炭素（Ｃ）が含まれることによって、Ｉｎ
ＧａＺｎＯ４のアモルファス化が起こりやすくなることが示唆された。また、ＩｎＧａＺ
ｎＯ４に炭素（Ｃ）が含まれた状態で高温加熱を行っても、ＩｎＧａＺｎＯ４は結晶化し
ないことが確認された。
以上、説明したように、酸化物半導体膜に不純物が取り込まれることは、酸化物半導体膜
の結晶性が低下する要因となる。そこで、本実施の形態に示す半導体装置においては、酸
化物半導体膜の被形成面近傍にシリコンなどの不純物が取り込まれることを抑制する。そ
の結果、酸化物半導体膜１０３において、ゲート絶縁膜１０２との界面から酸化物半導体
膜１０３に向けてシリコンが１．０原子％以下の濃度で分布する領域が形成される。該領
域を、領域１０３ａと示す。また、領域１０３ａに含まれるシリコンの濃度は、０．１原
子％以下であるとより好ましい。また、領域１０３ａは、ゲート絶縁膜１０２との界面か
らの厚さが５ｎｍ以下の範囲に存在する。
なお、酸化物半導体膜１０３の領域１０３ａ以外の領域を領域１０３ｂと示す。また、領
域１０３ｂに含まれるシリコンの濃度は、領域１０３ａに含まれるシリコンの濃度より小
さくなる。
また、ゲート絶縁膜１０２に炭素などの不純物が含まれる場合、これも上記のシリコンと
同様に酸化物半導体膜１０３に不純物として取り込まれるおそれがある。そこで、領域１
０３ａに含まれる炭素濃度は１．０×１０２０ａｔｏｍｓ／ｃｍ３以下、より好ましくは
１．０×１０１９ａｔｏｍｓ／ｃｍ３以下とする。
このように、酸化物半導体膜１０３の領域１０３ａに取り込まれるシリコンなどの不純物
の濃度を低減することにより、トランジスタ１１０の特性の変動を抑制することができる
。また、酸化物半導体膜１０３の被形成面近傍まで結晶化させることができる。また、酸
化物半導体膜１０３をＣＡＡＣ−ＯＳ膜とする場合には、被形成面近傍まで結晶部を形成
することができる。このような酸化物半導体膜を用いてトランジスタを作製することによ
り、安定した電気特性を有する半導体装置とすることができる。
なお、その他の構成要素の詳細については、後述するトランジスタ１１０の作製方法にお
いて、図４（Ａ）乃至図４（Ｅ）を用いて説明する。
なお、トランジスタ１１０上には、さらに平坦化絶縁膜が設けられていても良い。また、
ソース電極１０５ａやドレイン電極１０５ｂと配線とを電気的に接続させるために、ゲー
ト絶縁膜１０２、保護絶縁膜１０９、などには開口が形成されていても良い。また、酸化
物半導体膜１０３の上方のゲート電極１０１と重畳する領域に、さらに、第２のゲート電
極を有していても良い。
また、図２（Ａ）および図２（Ｂ）に図１（Ａ）および図１（Ｂ）に示すトランジスタ１
１０とは異なる構成のトランジスタ１２０を示す。図２（Ａ）は平面図であり、図２（Ｂ
）は、図２（Ａ）におけるＣ−Ｄ断面に係る断面図である。なお、図２（Ａ）では、煩雑
になることを避けるため、トランジスタ１２０の構成要素の一部（例えば、保護絶縁膜１
０９など）を省略している。
図２（Ａ）および図２（Ｂ）に示すトランジスタ１２０は、絶縁表面を有する基板１００
上に、ゲート電極１０１、ゲート電極１０１を覆うゲート絶縁膜１０２、ゲート絶縁膜１
０２と接し、少なくともゲート電極１０１と重畳する領域に設けられた酸化物半導体膜１
０３、酸化物半導体膜１０３と電気的に接続するソース電極１０５ａおよびドレイン電極
１０５ｂ、酸化物半導体膜１０３、ソース電極１０５ａおよびドレイン電極１０５ｂを覆
う保護絶縁膜１０９を含む。ここで、トランジスタ１２０のトランジスタ１１０との相違
点は、保護絶縁膜１０９として上記ゲート絶縁膜１０２と同様にシリコンを含む酸化物を
含む絶縁膜を用いている点と、酸化物半導体膜１０３と保護絶縁膜１０９が接する界面近
傍に領域１０３ｃを有する点である。
トランジスタ１２０の酸化物半導体膜１０３は、領域１０３ａ乃至領域１０３ｃを有する
。領域１０３ａは、酸化物半導体膜１０３において、ゲート絶縁膜１０２との界面から酸
化物半導体膜１０３に向けてシリコンが１．０原子％以下の濃度で分布する領域である。
領域１０３ａは、ゲート絶縁膜１０２との界面からの厚さが５ｎｍ以下の範囲に存在する
ことが好ましい。また、領域１０３ｃは、酸化物半導体膜１０３において、保護絶縁膜１
０９との界面から酸化物半導体膜１０３に向けてシリコンが１．０原子％以下の濃度で分
布する領域である。領域１０３ｃは、保護絶縁膜１０９との界面からの厚さが５ｎｍ以下
の範囲に存在することが好ましい。また、酸化物半導体膜１０３の領域１０３ａおよび領
域１０３ｃ以外の領域を領域１０３ｂとする。
なお、領域１０３ｂに含まれるシリコンの濃度は、領域１０３ａに含まれるシリコンの濃
度より小さくなる。また、領域１０３ａに含まれるシリコンの濃度は、０．１原子％以下
であるとより好ましい。
ここで、領域１０３ａに含まれるシリコンの濃度を１．０原子％以下、好ましくは０．１
原子％以下とし、領域１０３ｃに含まれるシリコンの濃度も１．０原子％以下、好ましく
は０．１原子％以下とする。また、このとき、領域１０３ｂに含まれるシリコンの濃度は
、領域１０３ａ及び領域１０３ｃに含まれるシリコンの濃度より小さくなる。
このように、酸化物半導体膜１０３のバックチャネルに当たる領域１０３ｃにおいても、
シリコンなどの不純物の濃度を低減させることにより、トランジスタ１２０の電気特性の
変動を抑制することができる。
その他の構成要素については、図１（Ａ）および図１（Ｂ）に示す半導体装置と同様であ
る。詳細は、図１（Ａ）および図１（Ｂ）に関する記載を参酌することができる。
また、図１および図２に示すトランジスタは所謂チャネルエッチ型のトランジスタである
が、本実施の形態に示す半導体装置はこれに限られるものではない。図３（Ａ）および図
３（Ｂ）に、図１および図２に示すトランジスタとは異なるチャネルストップ型のトラン
ジスタ１３０の構成例を示す。図３（Ａ）は平面図であり、図３（Ｂ）は、図３（Ａ）に
おけるＥ−Ｆ断面に係る断面図である。なお、図３（Ａ）では、煩雑になることを避ける
ため、トランジスタ１３０の構成要素の一部（例えば、保護絶縁膜１０９など）を省略し
ている。また、図３（Ａ）では、理解が容易になるようにチャネル保護膜１０８の形状を
立体的に示している。
図３（Ａ）および図３（Ｂ）に示すトランジスタ１３０は、絶縁表面を有する基板１００
上に、ゲート電極１０１、ゲート電極１０１を覆うゲート絶縁膜１０２、ゲート絶縁膜１
０２と接し、少なくともゲート電極１０１と重畳する領域に設けられた酸化物半導体膜１
０３、酸化物半導体膜１０３上に接して設けられたチャネル保護膜１０８、チャネル保護
膜１０８上に設けられて酸化物半導体膜１０３と電気的に接続するソース電極１０５ａお
よびドレイン電極１０５ｂ、そして、酸化物半導体膜１０３、ソース電極１０５ａおよび
ドレイン電極１０５ｂを覆う保護絶縁膜１０９を含む。また、酸化物半導体膜１０３は、
トランジスタ１１０と同様に領域１０３ａおよび領域１０３ｂを有する。つまり、トラン
ジスタ１３０のトランジスタ１１０との相違点はチャネル保護膜１０８を有する点である
。
チャネル保護膜１０８としては、酸素を含む無機絶縁膜を用いることが好ましく、例えば
、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜
、酸化ガリウム膜、酸化ハフニウム膜などの絶縁膜を用いることができる。また、チャネ
ル保護膜１０８の膜厚としては５ｎｍ以上３００ｎｍ以下とすることが好ましい。
このように、酸化物半導体膜１０３上に接してチャネル保護膜１０８を設けることにより
、ソース電極１０５ａおよびドレイン電極１０５ｂのエッチングによる酸化物半導体膜１
０３のバックチャネル側へのダメージ（例えば、エッチング時のプラズマまたはエッチン
グ剤によるダメージ）を防ぐことができる。これにより、トランジスタ１３０の電気特性
を安定したものにすることができる。
また、図３（Ｂ）に示すように、チャネル保護膜１０８は端部に１０°以上６０°以下の
テーパーを有していることが好ましい。チャネル保護膜１０８をこのような形状とするこ
とにより、チャネル保護膜１０８の下端部近傍における電界集中を緩和することができる
。
その他の構成要素については、図１（Ａ）および図１（Ｂ）に示す半導体装置と同様であ
る。詳細は、図１（Ａ）および図１（Ｂ）に関する記載を参酌することができる。
〈トランジスタの作製工程の例〉
以下、図４または図５を用いて、図１乃至図３に示すトランジスタの作製工程の例につい
て説明する。
〈トランジスタ１１０の作製工程〉
図４（Ａ）乃至図４（Ｅ）を用いて、図１に示すトランジスタ１１０の作製工程の一例に
ついて説明する。
まず、絶縁表面を有する基板１００を準備する。絶縁表面を有する基板１００に使用する
ことができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱
性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を
用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単
結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、Ｓ
ＯＩ基板などを適用することも可能である。
また、基板１００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性
基板上に酸化物半導体膜１０３を含むトランジスタを直接作製してもよいし、他の作製基
板に酸化物半導体膜１０３を含むトランジスタを作製し、その後可撓性基板に剥離、転置
してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物
半導体膜１０３を含むトランジスタとの間に剥離層を設けるとよい。
下地膜となる絶縁膜を基板１００とゲート電極１０１との間に設けてもよい。下地膜は、
基板１００からの水素、水分などの不純物元素の拡散を防止する機能があり、窒化シリコ
ン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又
は複数の膜による積層構造により形成することができる。
次いで、基板１００上に、ゲート電極（これと同じ層で形成される配線を含む）を形成す
るための導電膜を形成する。ゲート電極に用いる導電膜としては、例えば、モリブデン、
チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属
材料又はこれらを主成分とする合金材料を用いることができる。また、ゲート電極に用い
る導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物と
しては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、イ
ンジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウ
ム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若し
くは酸化シリコンを含有させたものを用いることができる。ゲート電極は、上記の材料を
用いて単層で又は積層して形成することができる。形成方法も特に限定されず、蒸着法、
ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる
。
次いで、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエ
ッチングを行って、ゲート電極１０１を形成した後、レジストマスクを除去する。また、
ゲート電極１０１を形成するためのレジストマスクをインクジェット法で形成してもよい
。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造
コストを低減できる。なお、ゲート電極１０１のエッチングは、ドライエッチングでもウ
ェットエッチングでもよく、両方を用いてもよい。
次いで、ゲート電極１０１を覆ってゲート絶縁膜１０２を形成する（図４（Ａ）参照）。
ここで、ゲート絶縁膜１０２の膜厚は、例えば１ｎｍ以上５００ｎｍ以下とすることがで
きる。また、ゲート絶縁膜１０２の作製方法に特に限定はないが、例えば、スパッタリン
グ法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いてゲート絶縁膜
１０２を作製することができる。
ゲート絶縁膜１０２は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好
ましい。ゲート絶縁膜１０２を単層構造とする場合には、例えば、酸化シリコンのような
シリコンを含む酸化物を含む絶縁膜を用いればよい。
また、ゲート絶縁膜１０２を積層構造としても良い。ゲート絶縁膜１０２を積層構造とす
る場合、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化
アルミニウム、酸化イットリウム、酸化ランタンまたは窒化酸化シリコンなどの上に酸化
シリコンを積層すればよい。また、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ
（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））
などのｈｉｇｈ−ｋ材料の上に酸化シリコンを積層すればよい。また、ｈｉｇｈ−ｋ材料
を用いることでゲートリーク電流を低減することができる。
ゲート絶縁膜１０２として酸化物絶縁膜を用いることにより、後述する熱処理によって当
該酸化物絶縁膜の酸素の一部を脱離させることができるので、酸化物半導体膜１０３に酸
素を供給し、酸化物半導体膜１０３中の酸素欠損を補填することができる。特に、ゲート
絶縁膜１０２中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが
好ましく、例えば、ゲート絶縁膜１０２として、ＳｉＯ２＋α（ただし、α＞０）で表さ
れる酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜をゲート絶縁膜
１０２として用いることで、酸化物半導体膜１０３に酸素を供給することができ、当該酸
化物半導体膜１０３を用いたトランジスタ１１０のトランジスタ特性を良好にすることが
できる。
また、酸化物半導体膜１０３を成膜する前に、ゲート絶縁膜１０２に平坦化処理を行って
もよい。平坦化処理としては、特に限定されないが、ドライエッチング処理、プラズマ処
理、研磨処理（例えば、化学的機械研磨法）などを用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、酸化物半導体膜１０３の成膜表面に付着している粉状物質（パーティクル
、ごみともいう）を除去することができる。
平坦化処理として、ドライエッチング処理、プラズマ処理、研磨処理を複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、酸化物半導体膜１０３の被形成面の凹凸状態に合わせて適宜設定すればよい。
また、酸化物半導体膜１０３の成膜工程において、酸化物半導体膜１０３に水素、又は水
がなるべく含まれないようにするために、酸化物半導体膜１０３の成膜工程の前処理とし
て、スパッタリング装置の予備加熱室でゲート絶縁膜１０２が成膜された基板１００を予
備加熱し、基板１００及びゲート絶縁膜１０２に吸着した水素、水分などの不純物を脱離
し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ま
しい。
次いで、ゲート絶縁膜１０２上に、膜厚５ｎｍより大きく２００ｎｍ以下、好ましくは１
０ｎｍ以上３０ｎｍ以下の酸化物半導体膜１０３を成膜する（図４（Ｂ）参照）。酸化物
半導体膜１０３は、単結晶または微結晶などの結晶性を有する構造とすることが好ましい
。また、酸化物半導体膜１０３は、ＣＡＡＣ−ＯＳ膜とすることが好ましい。なお、ゲー
ト絶縁膜１０２および酸化物半導体膜１０３は、大気に触れさせることなく連続して成膜
するのが好ましい。
本実施の形態では、酸化物半導体膜１０３としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを
用いてスパッタリング法により成膜する。また、酸化物半導体膜１０３は、希ガス（代表
的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてス
パッタ法により形成することができる。
酸化物半導体膜１０３としてＩｎ−Ｇａ−Ｚｎ−Ｏ膜をスパッタリング法で作製するため
のターゲットとしては、例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物ター
ゲットや、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の酸化物ターゲットや、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝２：１：３の酸化物ターゲットを用いることができる。ただし、酸化
物半導体膜１０３をスパッタリング法で作製するためのターゲットは、これらのターゲッ
トの材料及び組成に限定されるものではない。
また、酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９
９．９％以下である。相対密度の高い酸化物ターゲットを用いることにより、成膜した酸
化物半導体膜１０３は緻密な膜とすることができる。
酸化物半導体膜１０３を成膜する際に用いるスパッタガスとしては、水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体膜１０３として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を
形成するための熱処理方法としては、三つ挙げられる。一つめは、成膜温度を２００℃以
上４５０℃以下として酸化物半導体膜の成膜を行うことで、酸化物半導体膜の被形成面ま
たは表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法である。二つめは、酸
化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行うことで
、酸化物半導体膜の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成
する方法である。三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７
００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物
半導体膜の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法
である。
また、基板１００を加熱しながら成膜することにより、成膜した酸化物半導体膜１０３に
含まれる水素や水などの不純物濃度を低減することができる。また、スパッタリングによ
る損傷が軽減されるため好ましい。
なお、酸化物半導体膜１０３として、ＣＡＡＣ−ＯＳ膜以外の結晶性を有する酸化物半導
体膜（単結晶または微結晶）を成膜する場合には、成膜温度は特に限定されない。
酸化物半導体膜１０３として、ＣＡＡＣ−ＯＳ膜を用いる場合、例えば、多結晶である酸
化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当
該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含
まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレッ
ト状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタ
リング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜
することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲッ
トについて以下に示す。
多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットは、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺ
ｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温
度で加熱処理をすることで得られる。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末のｍｏｌ数比は、例えば、２：２：１
、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２とする。なお、粉
末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによ
って適宜変更すればよい。
そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入
し、上記ターゲットを用いて基板１００上に酸化物半導体膜１０３を成膜する。成膜室内
の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオン
ポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ま
しくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導
体膜１０３に含まれる水素、水分などの不純物の濃度を低減できる。
なお、スパッタリング法を用いて酸化物半導体膜１０３を成膜する場合、酸化物半導体膜
１０３を構成する粒子などがゲート絶縁膜１０２に対して衝突すると、ゲート絶縁膜１０
２を構成する元素が酸化物半導体膜１０３中に混入してしまう（ミキシング、ミキシング
効果とも言われる。）。当該混入現象は、ゲート絶縁膜１０２との界面近傍の酸化物半導
体膜１０３中、具体的には、上述の領域１０３ａにおいて、特に顕著に生じる。本実施の
形態等に記載するトランジスタでは、ゲート絶縁膜１０２近傍の酸化物半導体膜１０３中
にチャネル領域が形成されるため、ゲート絶縁膜１０２を構成する元素が当該領域に不純
物として混入することにより、トランジスタのオン特性（例えば、オン電流など）を低下
させる要因となり得る。
ここで、ゲート絶縁膜１０２上に酸化物半導体膜１０３を成膜する際に、ゲート絶縁膜１
０２と酸化物半導体膜１０３との界面近傍においてミキシングが起こる可能性について、
古典分子動力学計算により調査した結果について説明する。なお、上記計算を行うため古
典分子動力学計算ソフトウェアとして、富士通株式会社製ＳＣＩＧＲＥＳＳ ＭＥを用い
た。
ゲート絶縁膜としてアモルファス酸化シリコン膜（以下、ａ−ＳｉＯ２と記す。）を用い
て、図６に示すモデルを作製した。計算に係る単位胞（計算単位胞）のサイズは、ｘ軸方
向に３ｎｍ、ｙ軸方向に３ｎｍ、ｚ軸方向に７．５ｎｍとした。ここで、ｘ軸及びｙ軸は
、ａ−ＳｉＯ２膜に平行な方向であり、ｚ軸は、ａ−ＳｉＯ２膜の膜厚方向である。なお
、計算に当たって、ｘ軸方向及びｙ軸方向に周期境界条件を適用することで、ｘ軸方向及
びｙ軸方向に十分広い膜を想定することとした。
次に、ａ−ＳｉＯ２膜上に、１ｅＶのエネルギーをもつインジウム原子、ガリウム原子、
亜鉛原子、酸素原子を、１：１：１：４の割合（合計８４０原子）で、上方（図６中、原
子発生）から下方に向かって入射させ、温度を３００℃、時間を２ｎｓｅｃ（時間刻み幅
を０．２ｆｓ、ステップ数を１０００万回）として古典分子動力学計算を行った。
図７及び図８に、上記計算の結果を示す。図７（Ａ）に、０ｓｅｃにおける酸素原子及び
シリコン原子の配置を示し、図７（Ｂ）に、１ｎｓｅｃ後の酸素原子、シリコン原子、ガ
リウム原子、及び亜鉛原子の配置を示し、図７（Ｃ）に、２ｎｓｅｃ後の酸素原子、シリ
コン原子、ガリウム原子、及び亜鉛原子の配置を示す。また、図８（Ａ）は、２ｎｓｅｃ
後の酸素原子、シリコン原子、ガリウム原子、及び亜鉛原子の配置を示し、図８（Ｂ）に
、２ｎｓｅｃ後のシリコン原子のみの配置を示し、図８（Ｃ）に、２ｎｓｅｃ後のインジ
ウム原子、ガリウム原子、及び亜鉛原子の配置を示す。
図８（Ｂ）に示すシリコン原子のみの配置と、図８（Ｃ）に示すインジウム原子、ガリウ
ム原子、及び亜鉛原子の配置とを比較することによって、シリコン原子の層に、インジウ
ム原子、ガリウム原子、及び亜鉛原子が浸入していることが確認された。
上記計算の結果から、１ｅＶのエネルギーをもつインジウム原子、ガリウム原子、亜鉛原
子、および酸素原子を、ａ−ＳｉＯ２膜に入射させることより、ａ−ＳｉＯ２膜とＩＧＺ
Ｏ膜との間に、シリコン原子、インジウム原子、ガリウム原子、亜鉛原子、および酸素原
子とが混合した層が形成されることが示された。
以上の結果から、酸化物半導体膜１０３とゲート絶縁膜１０２とが混合した層を形成させ
ないためには、酸化物半導体膜１０３を構成する粒子がゲート絶縁膜１０２に衝突する勢
いを弱くすることが有効であり、例えば、酸化物半導体膜１０３の成膜電力を低くする、
成膜圧力を高くする方法がある。または、ターゲットと被成膜基板間の距離（以下、Ｔ−
Ｓ間距離とも記載する。）を広げてもよい。
なお、上述のようにスパッタリングによるミキシングは、ゲート絶縁膜１０２との界面近
傍の酸化物半導体膜１０３中において発生しうる。よって、酸化物半導体膜１０３を構成
する粒子がゲート絶縁膜１０２に衝突する勢いを弱くしてスパッタリングを行って、ミキ
シング効果を低減して当該界面近傍の酸化物半導体膜を成膜してしまえば、その後は衝突
する勢いを強くしてもよい。例えば、酸化物半導体膜１０３の成膜電力を低くして当該界
面近傍の酸化物半導体膜を成膜し、それから成膜電力を高くして酸化物半導体膜を成膜し
てもよい。また、酸化物半導体膜１０３の成膜圧力を高くして当該界面近傍の酸化物半導
体膜を成膜し、それから成膜圧力を低くして酸化物半導体膜を成膜してもよい。また、酸
化物半導体膜１０３のＴ−Ｓ間距離を広くして当該界面近傍の酸化物半導体膜を成膜し、
それからＴ−Ｓ間距離を狭くして酸化物半導体膜を成膜してもよい。
成膜電力の具体的な数値としては、５ｋＷ以下、好ましくは１ｋＷ以下、より好ましくは
５００Ｗ以下、更に好ましくは２００Ｗ以下とすることが望ましい。なお、成膜電力を下
げるほど酸化物半導体膜１０３の成膜レートが低下してしまう。また、成膜電力が非常に
低いと、スパッタリング装置内でプラズマが発生しにくくなり、正常に成膜処理が行えな
くなる可能性が高まる。このため、成膜電力は、使用するスパッタ装置で印加することの
できる最大電力の５％以上とすることが望ましい。成膜電力をどの程度まで下げるかにつ
いては、スパッタリング装置の性能や酸化物半導体膜１０３の膜厚などを鑑み、成膜を正
常に行うことができ、かつ、成膜時間がトランジスタ１１０の作製工程（タクトタイム）
に対して重大な影響を及ぼさない範囲で、実施者が適宜最適な電力値を選択すればよい。
また、成膜圧力の具体的な数値としては、０．４Ｐａ以上、好ましくは１．０Ｐａ以上、
より好ましくは２．０Ｐａ以上、更に好ましくは５．０Ｐａ以上とすることが望ましい。
なお、成膜圧力を高くするほど、成膜される膜の膜質が悪化する（例えば、膜質が疎にな
る。）傾向がある。このため、成膜圧力は１００Ｐａ以下とすることが望ましい。成膜圧
力をどの程度まで高めるかについては、酸化物半導体膜１０３に必要とされる特性（例え
ば、電界効果移動度など）を鑑み、実施者が適宜最適な圧力値を選択すればよい。
また、Ｔ−Ｓ間距離の具体的な数値としては、３０ｍｍ以上、好ましくは５０ｍｍ以上、
より好ましくは１００ｍｍ以上、更に好ましくは３００ｍｍ以上とすることが望ましい。
なお、Ｔ−Ｓ間距離を広くするほど酸化物半導体膜１０３の成膜レートが低下してしまう
。このため、Ｔ−Ｓ間距離は５００ｍｍ以下とすることが望ましい。Ｔ−Ｓ間距離をどの
程度まで広げるかについては、成膜時間がトランジスタ１１０の作製工程（タクトタイム
）に対して重大な影響を及ぼさない範囲で、実施者が適宜最適なＴ−Ｓ間距離を選択すれ
ばよい。
なお、酸化物半導体膜１０３を構成する粒子がゲート絶縁膜１０２に衝突する勢いを弱く
するためには、成膜電力、成膜圧力またはＴ−Ｓ間距離のいずれか一つの条件を上述の範
囲として酸化物半導体膜１０３を成膜してもよいし、複数の条件を上述の範囲として酸化
物半導体膜１０３を成膜してもよい。
なお、スパッタリング装置として、ターゲットと被成膜基板が略平行に設置されたマグネ
トロン方式スパッタ装置（単に、マグネトロンスパッタ装置とも言われる。）を用いた場
合、ゲート絶縁膜１０２には、酸化物半導体膜１０３を構成する粒子以外にもプラズマや
二次電子なども衝突するため、ゲート絶縁膜１０２を構成する元素が酸化物半導体膜１０
３中に非常に混入しやすい状態にあると言える。このため、酸化物半導体膜１０３を成膜
するスパッタリング装置としては、対向ターゲット式スパッタ装置（ミラートロンスパッ
タ装置とも言われる。）を用いてもよい。当該装置は、２枚のターゲットが対向する状態
に設置され、被成膜基板は２枚のターゲットに挟まれた空間以外の場所に、ターゲットに
対して概垂直な状態に設置されている。そして、対向する２枚のターゲット間に高密度の
プラズマを生成し、当該プラズマによりターゲット（酸化物半導体膜１０３の成膜に用い
るターゲット。）表面がスパッタリングされることで、被成膜基板に酸化物半導体膜１０
３が成膜される。このため、被成膜基板はプラズマや二次電子に直接晒されることがない
（または非常に少ない）。
また、酸化物半導体膜１０３のスパッタリング成膜を希ガス雰囲気で行う場合、アルゴン
の代わりにヘリウムを用いてもよい。アルゴンより原子量の小さいヘリウムを用いること
により、酸化物半導体膜１０３を構成する粒子がゲート絶縁膜１０２に衝突する勢いを弱
くすることができる。さらに、酸化物半導体膜１０３のゲート絶縁膜１０２との界面近傍
の成膜をヘリウム雰囲気で行った後、成膜室内をアルゴン雰囲気に切り替えることにより
、酸化物半導体膜１０３の成膜スピードを向上させることができる。
また、酸化物半導体膜１０３を、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法、蒸着法、塗布法などのゲート絶縁膜１０２への衝撃が弱い方法で成膜してもよ
い。
以上のように、酸化物半導体膜１０３を構成する粒子がゲート絶縁膜１０２に衝突する勢
いを弱くして酸化物半導体膜１０３を成膜することで、上述のように酸化物半導体膜１０
３において、ゲート絶縁膜１０２との界面から酸化物半導体膜１０３に向けてシリコンが
１．０原子％以下の濃度で分布する領域１０３ａと、領域１０３ａより含有されるシリコ
ン濃度が小さい領域１０３ｂが形成される。ここで、領域１０３ｂとは、酸化物半導体膜
１０３の領域１０３ａ以外の領域のことである。また、領域１０３ａに含まれるシリコン
の濃度は、０．１原子％以下であるとより好ましい。
また、このようにして酸化物半導体膜１０３を成膜することでゲート絶縁膜１０２中に含
まれる炭素などの不純物が酸化物半導体膜１０３に混入することも低減されるので、上述
のように領域１０３ａに含まれる炭素濃度は１．０×１０２０ａｔｏｍｓ／ｃｍ３以下、
より好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以下となる。
また、酸化物半導体膜１０３としてＣＡＡＣ−ＯＳ膜を加熱しながら成膜する（一つめの
方法）場合、領域１０３ａに取り込まれるシリコンなどの不純物の量を低減することによ
り、ＣＡＡＣ−ＯＳ膜の被形成面近傍においても、酸化物半導体膜の被形成面または表面
に対してｃ軸が垂直な方向に揃った結晶部を形成することができる。
また、酸化物半導体膜１０３を構成する粒子がゲート絶縁膜１０２に衝突する勢いを弱く
して酸化物半導体膜１０３を成膜することにより、ゲート絶縁膜１０２中に酸化物半導体
膜１０３を構成する元素が混入することも抑制できる。これにより、ゲート絶縁膜１０２
中に酸化物半導体膜１０３を構成する金属元素などの導電性の高い元素が混入することを
抑制できるので、ゲート絶縁膜１０２の抵抗率の低減を防ぐことができる。
また、酸化物半導体膜１０３の成膜後、酸化物半導体膜１０３に対して、熱処理を行って
もよい。当該熱処理の温度は、２００℃以上７００℃以下、または基板の歪み点未満とす
る。当該熱処理を行うことで、過剰な水素（水や水酸基を含む）を除去することが可能で
ある。
また、二つめの方法または三つめの方法を用いて、ＣＡＡＣ−ＯＳ膜を形成する場合には
、当該熱処理を行うことにより、酸化物半導体膜の被形成面または表面に対してｃ軸が垂
直な方向に揃った結晶部を形成することができる。また、酸化物半導体膜１０３の領域１
０３ａにおいて、シリコンなどの不純物の濃度が低減されているため、酸化物半導体膜１
０３の被形成面近傍まで該結晶部を形成させることができる。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気
下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜１０３は大気
に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、当該熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間
加熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
また、当該熱処理で酸化物半導体膜１０３を加熱した後、同じ炉に高純度の酸素ガス、一
酸化二窒素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリ
ングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（
露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の
空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれな
いことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純
度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物
濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又
は一酸化二窒素ガスの作用により、上記熱処理によって同時に減少してしまった酸化物半
導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜を高純度
化及びｉ型（真性）化することができる。
また、三つめの方法を用いて、ＣＡＡＣ−ＯＳ膜を形成する場合には、さらに酸化物半導
体膜を成膜すればよい。これにより、酸化物半導体膜の被形成面または表面に対してｃ軸
が垂直な方向に揃った結晶部を種として、その上に成膜された酸化物半導体膜も、該結晶
部を有する酸化物半導体膜とすることができる。
なお、ＣＡＡＣ−ＯＳ膜以外の結晶性を有する酸化物半導体膜（単結晶または微結晶）を
形成する場合、当該熱処理を行うことにより、酸化物半導体膜を結晶化させることができ
る。また、酸化物半導体膜１０３の領域１０３ａにおいて、シリコンなどの不純物の濃度
が低減されているため、酸化物半導体膜の被形成面まで結晶化させることができる。
なお、ここでは、酸化物半導体膜を島状に加工する前に、熱処理を行う構成について説明
したが、開示する発明の一態様はこれに限定して解釈されない。酸化物半導体膜を島状に
加工した後に、当該熱処理を行ってもよい。
次いで、酸化物半導体膜１０３をフォトリソグラフィ工程により島状の酸化物半導体膜１
０３に加工するのが好ましい（図４（Ｃ）参照）。また、島状の酸化物半導体膜１０３を
形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。なお、酸化物半導体膜１０３のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ここで、図４（Ｃ）に示すように、酸化物半導体膜１０３は端部に２０°乃至５０°のテ
ーパーを有していることが好ましい。酸化物半導体膜１０３の端部が垂直であると酸化物
半導体膜１０３から酸素が抜けやすく酸素欠損を生じやすいが、酸化物半導体膜１０３の
端部にテーパーを有することで酸素欠損の発生を抑制し、トランジスタ１１０のリーク電
流の発生を低減することができる。
次いで、酸化物半導体膜１０３上に、ソース電極及びドレイン電極（これと同じ層で形成
される配線を含む）に用いる導電膜を成膜する。ソース電極及びドレイン電極に用いる導
電膜としては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物
膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。
また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブ
デン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒
化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電
極及びドレイン電極に用いる導電膜は、導電性の金属酸化物で形成しても良い。導電性の
金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（
ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、インジ
ウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）を用いることができる。ソース電極及びドレイン
電極に用いる導電膜は、上記の材料を用いて単層で又は積層して成膜することができる。
形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法など
の各種成膜方法を用いることができる
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチング
を行ってソース電極１０５ａ、ドレイン電極１０５ｂを形成した後、レジストマスクを除
去する（図４（Ｄ）参照）。当該フォトリソグラフィ工程におけるレジストマスク形成時
の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることが好ましい。ここで
、酸化物半導体膜１０３上で隣り合うソース電極１０５ａの下端部とドレイン電極１０５
ｂの下端部との間隔幅によって、後に形成されるトランジスタのチャネル長Ｌが決定され
る。よって、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１
０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用い
てフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線によ
る露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャ
ネル長Ｌを微細化することが可能であり、回路の動作速度を高速化できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電膜のエッチングの際に、酸化物半導体膜１０３がエッチングされ、分断するこ
とのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみを
エッチングし、酸化物半導体膜１０３を全くエッチングしないという条件を得ることは難
しく、導電膜のエッチングの際に酸化物半導体膜１０３は一部のみがエッチングされ、例
えば、酸化物半導体膜１０３の膜厚の５％乃至５０％がエッチングされ、溝部（凹部）を
有する酸化物半導体膜１０３となることもある。
次いで、ソース電極１０５ａ、及びドレイン電極１０５ｂを覆い、且つ酸化物半導体膜１
０３の一部と接する保護絶縁膜１０９を形成する（図４（Ｅ）参照）。保護絶縁膜１０９
としては、無機絶縁膜を用いることが好ましく、酸化シリコン膜、酸化窒化シリコン膜、
酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜など
の酸化物絶縁膜を単層、或いは積層して用いればよい。また、上述の酸化物絶縁膜上に、
窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜な
どの窒化物絶縁膜の単層、或いは積層をさらに形成してもよい。例えば、スパッタリング
法を用いて、ソース電極１０５ａ及びドレイン電極１０５ｂ側から順に酸化シリコン膜及
び酸化アルミニウム膜の積層を形成する。
なお、当該工程において、保護絶縁膜１０９を、スパッタリング法を用いて成膜する場合
、酸化物半導体膜１０３を成膜する場合と同様に、保護絶縁膜１０９を構成する粒子が酸
化物半導体膜１０３に衝突する勢いを弱くすることが有効である。これにより、酸化物半
導体膜１０３と保護絶縁膜１０９が接する界面近傍に領域１０３ｃが形成される。これに
より、図２（Ａ）および図２（Ｂ）に示すトランジスタ１２０が形成される。ここで、領
域１０３ｃは、酸化物半導体膜１０３において、保護絶縁膜１０９との界面から酸化物半
導体膜１０３に向けてシリコンが１．０原子％以下の濃度で分布する領域である。領域１
０３ｃは、保護絶縁膜１０９との界面からの厚さが５ｎｍ以下の範囲に存在することが好
ましい。
ここで、保護絶縁膜１０９としては、ゲート絶縁膜１０２と同様の絶縁膜を用いることが
できる。また、シリコンなどの不純物を酸化物半導体膜１０３に混入させないためには、
酸化物半導体膜１０３と保護絶縁膜１０９の界面近傍においてミキシングを抑制させれば
よいため、スパッタリングの時に保護絶縁膜１０９を構成するシリコンが酸化物半導体膜
１０３に衝突する勢いを弱くすればよい。例えば、保護絶縁膜１０９の成膜電力を低くす
る、保護絶縁膜１０９の成膜圧力を高くする、またはＴ−Ｓ間距離を長くする等の方法が
ある。
このように、酸化物半導体膜１０３のバックチャネルに当たる領域１０３ｃにおいても、
シリコンなどの不純物の濃度を低減させることができる。
以下、トランジスタ１１０の作製方法と同様の工程でトランジスタ１２０を作製すること
ができる。
保護絶縁膜１０９の成膜後、酸化物半導体膜１０３に対して熱処理を行うのが好ましい。
当該熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。
当該熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐ
ｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど
）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に
水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素、ま
たは希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９
％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが
好ましい。
酸化物半導体膜成膜後の熱処理によって、酸化物半導体を構成する主成分材料の一つであ
る酸素が同時に減少してしまう可能性がある。しかし、当該熱処理において、シリコンを
含む酸化物を含む絶縁膜を用いて形成されるゲート絶縁膜１０２より、酸素を酸化物半導
体膜１０３へ供給することができるので、酸化物半導体膜１０３の酸素欠損を補完するこ
とができる。
上述のような熱処理を行うことで、酸化物半導体膜１０３を、その主成分以外の不純物が
極力含まれないように高純度化することができる。高純度化された酸化物半導体膜１０３
中にはドナーに由来するキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１
０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０
１１／ｃｍ３未満である。このようにして、ｉ型（真性）化された酸化物半導体膜１０３
を形成することができる。
以上の工程でトランジスタ１１０が形成される（図４（Ｅ）参照）。トランジスタ１１０
は、酸化物半導体膜１０３の領域１０３ａに取り込まれるシリコンなどの不純物の濃度が
低減されている。これにより、トランジスタ１１０を、安定した電気特性を有するものと
することができる。
また、トランジスタ１１０上に平坦化絶縁膜を設けても良い。平坦化絶縁膜としては、ア
クリル樹脂、ポリイミド樹脂、ベンゾシクロブテン系樹脂、ポリアミド樹脂、エポキシ樹
脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘
電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リ
ンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複
数積層させてもよい。
〈トランジスタ１３０の作製工程〉
次に、図５（Ａ）乃至図５（Ｅ）を用いて、図３に示すトランジスタ１３０の作製工程の
一例について説明する。
まず、図４（Ｃ）に示す工程までトランジスタ１１０と同様の方法で、基板１００上にゲ
ート電極１０１、ゲート絶縁膜１０２および、領域１０３ａおよび領域１０３ｂを有する
酸化物半導体膜１０３を形成する（図５（Ａ）参照）。基板１００、ゲート電極１０１、
ゲート絶縁膜１０２および酸化物半導体膜１０３の詳細については、図４（Ａ）乃至図４
（Ｃ）に関する記載を参酌することができる。
次に、チャネル保護膜に用いる絶縁膜１０７を膜厚５ｎｍ以上３００ｎｍ以下として成膜
する（図５（Ｂ）参照）。絶縁膜１０７としては、酸素を含む無機絶縁膜を用いることが
好ましく、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒
化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜などの絶縁膜を用いることができ
る。また、絶縁膜１０７の作製方法に特に限定はないが、例えば、スパッタリング法、Ｍ
ＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて成膜することができる
。
次に、フォトリソグラフィ工程により絶縁膜１０７上にレジストマスクを形成し、エッチ
ングを行ってチャネル保護膜１０８を形成した後、レジストマスクを除去する（図５（Ｃ
）参照）。また、チャネル保護膜１０８を形成するためのレジストマスクをインクジェッ
ト法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを
使用しないため、製造コストを低減できる。ここでのチャネル保護膜１０８のエッチング
は、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ここで、図５（Ｃ）に示すように、チャネル保護膜１０８は端部に１０°以上６０°以下
のテーパーを有していることが好ましい。チャネル保護膜１０８をこのような形状とする
ことにより、チャネル保護膜１０８の下端部近傍における電界集中を緩和することができ
る。
このように、酸化物半導体膜１０３上に接してチャネル保護膜１０８を設けることにより
、ソース電極１０５ａおよびドレイン電極１０５ｂのエッチングによる酸化物半導体膜１
０３のバックチャネル側へのダメージ（例えば、エッチング時のプラズマまたはエッチン
グ剤によるダメージ）を防ぐことができる。これにより、安定した電気特性を有する、酸
化物半導体を用いた半導体装置を提供することができる。
次に、チャネル保護膜１０８および酸化物半導体膜１０３上に、ソース電極及びドレイン
電極（これと同じ層で形成される配線を含む）に用いる導電膜を成膜し、フォトリソグラ
フィ工程により当該導電膜を選択的にエッチングしてソース電極１０５ａおよびドレイン
電極１０５ｂを形成する（図５（Ｄ）参照）。当該工程は図４（Ｄ）に示す工程と同様の
方法を用いて行うことができるので、ソース電極１０５ａおよびドレイン電極１０５ｂの
詳細については、図４（Ｄ）に関する記載を参酌することができる。
次いで、ソース電極１０５ａ、及びドレイン電極１０５ｂおよびチャネル保護膜１０８を
覆って保護絶縁膜１０９を形成する（図５（Ｅ）参照）。当該工程は図４（Ｅ）に示す工
程と同様の方法を用いて行うことができるので、保護絶縁膜１０９の詳細については、図
４（Ｅ）に関する記載を参酌することができる。
以上のようにして、酸化物半導体膜を成膜することにより、酸化物半導体膜の被形成面近
傍に含まれる不純物の濃度を低減することができる。また、酸化物半導体膜１０３の被形
成面近傍まで結晶化させることができるため、酸化物半導体膜１０３の結晶性を向上させ
ることができる。また、酸化物半導体膜１０３をＣＡＡＣ−ＯＳ膜とする場合には、被形
成面近傍まで結晶部を形成することができる。なお、結晶部は、酸化物半導体膜１０３と
ゲート絶縁膜１０２との界面、または酸化物半導体膜１０３と保護絶縁膜１０９との界面
に対してｃ軸が垂直な方向に揃っている。このような酸化物半導体膜を用いることにより
、安定した電気特性を有する半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
実施の形態１で例示したトランジスタを用いて表示機能を有する半導体装置（表示装置と
もいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全体
を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図９（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにし
て、シール材４００５が設けられ、第２の基板４００６によって封止されている。図９（
Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域と
は異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成され
た走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また、別途形成
された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与え
られる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉ
ｔ）４０１８ａ、４０１８ｂから供給されている。
図９（Ｂ）及び図９（Ｃ）において、第１の基板４００１上に設けられた画素部４００２
と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。
また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられて
いる。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシ
ール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図９
（Ｂ）及び図９（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲
まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半
導体膜で形成された信号線駆動回路４００３が実装されている。図９（Ｂ）及び図９（Ｃ
）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４また
は画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている
。
また、図９（Ｂ）及び図９（Ｃ）においては、信号線駆動回路４００３を別途形成し、第
１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆
動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の
一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図９（Ａ）は、Ｃ
ＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、
図９（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図９（Ｃ
）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。
また、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられた
モジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、また
は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示
装置に含むものとする。
また、第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有し
ており、実施の形態１に例示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作
用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図１０乃至図１２を用いて説明する。図１０乃至図１２は
、図９（Ｂ）のＭ−Ｎにおける断面図に相当する。
図１０乃至図１２で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１
６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する
端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極４
０１６は、トランジスタ４０１０、トランジスタ４０１１のソース電極及びドレイン電極
と同じ導電膜で形成されている。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、トランジスタを複数有しており、図１０乃至図１２では、画素部４００２に含まれるト
ランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例
示している。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、実施の形態１
で示したトランジスタを適用することができる。トランジスタ４０１０、トランジスタ４
０１１は、電気的特性変動が抑制されており、電気的に安定である。よって、図１０乃至
図１２で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することが
できる。
走査線駆動回路４００４に含まれるトランジスタ４０１１は、絶縁膜４０３４上に第２の
ゲート電極を設ける構造である。第２のゲート電極に印加される電圧を制御することによ
り、トランジスタ４０１１のしきい値電圧を制御することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図１０に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１０において、表
示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び
液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶
縁膜４０３２、絶縁膜４０３３が設けられている。第２の電極層４０３１は第２の基板４
００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８
を介して積層する構成となっている。
また、４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり
、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお、球状
のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。
ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短
く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また、配向
膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起
こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減
することができる。よって、液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明
細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。高純度の酸化
物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、オフ状態
における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号
の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よ
って、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果
を奏する。
また、本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、比
較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置
の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。ま
た、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製するこ
とができるため、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液
晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対
して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられ
るが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅ
ｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＡＳＶモード（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ−Ｖｉｅｗ）などを用いることが
できる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別
の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計と
いわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式
（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明の一態
様はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す
上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面
から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用する
ことができる。
図１１に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子
４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している
。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の
電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から
取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００
１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５
１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材
でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポ
リイミド樹脂、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用
いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数
分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプ
セル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するも
のである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移
動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む
）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわ
ゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することが
できる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用
いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の
電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法で
ある。
図１２に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図
１２の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ４０１０と接続する第１の電極層４０３０と、第２の基板４００６に設けら
れた第２の電極層４０３１との間には黒色領域４６１５ａ及び白色領域４６１５ｂを有し
、周りに液体で満たされているキャビティ４６１２を含む球形粒子４６１３が設けられて
おり、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第２の電極
層４０３１が共通電極（対向電極）に相当する。第２の電極層４０３１は、共通電位線と
電気的に接続される。
なお、図１０乃至図１２において、第１の基板４００１、第２の基板４００６としては、
ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラス
チック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌ
ａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる
。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシ
ートを用いることもできる。
絶縁層４０２１は、無機絶縁材料又は有機絶縁材料を用いて形成することができる。なお
、アクリル樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ
樹脂等の、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁膜として好適である。ま
た、上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、Ｐ
ＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、こ
れらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ス
ピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法等）、印
刷法（スクリーン印刷、オフセット印刷等）、ロールコーティング、カーテンコーティン
グ、ナイフコーティング等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって、光が透過する画
素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対し
て透光性とする。
表示素子に電圧を印加する第１の電極層４０３０及び第２の電極層４０３１（画素電極層
、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設け
られる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。
）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有
する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、
又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる
。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンま
たはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若
しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導
体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１で例示したトランジスタを適用することで、信頼性の高い半導
体装置を提供することができる。なお、実施の形態１で例示したトランジスタは上述の表
示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ等
の半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置など
様々な機能を有する半導体装置に適用することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本明細書等に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。上記実施の形態で説明した液晶表示装置を具備する電子機器の例につい
て説明する。
図１３（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００
２、表示部３００３、キーボード３００４などによって構成されている。実施の形態１ま
たは２で示した半導体装置を適用することにより、信頼性の高いノート型のパーソナルコ
ンピュータとすることができる。
図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、
外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用
の付属品としてスタイラス３０２２がある。実施の形態１または２で示した半導体装置を
適用することにより、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図１３（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７
０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０
３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行う
ことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１３（Ｃ）では表示部２７０５）に文章を表示し、左側の
表示部（図１３（Ｃ）では表示部２７０７）に画像を表示することができる。実施の形態
１または２で示した半導体装置を適用することにより、信頼性の高い電子書籍２７００と
することができる。
また、図１３（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、
筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備
えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部など
を備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持た
せた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
図１３（Ｄ）は、スマートフォンであり、筐体２８００と、ボタン２８０１と、マイクロ
フォン２８０２と、タッチパネルを備えた表示部２８０３と、スピーカー２８０４と、カ
メラ用レンズ２８０５と、を具備し、携帯型電話機としての機能を有する。実施の形態１
または２で示した半導体装置を適用することにより、信頼性の高いスマートフォンとする
ことができる。
表示部２８０３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２８０３
と同一面上にカメラ用レンズ２８０５を備えているため、テレビ電話が可能である。スピ
ーカー２８０４及びマイクロフォン２８０２は音声通話に限らず、テレビ電話、録音、再
生などが可能である。
また、外部接続端子２８０６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接
続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また
、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動
に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１３（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、
接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６な
どによって構成されている。実施の形態１または２で示した半導体装置を適用することに
より、信頼性の高いデジタルビデオカメラとすることができる。
図１３（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。実施の形態１または２で示した半導体装置を適用することにより、
信頼性の高いテレビジョン装置９６００とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
本実施例では、酸化物ターゲット中に含まれるシリコンの濃度について、ＳＩＭＳ測定を
行った結果について説明する。
まず、本実施例で用いた酸化物ターゲットについて説明する。
サンプルＡとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲット（原子数比がＩｎ：Ｇａ：Ｚｎ
＝２：１：３）を用い、サンプルＢとしてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲット（原子数
比がＩｎ：Ｇａ：Ｚｎ＝３：１：２）、サンプルＣとして、Ｉｎ−Ｓｎ−Ｚｎ系酸化物（
原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３）を用いた。また、標準サンプルＤとして、シ
リコンが添加されたＩｎ−Ｇａ−Ｚｎ系酸化物ターゲット（原子数比がＩｎ：Ｇａ：Ｚｎ
＝１：１：１）を用いた。
サンプルＡ、サンプルＢ、サンプルＣ、及び標準サンプルＤに対して、ＳＩＭＳ測定を行
うことにより、各サンプルに含まれるシリコンの濃度を調べた。
図１４に、サンプルＡ乃至サンプルＣ、及び標準サンプルＤのＳＩＭＳ測定の結果を示す
。
図１４に示すように、サンプルＡのシリコンの濃度は、４×１０１８ａｔｏｍｓ／ｃｍ３
、サンプルＢのシリコンの濃度は、３×１０１７ａｔｏｍｓ／ｃｍ３、サンプルＣのシリ
コンの濃度は、２×１０１７ａｔｏｍｓ／ｃｍ３、標準サンプルＤのシリコンの濃度は、
２×１０１８ａｔｏｍｓ／ｃｍ３であることがわかった。なお、サンプルＡ乃至サンプル
ＣのＳＩＭＳ測定結果は、標準サンプルＤにより定量した結果である。
上述のデータは、サンプルＡ乃至サンプルＣ、及び標準サンプルＤのターゲットを用いて
酸化物半導体膜を成膜した際に、ターゲット中に含まれるシリコン以外のシリコン（例え
ば、ミキシングにより混入した絶縁膜中のシリコン）が酸化物半導体膜中に含まれるか否
かを判断する材料として用いることができる。
例えば、ターゲットとしてサンプルＡ（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３（原子数比）であ
る酸化物ターゲット）を用いて成膜した酸化物半導体膜において、膜中のシリコン濃度が
４×１０１８ａｔｏｍｓ／ｃｍ３より高い場合、ターゲット以外の部分からシリコンが混
入されていると判断できる。
上述の実施の形態において、酸化物半導体膜中への絶縁膜構成元素の混入は、酸化物半導
体膜を成膜する際に生じるミキシングが原因であると記載したが、酸化物半導体膜を成膜
後に基板を加熱処理することで、絶縁膜構成元素が酸化物半導体中に拡散している可能性
も考えられる。そこで、本実施例では、酸化物半導体膜中への絶縁膜構成元素の混入が熱
拡散に起因するかを調査した実験についての説明を行う。
実験内容は、まず、基板上に絶縁膜および酸化物半導体膜を形成した構造の基板を３つ準
備した後、熱処理を行わないサンプル（以下、サンプルＥと呼称する。）、４５０℃の熱
処理を行ったサンプル（以下、サンプルＦと呼称する。）、６５０℃の熱処理を行ったサ
ンプル（以下、サンプルＧと呼称する。）を作製した。そして、各サンプルについて、飛
行時間型二次イオン質量分析法（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒ）を用いて、酸化物半
導体膜中のゲート絶縁膜との界面近傍におけるシリコン濃度を測定した。
まず、ＴｏＦ−ＳＩＭＳ測定に用いたサンプルの構造を図１５に示す。
図１５に示すサンプルは、シリコン基板２００上に酸化シリコン膜２０２を成膜し、化学
機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装
置を用いて表面の平坦性を高め、ＩＧＺＯ膜２０４を成膜し、最後に熱処理を行ったもの
である。
酸化シリコン膜２０２は、スパッタリング装置を用いて成膜した。酸化シリコン膜２０２
の成膜条件は、基板温度：１００℃、ガス流量：Ａｒ／Ｏ２＝２５ｓｃｃｍ／２５ｓｃｃ
ｍ、成膜電力：１．５ｋＷ（ＲＦ電源）、成膜圧力：０．４Ｐａ、膜厚：３００ｎｍとし
た。なお、スパッタリングターゲットとしては、酸化シリコンターゲットを用いた。なお
、酸化シリコン膜２０２を形成する前に、希弗酸にてシリコン基板２００表面に形成され
た酸化膜を除去した。
ＩＧＺＯ膜２０４は、スパッタリング装置を用いて成膜した。ＩＧＺＯ膜２０４の成膜条
件は、基板温度：２００℃、ガス流量：Ａｒ／Ｏ２＝３０ｓｃｃｍ／１５ｓｃｃｍ、成膜
電力：０．５ｋＷ（ＤＣ電源）、成膜圧力：０．４Ｐａ、膜厚：１５ｎｍとした。なお、
スパッタリングターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化
物ターゲットを用いた。
熱処理は、抵抗発熱体などを用いた電気炉に基板を導入して加熱処理を行った。処理条件
は、サンプルＦについては、加熱温度：４５０℃、加熱時間：１時間とし、サンプルＧに
ついては、加熱温度：６５０℃、加熱時間：１時間とした。なお、加熱雰囲気は、両サン
プルとも窒素および酸素の混合雰囲気とした。また、サンプルＥは、加熱処理を行ってい
ない。
次に、サンプルＥ乃至サンプルＧに対して、基板表面側（ＩＧＺＯ膜２０４側）からＴｏ
Ｆ−ＳＩＭＳ測定を行い、酸化シリコン膜との界面近傍におけるＩＧＺＯ膜中のシリコン
濃度を測定した。結果を図１６に示す。
図１６より、全てのサンプルにおいて、酸化シリコン膜界面近傍の酸化物半導体膜中のシ
リコン濃度は、実施例１にて記載したＩｎ−Ｇａ−Ｚｎ系酸化物ターゲット（原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝３：１：２）中に含まれるシリコン濃度である３×１０１７ａｔｏｍ
ｓ／ｃｍ３よりも高くなっていることが確認できる。したがって、酸化シリコン膜界面近
傍の酸化物半導体膜中にて測定されたシリコンは、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲット
起因のシリコンではないと言える。
また、図１６より、加熱処理を行っていないサンプル（サンプルＥ）および、加熱処理を
行ったサンプル（サンプルＦおよびサンプルＧ）において、酸化シリコン膜界面近傍にお
ける、ＩＧＺＯ膜中のシリコン濃度の傾き（シリコン濃度勾配とも言える。）に、特異な
差は確認されない。したがって、酸化物半導体膜中への絶縁膜構成元素の混入は、熱拡散
に起因するものではなくミキシングに起因するものであると言える。
本実施例では、ミキシングによって生じる酸化物半導体膜中への絶縁膜構成元素の混入を
、酸化物半導体膜の成膜電力を弱くすることで抑制できるかを調査した実験についての説
明を行う。
実験内容は、まず、基板上に絶縁膜を成膜し、絶縁膜上に酸化物半導体膜を４種類の電力
条件（１ｋＷ、５ｋＷ、９ｋＷおよび１ｋＷ＋５ｋＷ）で成膜した後に、各基板に対して
熱処理を行い４種類のサンプルを作製した。そして、各サンプルについて、酸化物半導体
膜中のゲート絶縁膜との界面近傍におけるシリコン濃度を、ＴｏＦ−ＳＩＭＳ法を用いて
測定した。
まず、ＴｏＦ−ＳＩＭＳ測定に用いたサンプルの構造を図１７に示す。
図１７に示すサンプルは、ガラス基板３００上に酸化窒化シリコン膜３０２を成膜した後
に、ＩＧＺＯ膜３０４を成膜し、最後に熱処理を行ったものである。
酸化窒化シリコン膜３０２は、高密度プラズマＣＶＤ装置を用いて成膜した。酸化窒化シ
リコン膜３０２の成膜条件は、基板温度：３２５℃、ガス流量：ＳｉＨ４／Ｎ２Ｏ／Ａｒ
＝２５０ｓｃｃｍ／２５００ｓｃｃｍ／２５００ｓｃｃｍ、成膜電力：５ｋＷ×４台（マ
イクロ波電源）、成膜圧力：３０Ｐａ、膜厚：１００ｎｍとした。なお、酸化窒化シリコ
ン膜３０２を形成する前に、ガラス基板３００表面を洗浄してパーティクル等を除去した
。
ＩＧＺＯ膜３０４は、スパッタリング装置を用いて成膜した。ＩＧＺＯ膜３０４の成膜条
件は、基板温度：１７０℃、ガス流量：Ａｒ／Ｏ２＝１００ｓｃｃｍ／１００ｓｃｃｍ、
成膜圧力：０．６Ｐａ、膜厚：３５ｎｍとし、１ｋＷ、５ｋＷ、９ｋＷおよび１ｋＷ＋５
ｋＷの４条件の電力で成膜を行った（共に、ＡＣ電源使用）。なお、スパッタリングター
ゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用い
た。
なお、上述成膜電力の「１ｋＷ＋５ｋＷ」とは、最初の５ｎｍの成膜を１ｋＷの電力で、
その後の３０ｎｍの成膜を５ｋＷの電力で成膜したことを表す。また、以下では、酸化物
半導体膜を９ｋＷで成膜したサンプルをサンプルＨ、５ｋＷで成膜したサンプルをサンプ
ルＩ、１ｋＷで成膜したサンプルをサンプルＪ、１ｋＷ＋５ｋＷで成膜したサンプルをサ
ンプルＫと呼称する。
熱処理は、抵抗発熱体などを用いた電気炉に基板を導入して加熱処理を行った。処理条件
は、まず、加熱温度：４５０℃、加熱雰囲気：Ｎ２の条件で１時間の加熱を行った後、加
熱温度：６５０℃、加熱雰囲気：Ｎ２＋Ｏ２の条件で、１時間の加熱を行った。
次に、サンプルＨ乃至サンプルＫに対して、基板表面側（ＩＧＺＯ膜３０４側）からＴｏ
Ｆ−ＳＩＭＳ測定を行い、酸化窒化シリコン膜との界面近傍におけるＩＧＺＯ膜中のシリ
コン濃度を測定した。結果を図１８に示す。なお、図１８（Ｂ）は図１８（Ａ）の一部分
を拡大した図である。
図１８より、全てのサンプルにおいて、酸化窒化シリコン膜界面近傍のＩＧＺＯ膜中のシ
リコン濃度は、実施例１にて記載したＩｎ−Ｇａ−Ｚｎ系酸化物ターゲット（原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）中に含まれるシリコン濃度である２×１０１８ａｔｏｍ
ｓ／ｃｍ３よりも高くなっていることが確認できる。したがって、酸化窒化シリコン膜界
面近傍の酸化物半導体膜中にて測定されたシリコンは、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲ
ット起因のシリコンではないと言える。
また、図１８より、酸化窒化シリコン膜界面近傍におけるＩＧＺＯ膜中のシリコン濃度は
、成膜電力を弱くするに従い低下する傾向が確認された。したがって、酸化物半導体膜の
成膜電力を弱くすることにより、ミキシングによって生じる酸化物半導体膜中への絶縁膜
構成元素の混入を抑制できることが確認された。
加えて、サンプルＪとサンプルＫのシリコン濃度が略一致していることより、成膜初期段
階は弱い電力で酸化物半導体膜を成膜し、その後、成膜電力を高めて酸化物半導体膜を成
膜しても、ミキシングによって生じる酸化物半導体膜中への絶縁膜構成元素の混入を抑制
できることが確認された。
本実施例では、酸化物半導体膜中に絶縁膜構成元素が混入することにより生じる、酸化物
半導体膜中における結晶状態について調査した結果についての説明を行う。
まず、基板上に組成の異なるターゲットを用いて酸化物半導体膜を成膜した２枚の基板を
準備し、各々の基板を三分割した。その後、三分割した基板に対して異なる条件で熱処理
を行うことで、合計６枚の異なる条件のサンプルを作製した。そして各サンプルについて
、酸化物半導体膜の結晶状態を、Ｘ線回折法（ＸＲＤ：Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉ
ｏｎ）を用いて測定した。
まず、ＸＲＤ測定に用いたサンプルの構造を図１９（Ａ）に示す。
図１９（Ａ）に示すサンプルは、ガラス基板４００上にＳｉＯ２が添加されたＩＧＺＯ（
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いてＩＧＺＯ膜４０２を成
膜した後に、熱処理を行ったものである。
ＩＧＺＯ膜４０２は、スパッタリング装置を用いて成膜した。ＩＧＺＯ膜４０２の成膜条
件は、基板温度：２００℃、成膜電力：１００Ｗ、成膜圧力：０．４Ｐａ、ガス流量：Ｏ
２＝１０ｓｃｃｍ、膜厚：１００ｎｍとした。なお、スパッタリングターゲットとしては
、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］に２ｗｔ％のＳｉＯ２を添加したターゲッ
ト、およびＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］に５ｗｔ％のＳｉＯ２を添加した
ターゲットを用いた。なお、ＩＧＺＯ膜４０２を形成する前に、ガラス基板４００表面を
洗浄してパーティクル等を除去した。
熱処理は、抵抗発熱体などを用いた電気炉に基板を導入して熱処理を行った。ＩＧＺＯ膜
成膜後に三分割した基板の一枚は、６５０℃のＮ２雰囲気で１時間の熱処理を行った後、
６５０℃のＯ２雰囲気で１時間の熱処理を行った。また、三分割した基板の一枚は、４５
０℃のＮ２雰囲気で１時間の加熱を行った後、４５０℃のＯ２雰囲気で１時間の加熱を行
った。また、三分割した基板の一枚は、熱処理を行っていない。
上述の、使用ターゲットおよび加熱条件振りを行うことで、表１に示すサンプルＬ乃至サ
ンプルＱの６種類のサンプルを準備した。
次に、サンプルＬ乃至サンプルＱのＩＧＺＯ膜に対してＸＲＤ測定を行い、各々の膜の結
晶状態を測定した。結果を図２０（Ａ）および図２０（Ｂ）に示す。図２０（Ａ）は、サ
ンプルＬ乃至サンプルＮのＸＲＤ測定結果であり、図２０（Ｂ）は、サンプルＯ乃至サン
プルＱのＸＲＤ測定結果である。
図２０（Ａ）より、上述の実施の形態に記載された温度範囲内の６５０℃の熱処理を行っ
たサンプルＬにおいて、２θ＝３１°近傍に結晶に起因するピークが見られた。これに対
し図２０（Ｂ）では、全てのサンプルで結晶に起因するピークが見られなかった。したが
って、ＩＧＺＯ膜は、不純物として過剰なシリコンが含まれることにより、熱処理による
結晶化が阻害されることが確認された。
次に、２ｗｔ％のシリコンが添加されたターゲットを用いて成膜したＩＧＺＯ膜に、どの
程度のシリコンが含有されているかを調査するため、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒ
ａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、ＩＧＺＯ膜
中に含まれる元素の組成を測定した。
ＸＰＳ測定に用いたサンプルは、図１９（Ｂ）に示すように、シリコン基板５００上にＩ
ＧＺＯ膜５０２を成膜した構造である。
ＩＧＺＯ膜５０２は、スパッタリング装置を用いて成膜した。ＩＧＺＯ膜５０２の成膜条
件は、基板温度：２００℃、成膜電力：１００Ｗ、成膜圧力：０．４Ｐａ、ガス流量：Ｏ
２＝１０ｓｃｃｍ、膜厚：１５ｎｍとした。なお、スパッタリングターゲットとしては、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］に２ｗｔ％のＳｉＯ２を添加したターゲット
を用いた。なお、ＩＧＺＯ膜５０２を形成する前に、希弗酸にてシリコン基板５００表面
に形成された酸化膜を除去した。
ＸＰＳ測定の結果、２ｗｔ％のシリコンが添加されたターゲットを用いて成膜したＩＧＺ
Ｏ膜は、膜中に１．１ａｔｏｍ％のシリコンが含有されていることが確認された。
上述のように、ミキシングなどによって酸化物半導体膜のゲート絶縁膜との界面近傍にシ
リコンなどの不純物が混入すると、酸化物半導体膜のチャネル形成領域の結晶化が阻害さ
れるおそれがあることがわかった。よって、酸化物半導体膜のゲート絶縁膜との界面近傍
において、上記のようにシリコンの濃度を低減させることが重要であることが実施例によ
って示された。
１００ 基板
１０１ ゲート電極
１０２ ゲート絶縁膜
１０３ 酸化物半導体膜
１０３ａ 領域
１０３ｂ 領域
１０３ｃ 領域
１０５ａ ソース電極
１０５ｂ ドレイン電極
１０７ 絶縁膜
１０８ チャネル保護膜
１０９ 保護絶縁膜
１１０ トランジスタ
１２０ トランジスタ
１３０ トランジスタ
２００ シリコン基板
２０２ 酸化シリコン膜
２０４ ＩＧＺＯ膜
３００ ガラス基板
３０２ 酸化窒化シリコン膜
３０４ ＩＧＺＯ膜
４００ ガラス基板
４０２ ＩＧＺＯ膜
５００ シリコン基板
５０２ ＩＧＺＯ膜
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ ボタン
２８０２ マイクロフォン
２８０３ 表示部
２８０４ スピーカー
２８０５ カメラ用レンズ
２８０６ 外部接続端子
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１９ 異方性導電膜
４０２１ 絶縁層
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４０３４ 絶縁膜
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
４６１２ キャビティ
４６１３ 球形粒子
４６１４ 充填材
４６１５ａ 黒色領域
４６１５ｂ 白色領域
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (2)

  1. ゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上の絶縁膜と、
    前記酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と、を有し、
    前記ゲート絶縁膜は、酸化シリコンを有し、
    前記酸化物半導体膜は、インジウムと、ガリウムと、亜鉛と、を有し、
    前記酸化物半導体膜は、結晶性を有する領域を有し、
    前記結晶性を有する領域は、シリコン濃度が１．０原子％以下である第１の領域と、前記第１の領域上に位置し、且つシリコン濃度が前記第１の領域のシリコン濃度よりも小さい第２の領域と、を有し、
    前記結晶性を有する領域の炭素濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３以下であり、
    前記結晶性を有する領域は微結晶を有する半導体装置。
  2. モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、またはスカンジウムを有するゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上の絶縁膜と、
    前記酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と、を有し、
    前記ゲート絶縁膜は、酸化シリコンを有し、
    前記酸化物半導体膜は、インジウムと、ガリウムと、亜鉛と、を有し、
    前記酸化物半導体膜は、結晶性を有する領域を有し、
    前記結晶性を有する領域は、シリコン濃度が１．０原子％以下である第１の領域と、前記第１の領域上に位置し、且つシリコン濃度が前記第１の領域のシリコン濃度よりも小さい第２の領域と、を有し、
    前記結晶性を有する領域の炭素濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３以下であり、
    前記結晶性を有する領域は微結晶を有する半導体装置。
JP2019041778A 2011-09-29 2019-03-07 半導体装置 Active JP6716739B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020100880A JP6989652B2 (ja) 2011-09-29 2020-06-10 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011215682 2011-09-29
JP2011215682 2011-09-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017151222A Division JP6495979B2 (ja) 2011-09-29 2017-08-04 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020100880A Division JP6989652B2 (ja) 2011-09-29 2020-06-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2019110328A JP2019110328A (ja) 2019-07-04
JP6716739B2 true JP6716739B2 (ja) 2020-07-01

Family

ID=47991724

Family Applications (10)

Application Number Title Priority Date Filing Date
JP2012209947A Active JP5279939B2 (ja) 2011-09-29 2012-09-24 半導体装置
JP2013009851A Active JP5277354B2 (ja) 2011-09-29 2013-01-23 半導体装置
JP2013106828A Active JP5430785B2 (ja) 2011-09-29 2013-05-21 酸化物半導体膜
JP2013249851A Active JP6114168B2 (ja) 2011-09-29 2013-12-03 酸化物半導体膜
JP2017051580A Active JP6190554B2 (ja) 2011-09-29 2017-03-16 半導体装置
JP2017151222A Active JP6495979B2 (ja) 2011-09-29 2017-08-04 半導体装置
JP2019041778A Active JP6716739B2 (ja) 2011-09-29 2019-03-07 半導体装置
JP2020100880A Active JP6989652B2 (ja) 2011-09-29 2020-06-10 半導体装置
JP2021196111A Withdrawn JP2022031840A (ja) 2011-09-29 2021-12-02 半導体装置
JP2023140818A Pending JP2023162370A (ja) 2011-09-29 2023-08-31 半導体装置

Family Applications Before (6)

Application Number Title Priority Date Filing Date
JP2012209947A Active JP5279939B2 (ja) 2011-09-29 2012-09-24 半導体装置
JP2013009851A Active JP5277354B2 (ja) 2011-09-29 2013-01-23 半導体装置
JP2013106828A Active JP5430785B2 (ja) 2011-09-29 2013-05-21 酸化物半導体膜
JP2013249851A Active JP6114168B2 (ja) 2011-09-29 2013-12-03 酸化物半導体膜
JP2017051580A Active JP6190554B2 (ja) 2011-09-29 2017-03-16 半導体装置
JP2017151222A Active JP6495979B2 (ja) 2011-09-29 2017-08-04 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2020100880A Active JP6989652B2 (ja) 2011-09-29 2020-06-10 半導体装置
JP2021196111A Withdrawn JP2022031840A (ja) 2011-09-29 2021-12-02 半導体装置
JP2023140818A Pending JP2023162370A (ja) 2011-09-29 2023-08-31 半導体装置

Country Status (8)

Country Link
US (7) US9029852B2 (ja)
JP (10) JP5279939B2 (ja)
KR (4) KR102447866B1 (ja)
CN (3) CN106847929B (ja)
DE (1) DE112012004061T5 (ja)
SG (1) SG11201505088UA (ja)
TW (2) TWI532176B (ja)
WO (1) WO2013047629A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103843146B (zh) * 2011-09-29 2016-03-16 株式会社半导体能源研究所 半导体器件
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20140074384A (ko) 2011-10-14 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6082562B2 (ja) 2011-10-27 2017-02-15 株式会社半導体エネルギー研究所 半導体装置
KR20130046357A (ko) 2011-10-27 2013-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102254731B1 (ko) * 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI709244B (zh) 2012-09-24 2020-11-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102370239B1 (ko) 2012-12-28 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI652822B (zh) * 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201516167A (zh) * 2013-10-22 2015-05-01 Semiconductor Energy Lab 氧化物半導體膜之製作方法
US9276128B2 (en) * 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
JPWO2015059850A1 (ja) * 2013-10-24 2017-03-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
US9287516B2 (en) 2014-04-07 2016-03-15 International Business Machines Corporation Forming pn junction contacts by different dielectrics
US20160155849A1 (en) * 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
JP6398000B2 (ja) * 2014-12-16 2018-09-26 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタアレイ基板
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
CN104952914A (zh) * 2015-04-30 2015-09-30 京东方科技集团股份有限公司 一种氧化物半导体薄膜、薄膜晶体管、制备方法及装置
KR102378211B1 (ko) * 2015-06-23 2022-03-25 삼성디스플레이 주식회사 마스크 및 이를 이용한 표시장치의 제조방법
WO2017145943A1 (ja) * 2016-02-24 2017-08-31 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
JP6930885B2 (ja) * 2017-09-21 2021-09-01 株式会社東芝 半導体装置
US10777662B2 (en) * 2017-11-22 2020-09-15 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor and manufacturing method thereof
CN109037349B (zh) * 2018-07-24 2020-09-29 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法、阵列基板
TWI672715B (zh) * 2019-01-29 2019-09-21 致伸科技股份有限公司 薄膜線路板以及具有薄膜線路板的鍵盤裝置
US11430846B2 (en) * 2019-03-19 2022-08-30 Innolux Corporation Display module with transistor
US11346542B2 (en) 2019-06-13 2022-05-31 Apple Inc. Electronic device with diffusively illuminated housing portions
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
JPWO2021166597A1 (ja) * 2020-02-19 2021-08-26

Family Cites Families (278)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52137773A (en) 1976-05-14 1977-11-17 Ishikawajima Harima Heavy Ind Co Ltd Method of removing dust of dust collecting flat electrode
JPS5430785U (ja) 1977-08-03 1979-02-28
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5973369A (en) 1997-03-11 1999-10-26 Nec Corporation SRAM having P-channel TFT as load element with less series-connected high resistance
JP3625330B2 (ja) 1995-12-26 2005-03-02 フィガロ技研株式会社 ガスセンサ
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH098340A (ja) 1996-06-06 1997-01-10 Canon Inc 光起電力素子及びその製造方法
JP3355949B2 (ja) 1996-08-16 2002-12-09 日本電気株式会社 プラズマｃｖｄ絶縁膜の形成方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001077443A (ja) * 1999-09-07 2001-03-23 Hitachi Ltd 積層膜成膜装置、これを用いた磁気抵抗センサの製法および磁気抵抗センサ
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4431925B2 (ja) 2000-11-30 2010-03-17 信越半導体株式会社 発光素子の製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US20050084610A1 (en) 2002-08-13 2005-04-21 Selitser Simon I. Atmospheric pressure molecular layer CVD
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
TWI300950B (en) * 2002-11-29 2008-09-11 Adv Lcd Tech Dev Ct Co Ltd Semiconductor structure, semiconductor device, and method and apparatus for manufacturing the same
JP4356309B2 (ja) 2002-12-03 2009-11-04 セイコーエプソン株式会社 トランジスタ、集積回路、電気光学装置、電子機器
JP2004266263A (ja) * 2003-02-12 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN100401478C (zh) 2003-02-12 2008-07-09 松下电器产业株式会社 半导体器件的制造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7105889B2 (en) 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
TWI259538B (en) 2004-11-22 2006-08-01 Au Optronics Corp Thin film transistor and fabrication method thereof
CN100353565C (zh) 2004-12-13 2007-12-05 友达光电股份有限公司 薄膜晶体管元件及其制造方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP2007115735A (ja) 2005-10-18 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007121788A (ja) 2005-10-31 2007-05-17 Hitachi Displays Ltd アクティブマトリクス基板およびそれを用いた液晶表示装置
JP4560505B2 (ja) 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5250930B2 (ja) 2005-12-07 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8158974B2 (en) 2007-03-23 2012-04-17 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR100982395B1 (ko) 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8193045B2 (en) 2007-05-31 2012-06-05 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR20080111693A (ko) 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8786793B2 (en) 2007-07-27 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5393058B2 (ja) 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
TWI453915B (zh) 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP2009085944A (ja) 2007-09-11 2009-04-23 Yamaha Motor Co Ltd ガスセンサ、空燃比制御装置および輸送機器
JP2009135430A (ja) 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009099847A (ja) 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
WO2010029865A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010029866A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101609557B1 (ko) 2008-09-19 2016-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
WO2010032640A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101760341B1 (ko) 2008-09-19 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20160113329A (ko) 2008-10-03 2016-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101612147B1 (ko) 2008-10-23 2016-04-12 이데미쓰 고산 가부시키가이샤 박막 트랜지스터 및 그 제조방법
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR20170021903A (ko) 2008-11-07 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5123141B2 (ja) * 2008-11-19 2013-01-16 株式会社東芝 表示装置
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
TWI529949B (zh) 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5538797B2 (ja) 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
US8114720B2 (en) 2008-12-25 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101049808B1 (ko) 2008-12-30 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5514447B2 (ja) 2009-01-29 2014-06-04 株式会社半導体エネルギー研究所 半導体装置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4752925B2 (ja) 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI535023B (zh) 2009-04-16 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5322787B2 (ja) 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR102435377B1 (ko) 2009-06-30 2022-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8018758B2 (en) 2009-07-06 2011-09-13 Magic Technologies, Inc. Gate drive voltage boost schemes for memory array
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101638978B1 (ko) 2009-07-24 2016-07-13 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
TWI596741B (zh) 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP5500907B2 (ja) 2009-08-21 2014-05-21 株式会社日立製作所 半導体装置およびその製造方法
JP2011049448A (ja) 2009-08-28 2011-03-10 Mitsubishi Chemicals Corp 酸化亜鉛系基板及び酸化亜鉛系基板の製造方法
CN105810753A (zh) 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
CN105428424A (zh) 2009-09-16 2016-03-23 株式会社半导体能源研究所 晶体管及显示设备
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101914026B1 (ko) 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101342179B1 (ko) 2009-09-24 2013-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 그 제조 방법
CN105185837B (zh) 2009-10-08 2018-08-03 株式会社半导体能源研究所 半导体器件、显示装置和电子电器
CN102484139B (zh) 2009-10-08 2016-07-06 株式会社半导体能源研究所 氧化物半导体层及半导体装置
KR101779349B1 (ko) 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5237917B2 (ja) * 2009-10-30 2013-07-17 スタンレー電気株式会社 ＺｎＯ系化合物半導体の製造方法
CN102687400B (zh) 2009-10-30 2016-08-24 株式会社半导体能源研究所 逻辑电路和半导体装置
KR102220606B1 (ko) 2009-11-06 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101861980B1 (ko) 2009-11-06 2018-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101876473B1 (ko) 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20170072965A (ko) 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟 및 그 제조방법, 및 트랜지스터
KR20230107711A (ko) 2009-11-13 2023-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
KR101396015B1 (ko) * 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220136513A (ko) 2009-12-04 2022-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102153034B1 (ko) 2009-12-04 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102241766B1 (ko) 2009-12-04 2021-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011070900A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR20120102748A (ko) 2009-12-11 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101675113B1 (ko) 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
KR101855060B1 (ko) 2010-01-22 2018-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 그 구동 방법
KR20200124772A (ko) * 2010-02-05 2020-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
CN109560140A (zh) 2010-02-05 2019-04-02 株式会社半导体能源研究所 半导体装置
WO2011099368A1 (en) * 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP2011169757A (ja) 2010-02-18 2011-09-01 Taiyo Yuden Co Ltd 抵抗型酸素センサ素子
KR102081035B1 (ko) 2010-02-19 2020-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101929190B1 (ko) 2010-03-05 2018-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011205017A (ja) * 2010-03-26 2011-10-13 Dainippon Printing Co Ltd 薄膜トランジスタ、薄膜集積回路装置及びそれらの製造方法
US8304919B2 (en) 2010-03-26 2012-11-06 Stats Chippac Ltd. Integrated circuit system with stress redistribution layer and method of manufacture thereof
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5705559B2 (ja) 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
JP2012015436A (ja) 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
WO2012014628A1 (ja) 2010-07-30 2012-02-02 株式会社日立製作所 酸化物半導体装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8530273B2 (en) 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
US9911857B2 (en) * 2010-10-29 2018-03-06 Cbrite Inc. Thin film transistor with low trap-density material abutting a metal oxide active layer and the gate dielectric
CN102130009B (zh) 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
KR20240025046A (ko) 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8797303B2 (en) 2011-03-21 2014-08-05 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US20130037793A1 (en) 2011-08-11 2013-02-14 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103843146B (zh) * 2011-09-29 2016-03-16 株式会社半导体能源研究所 半导体器件
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20140074384A (ko) * 2011-10-14 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6082562B2 (ja) * 2011-10-27 2017-02-15 株式会社半導体エネルギー研究所 半導体装置
KR20130046357A (ko) * 2011-10-27 2013-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9379254B2 (en) 2011-11-18 2016-06-28 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
KR102099261B1 (ko) 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2014025002A1 (en) 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device

Also Published As

Publication number Publication date
US10290744B2 (en) 2019-05-14
JP2013179345A (ja) 2013-09-09
TWI570935B (zh) 2017-02-11
US20230420570A1 (en) 2023-12-28
CN103843145A (zh) 2014-06-04
JP6190554B2 (ja) 2017-08-30
SG11201505088UA (en) 2015-08-28
KR20140066222A (ko) 2014-05-30
KR20220133317A (ko) 2022-10-04
KR102128369B1 (ko) 2020-06-30
JP2022031840A (ja) 2022-02-22
KR20210116690A (ko) 2021-09-27
KR102304125B1 (ko) 2021-09-17
US20130082262A1 (en) 2013-04-04
US9029852B2 (en) 2015-05-12
US11217701B2 (en) 2022-01-04
JP5279939B2 (ja) 2013-09-04
US11791415B2 (en) 2023-10-17
US20210257498A1 (en) 2021-08-19
CN106847929B (zh) 2020-06-23
DE112012004061T5 (de) 2014-07-10
JP6114168B2 (ja) 2017-04-12
US10622485B2 (en) 2020-04-14
KR20200077623A (ko) 2020-06-30
JP6495979B2 (ja) 2019-04-03
JP2017216476A (ja) 2017-12-07
WO2013047629A1 (en) 2013-04-04
JP5430785B2 (ja) 2014-03-05
JP2019110328A (ja) 2019-07-04
KR102447866B1 (ko) 2022-09-26
JP2023162370A (ja) 2023-11-08
JP6989652B2 (ja) 2022-01-05
CN103843145B (zh) 2017-03-29
JP2013118393A (ja) 2013-06-13
JP5277354B2 (ja) 2013-08-28
CN107068766B (zh) 2020-12-29
TWI532176B (zh) 2016-05-01
JP2020184635A (ja) 2020-11-12
JP2014112680A (ja) 2014-06-19
US20170148925A1 (en) 2017-05-25
US20200212223A1 (en) 2020-07-02
TW201620141A (zh) 2016-06-01
TW201322450A (zh) 2013-06-01
CN106847929A (zh) 2017-06-13
US20150214382A1 (en) 2015-07-30
CN107068766A (zh) 2017-08-18
JP2013084940A (ja) 2013-05-09
JP2017143286A (ja) 2017-08-17
KR102504604B1 (ko) 2023-02-27
US9741860B2 (en) 2017-08-22
US20190237585A1 (en) 2019-08-01

Similar Documents

Publication Publication Date Title
JP6716739B2 (ja) 半導体装置
JP6975838B2 (ja) 液晶表示装置、発光装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190405

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190405

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200512

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200610

R150 Certificate of patent or registration of utility model

Ref document number: 6716739

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250