KR102167489B1

KR102167489B1 - 신호 처리 장치

Info

Publication number: KR102167489B1
Application number: KR1020140056634A
Authority: KR
Inventors: 요시유키 구로카와
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2013-05-14
Filing date: 2014-05-12
Publication date: 2020-10-19
Also published as: TW201448468A; TWI621337B; US20140340115A1; KR20140134616A; JP6324802B2; JP2014241588A; US9094007B2

Abstract

본 발명은 신호 처리 장치를 제공한다.
소스 및 드레인 중 하나가 제 2 트랜지스터의 게이트와 접속되는 제 1 트랜지스터에 의하여, 제 2 트랜지스터의 소스와 드레인 사이의 도통을 제어하는 프로그래머블 스위치에 있어서, 제 2 트랜지스터의 게이트와 접속되는 용량(C_S, 기생 용량도 포함함)의 값을, 다음 수학식으로 산출되는 용량의 2배 미만으로 한다.

상기에 있어서, C는 부하 용량, C_gs는 제 2 트랜지스터의 소스와 게이트 사이의 용량, C_gd는 드레인과 게이트 사이의 용량이다.

Description

신호 처리 장치{SIGNAL PROCESSING DEVICE}

본 발명은 신호 처리 장치에 관한 것이다.

예를 들어, 산화물 반도체 등을 사용함으로써, 매우 높은 오프 저항(off-state resistance)을 가질 수 있는 트랜지스터를 제작하고, 이 트랜지스터에 의하여, 패스 트랜지스터의 게이트 또는 패스 트랜지스터의 게이트에 전기적으로 접속되는 용량 소자에 축적되는 전하를 제어함으로써 패스 트랜지스터의 온 상태 또는 오프 상태를 오랫동안 유지하고, 외견상 회로 구조의 접속을 변화시키지 않으면서 패스 트랜지스터를 통한 노드들 사이의 실질적인 접속을 제어하는 신호 처리 장치(프로그래머블 논리 장치; PLD(Programmable Logic Device))가 특허문헌 1 내지 3에 개시(開示)되어 있다.

미국 특허 제 8547753호 명세서 미국 특허 공개 제 2012/0212995호 명세서 미국 특허 공개 제 2012/0293200호 명세서

신호 처리 장치의 기능을 향상시키는 방법 또는 그 방법으로 설계된 신호 처리 장치 등을 제공한다.

제 1 트랜지스터의 소스 및 드레인 중 하나와 제 2 트랜지스터(패스 트랜지스터)의 게이트가 접속되고, 그 접속 부분의 노드에 존재하는 용량이, 제 2 트랜지스터의 소스 및 드레인 중 하나와 접속되는 부하 용량과 제 2 트랜지스터의 소스 및 드레인 중 상기 하나와 제 2 트랜지스터의 게이트 사이의 용량의 직렬 합성 용량과, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나와 제 2 트랜지스터의 게이트 사이의 용량의 합(후술하는 수학식 6으로 표현됨)의 2배 미만이고, 제 2 트랜지스터의 채널 폭이 다음 단의 게이트 회로 등의 트랜지스터의 채널 폭의 4배 이상인 신호 처리 장치를 제공한다.

프로그래머블 스위치의 스위칭 특성을 향상시킬 수 있다. 또한, 프로그래머블 스위치의 설계 지침을 제공할 수 있다. 다만, 효과는 이들에 한정되지 않으며, 이하에서 자세히 설명한다.

도 1은 실시형태 1에서 설명하는 신호 처리 장치에 사용되는 회로의 예.
도 2는 실시형태 1에서 설명하는 신호 처리 장치에 사용되는 회로의 예 및 등가 회로의 예.
도 3은 PLD의 구성예와 PLE의 구성예.
도 4는 멀티플렉서의 구성예.
도 5는 멀티플렉서의 구성예와 타이밍 차트.
도 6은 멀티플렉서의 구성예.
도 7은 프로그래머블 논리 소자의 구성예.
도 8은 PLD의 구성예와 스위치의 구성예.
도 9는 PLD 전체의 구성예.
도 10은 PLD의 단면 구조예.
도 11은 PLD의 단면 구조예.

실시형태에 대하여 도면을 사용하여 이하에서 자세히 설명한다. 다만, 실시형태는 이하의 설명에 한정되지 않으며, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 발명이 개시하는 내용은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것이 아니다.

또한, 트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역이나, 상기 반도체막과 전기적으로 접속된 소스 전극을 가리키는 경우도 있다. 이와 마찬가지로, 트랜지스터의 드레인이란, 활성층으로서 기능하는 반도체막의 일부인 드레인 영역이나, 상기 반도체막과 전기적으로 접속된 드레인 전극을 가리키는 경우도 있다. 또한, 게이트란, 게이트 전극을 가리키는 경우도 있다.

(실시형태 1)

도 1은 신호 처리 장치에 사용되는 회로의 예이다. 도 1의 (A)에 도시된 회로는 노드 A와 노드 B라는 2개의 노드 사이의 도통이 제 2 트랜지스터 TR2(패스 트랜지스터)에 의하여 제어된다. 이러한 회로는 프로그래머블 스위치로도 불린다. 여기서, 제 2 트랜지스터 TR2의 게이트는 제 1 트랜지스터 TR1의 소스 및 드레인 중 하나와 접속된다. 제 1 트랜지스터 TR1의 게이트(노드 X)의 전위에 의하여 제 1 트랜지스터 TR1의 온/오프 상태가 제어된다.

제 1 트랜지스터 TR1로서는 각종 트랜지스터를 사용할 수 있지만, 필요한 시간 동안 제 2 트랜지스터 TR2의 게이트(노드 SN)의 전위를 유지하기 위해서는 어느 정도 높은 오프 저항(즉 어느 정도 낮은 오프 전류)이 요구된다. 예를 들어, 제 1 트랜지스터 TR1로서는, 특허문헌 1 내지 3에 기재된 트랜지스터를 사용할 수 있다. 제 2 트랜지스터 TR2로서는 각종 트랜지스터를 사용할 수 있지만, 온 저항이 낮은 트랜지스터를 사용하는 것이 바람직하다.

도 1의 (A)에 도시된 회로의 동작은 이하와 같이 수행된다. 예를 들어, 제 1 트랜지스터 TR1을 온 상태로 한 후, 제 2 트랜지스터 TR2의 소스 및 드레인의 전위를 둘 다 로우 레벨로 한 상태로 노드 SN의 전위를 제 2 트랜지스터 TR2의 문턱 값과 로우 레벨 전위의 합보다 높은 전위로 하고, 그 후 제 1 트랜지스터 TR1을 오프 상태로 하면, 제 2 트랜지스터 TR2는 강 반전(strong inversion) 모드가 되어, 제 2 트랜지스터 TR2의 게이트와 채널 사이에 형성되는 용량에 의하여 노드 SN의 전위가 유지된다. 이 때, 제 2 트랜지스터 TR2가 온 상태이므로 노드 A와 노드 B 사이는 도통 상태가 된다.

예를 들어, 제 1 트랜지스터 TR1을 온 상태로 한 후 노드 SN의 전위를 로우 레벨로 하면, 그 후에 제 1 트랜지스터 TR1을 오프 상태로 하더라도 제 2 트랜지스터 TR2는 약 반전(weak inversion) 모드에 있으므로, 제 2 트랜지스터 TR2의 게이트와 채널 등 사이에 형성되는 용량이 매우 작아 노드 SN의 전위를 충분히 유지할 수 없을 수도 있지만, 제 1 트랜지스터 TR1의 소스 및 드레인 중 다른 하나(노드 Y)의 전위를 로우 레벨로 유지함으로써, 노드 SN의 전위를 로우 레벨로 유지할 수 있다. 또한, 제 2 트랜지스터 TR2의 게이트 절연막의 저항은 무한대인 것으로 가정한다. 이 때, 제 2 트랜지스터 TR2가 오프 상태이므로 노드 A와 노드 B 사이는 비도통 상태가 된다.

노드 SN의 유지 특성을 더 향상시키기 위해서는, 도 1의 (B)에 도시한 바와 같이 노드 SN과 용량 소자 CS의 한쪽 전극을 접속하여도 좋다. 용량 소자 CS의 다른 쪽 전극(노드 Z)은 적절한 전위로 유지된다. 또한, 용량 소자 CS는 의도적으로 형성되는 것뿐만 아니라, 의도하지 않게 형성되는 용량(즉 기생 용량으로 인한 용량)도 포함한다. 경우에 따라서는 기생 용량으로 인한 용량만으로 이루어질 수도 있다.

상술한 회로에서는 일반적으로 제 1 트랜지스터 TR1을 오프 상태로 하여 연산 처리가 수행된다. 이 때, 노드 SN은 부유 상태이다. 또한, 노드 SN은 제 2 트랜지스터 TR2의 게이트 용량이나 용량 소자 CS의 용량 등을 통하여 용량 결합되어 있기 때문에 노드 A나 노드 B의 전위가 변동되면 그 영향을 받아 노드 SN의 전위도 변동된다.

즉 노드 SN의 전위가 제 2 트랜지스터 TR2의 문턱 값과 제 2 트랜지스터 TR2의 소스 또는 드레인의 전위의 합보다 높은 경우에는 제 2 트랜지스터 TR2는 강 반전 모드에 있고 게이트와 채널 사이의 용량이 크기 때문에, 노드 A 또는 노드 B의 전위 상승에 따라 노드 SN의 전위도 상승된다. 이러한 효과를 부스팅 효과라고 한다. 이로써, 노드 SN의 전위가 노드 A의 전위와 제 2 트랜지스터 TR2의 문턱 값의 합보다 높아지면, 노드 B는 노드 A의 전위와 같은 전위를 가지게 된다. 노드 SN의 전위가 전혀 상승되지 않으면, 노드 B의 전위는 노드 A의 전위보다 제 2 트랜지스터 TR2의 문턱 값만큼 낮은 전위가 된다.

패스 트랜지스터의 게이트에 SRAM 셀을 접속하여 정전압이 공급되는 신호 처리 장치는 상술한 바와 같은 효과를 나타낼 수 없다. 즉, 이 경우 패스 트랜지스터의 게이트의 전위는 미리 충분히 높게 설정해 둘 필요가 있다.

일반적으로 말해서, 제 2 트랜지스터 TR2의 게이트와 채널 사이의 용량이 크고 용량 소자 CS의 용량이 작을수록 상기 효과가 크지만, 용량 소자 CS의 용량을 작게 하면 노드 SN의 유지 특성은 저하되고, 회로의 미세화에 따라 제 2 트랜지스터 TR2의 게이트와 채널 사이의 용량이 작아진다. 또한, 노드 A로부터 노드 B로 신호를 전달함에 있어서, 신호 지연이나 신호의 완전성도 고려할 필요가 있다.

도 1의 (A)에 도시한 회로에서는 노드 A에 공급하는 전위의 상승에 따라 제 2 트랜지스터 TR2의 게이트의 전위가 상승된다. 이것은 제 2 트랜지스터 TR2의 게이트와 소스 사이의 용량에 의한 용량 결합에 기인하여 일어난다. 게이트 전위의 상승(일차적인 부스팅 효과)에 따라, 제 2 트랜지스터 TR2의 게이트와 드레인 사이의 용량에 의한 용량 결합에 기인한 노드 B의 신호의 상승이 가속된다(이차적인 부스팅 효과).

일반적으로 말해서, 부스팅 효과는 노드 SN의 전위를 상승시킴으로써 노드 A의 전위를 노드 B로 완전히 전달시키는 것, 또는 게이트의 전위를 상승시킴으로써 제 2 트랜지스터 TR2의 온 전류를 증대시키는 것을 목적으로 하기 때문에, 이차적인 부스팅 효과는 그다지 주목되지 않는다.

그러나, 이차적인 부스팅 효과를 적극적으로 이용함으로써, 노드 A에 공급되는 전위의 상승 시나 하강 시의 응답 속도 개선을 도모할 수 있다. 또한, 도 1의 (B)에 도시한 회로에서는 전하 유지 특성을 향상시키기 위해서 접속되는 용량 소자 CS도 중요한 검토 항목이다. 특히 용량 소자 CS의 용량의 증대는 부스팅 효과의 발현을 방해하는 원인이 되므로, 용량 소자 CS의 용량의 최적화는 회로 설계상의 지침을 얻는 데에 중요하다.

도 1의 (A) 또는 (B)에 도시한 회로를, 실제로 형성되는 회로로 생각하면, 도 2의 (A)와 같이 된다. 도 2의 (A)에 도시한 회로는 제 1 트랜지스터 TR1, 제 2 트랜지스터 TR2, 용량 소자 CS를 구비하고, 노드 B는 다음 단의 CMOS 게이트 회로와 접속되어 있는 것으로 하고, CMOS 게이트 회로를 부하 저항 및 부하 용량으로 바꾼다. 부하 저항의 크기는 R로 하고, 부하 용량의 크기는 C로 한다. 부하 용량 C는 CMOS 게이트 회로의 입력 용량에 상당하고, 부하 저항 R은 제 2 트랜지스터 TR2와 CMOS 게이트 회로를 접속하는 배선의 저항에 상당한다. 또한, 용량 소자 CS는 의도적으로 제공되는 것뿐만 아니라 의도하지 않게 형성되는 용량(기생 용량으로 인한 용량)도 포함한다.

도 2의 (A)에 있어서, 용량 소자 CS의 용량을 C_S, 제 2 트랜지스터 TR2의 게이트와 소스 사이의 용량을 C_gs, 게이트와 드레인 사이의 용량을 C_gd, 채널의 저항을 r_c로 바꾼 등가 회로를 도 2의 (B)에 도시하였다. 여기서, 제 1 트랜지스터 TR1은 저항이 충분히 높으므로 등가 회로에서는 생략할 수 있다.

C_gs, C_gd, r_c는 제 2 트랜지스터 TR2의 게이트의 전위에도 의존한다. 즉, C_gs, C_gd는 각각 그 일부에 기생 용량을 포함하는 경우가 있지만, 제 2 트랜지스터 TR2의 게이트의 전위가 제 2 트랜지스터 TR2의 문턱 값보다 높은 경우에는 제 2 트랜지스터 TR2의 채널 부분의 게이트 용량이 C_gs, C_gd에 분배된다. 이 분배율에 대해서는 50:50, 80:20 등의 모델이 제안되어 있지만, 이하의 설명에서는 특별한 지정이 없는 한, 이러한 비율에 의존하지 않는 것으로 한다. 또한, 제 2 트랜지스터 TR2의 게이트의 전위와 소스(또는 드레인)의 전위의 차이가 문턱 값 미만인 경우, C_gs, C_gd는 기생 용량만인 것으로 간주할 수 있다.

도 2의 (B)에 도시한 등가 회로에 대하여 전기 회로 이론에서의 일반적인 기법을 이용하여, 노드 A에 단위 스텝(unit step) 입력 신호를 공급하였을 때의 노드 B의 전위, 즉 응답 함수 y(t)를 이하와 같이 산출할 수 있다.

(수학식 1)

다만,

(수학식 2)

(수학식 3)

(수학식 4)

(수학식 5)

(수학식 6)

(수학식 7)

이다.

C_gs _// _gd _,C는 C_gd와 C의 직렬 합성 용량과 C_gs의 병렬 합성 용량, C_gs _, _gd는 C_gs와 C_gd의 직렬 합성 용량이다. 여기서, 수학식 (1)의 뜻을 이해하는 목적으로 이하의 2개의 극한 조건에 대하여 생각한다.

제 1 극한 조건으로서 r_c=무한대라는 조건을 생각한다. 이 때, 제 2 트랜지스터 TR2에서 유효한 용량은 C_gs 및 C_gd뿐만이며, C_gs 및 C_gd는 회로상 하이 패스 필터의 용량으로서만 기여할 수 있는 것으로 이해된다. 이 때의 응답 함수는

(수학식 8)

이다. 다만,

(수학식 9)

이다.

계수 k는 제 2 트랜지스터 TR2가 하이 패스 필터로서 기여할 때의 기여율에 상당하며 0≤k≤1이다. 상술한 이차적인 부스팅 효과는 하이 패스 필터로서의 제 2 트랜지스터 TR2의 기여에 상당한다. 또한, C_gs, C_gd는 제 2 트랜지스터 TR2의 게이트의 전위와 소스(또는 드레인)의 전위의 차이가 문턱 값 미만인 경우에는 기생 용량뿐이지만, 이들의 합성 용량은 부하 용량 C에 비해 현저히 작다. 따라서, 제 2 트랜지스터 TR2는 오프 상태 시에는 실질적으로 하이 패스 필터로서 기여하지 않는다.

제 2 극한 조건으로서는 C_S=무한대라는 조건을 생각한다. 이 때, 도 2의 (A)의 회로는 SRAM을 사용한 프로그래머블 스위치의 경우와 마찬가지로, 패스 트랜지스터의 게이트의 전위를 고정값으로 간주할 수 있으므로 부스팅 효과가 전혀 얻어지지 않는다. 제 2 트랜지스터 TR2는 채널 저항과 게이트 용량에 의한 CR 회로, 즉 로우 패스 필터로서 기여하고, 부하 용량 C 및 부하 저항 R에 의하여 이차 로우 패스 필터가 구성되어 있는 것으로 간주할 수 있다.

또한, 시각 t=0에서의 기울기

(수학식 10)

를 생각하고 C_S가 무한대인 경우의 기울기를 산출하면,

(수학식 11)

이므로, 이차 로우 패스 필터가 구성되어 있는 것으로 간주하는 것이 타당하다. 응답 함수로 나타내어지는, 초기의 변화는 y(t)|r_c=∞, 즉 하이 패스 필터로서의 제 2 트랜지스터 TR2의 기여분에 상당하는 것을 알 수 있다. 또한, 응답 함수로 나타내어지는, 초기의 변화 후의 변화는 제 2 트랜지스터 TR2의 로우 패스 필터로서의 기여분에 상당하는 것을 알 수 있다.

이차적인 부스팅 효과를 유효하게 사용하기 위해서는 하이 패스 필터로서의 제 2 트랜지스터 TR2의 기여분을 크게, 즉 계수 k를 크게 하는 것이 설계상의 지침이 된다. 계수 k를 크게 하기 위해서는

i) 수학식 (5)에 있어서 C에 대한 C_gs _, _gd를 크게 하는 것

ii) 수학식 (9)에 있어서 C_S를 작게 하는 것

이 필요하다.

k를 0.1 정도 이상으로 한 경우, 응답 속도 향상 효과가 기대된다. 이 경우, 상기 i)에 따르면 제 2 트랜지스터 TR2의 채널 폭을 다음 단의 게이트 회로의 채널 폭의 4배 정도 이상, 상기 ii)에 따르면 C_S를 C_gs _// _gd _,C의 2배 미만으로 하면 좋다. 즉, 용량 소자 CS를 의도적으로 제공하지 않는 것이 바람직하다는 결론이 도출된다.

그러나, 현실의 설계에서는 응답 속도뿐만 아니라 유지 시간을 고려하여 제 2 트랜지스터 TR2의 크기, 용량 소자 CS의 크기를 설계한다. 예를 들어, 제 2 트랜지스터 TR2의 게이트와 소스 사이의 용량 및 게이트와 드레인 사이의 용량이 0.1fF(온 상태에서 채널 길이 100nm, 채널 폭 100nm, 게이트 절연막의 두께 2nm(EOT)에 상당함)이며, 제 1 트랜지스터 TR1의 오프 저항이 1×10²⁴Ω이면, 특히 용량 소자 CS를 제공하지 않아도 한 달 동안 노드 SN의 전위를 실용상 문제 없을 레벨로 유지할 수 있다. 다만, 채널 길이나 채널 면적이 감소된 경우에는 유지 시간이 저하된다. 또한, 사용 온도가 상승되면 오프 저항이 저하된다. 이러한 조건하에서는 의도적으로 용량을 제공하는 것이 바람직하다.

터널 효과로 인한 노드 SN으로부터의 전하 유출을 방지하기 위해서는 제 2 트랜지스터 TR2의 게이트 절연막의 물리적인 두께를 6nm 이상, 예를 들어 8nm 이상으로 하는 것이 요구된다. 그러므로, 고유전율 재료를 사용하여 물리적인 두께를 두껍게 함으로써 터널 전류를 방지하고, 산화막으로 환산되었을 때의 두께(EOT)를 작게 하면 좋다.

다만, 실제로는 의도적으로 용량 소자를 제공하지 않아도, 100nm 정도의 디자인 룰로 설계된 회로에서는 배선 사이의 기생 용량만으로 0.1fF 정도의 용량이 노드 SN에 형성된다.

상술한 회로 해석 결과로부터 도출되는, 도 2에 도시된 회로의 특징은 하이 패스 필터로서의 제 2 트랜지스터 TR2의 기능이며, 이 경우에는 C_gs 및 C_gd가 기여한다. 한편, 채널 저항 r_c는 하이 패스 필터로서의 제 2 트랜지스터 TR2의 기여에 영향을 미치지 않는다. 따라서, C_gs 및 C_gd의 형성에 충분한 전위, 즉 제 2 트랜지스터 TR2가 온 상태가 되는 전위가 용량 소자 CS에 유지되어 있으면, 상기 전위가 변동되어도 하이 패스 필터로서의 제 2 트랜지스터 TR2의 기여율은 변화되지 않는다.

이 기여율이 높은 경우, 노드 SN의 전위가 변동되어도 응답 속도는 변화되지 않는다. 즉, 용량 소자 CS에 유지되는 전위와 제 2 트랜지스터 TR2의 소스의 전위의 차이가 시간 경과에 따라 변화되어도 그 값이 제 2 트랜지스터 TR2의 문턱 값 이상이면, 노드 A로부터 노드 B로 전달되는 신호의 응답 속도의 열화가 적다. 또한, 노드 SN의 전위가 제 2 트랜지스터 TR2의 문턱 값 미만이 되자 응답 속도가 급격히 떨어진다.

한편, 이 기여율이 낮은 경우에는 극한으로서는 SRAM을 사용한 프로그래머블 스위치에 상당한다. 이 때 제 2 트랜지스터 TR2는 로우 패스 필터로서의 기여가 커지기 때문에, 게이트의 전위에 따라 응답 속도가 변화된다. 즉, 노드 SN의 전위가 시간 경과에 따라 변화되면 응답 속도도 점점 느리게 된다.

이와 같이 프로그래머블 스위치의 설계 지침을 제공할 수 있다. 또한, 상술한 설명에서는 제 2 트랜지스터 TR2가 N채널형인 것으로 하여 설명하였지만, P채널형이이어도 좋다.

제 1 트랜지스터 TR1에 사용할 수 있는 산화물 반도체에 대하여 설명한다.

산화물 반도체는 예를 들어, 인듐을 함유한다. 인듐을 함유한 산화물 반도체는 캐리어 이동도(전자 이동도)가 높다. 또한, 산화물 반도체는 원소 M을 함유하는 것이 바람직하다. 원소 M으로서는, 예를 들어 알루미늄, 갈륨, 이트륨, 또는 주석 등이 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체는 아연을 함유하는 것이 바람직하다. 산화물 반도체가 아연을 함유하면 결정질 산화물 반도체가 되기 쉽다. 또한, 산화물 반도체의 가전자대 상단의 에너지(Ev)는 예를 들어, 아연의 원자수비를 변화시킴으로써 제어할 수 있는 경우가 있다.

다만, 산화물 반도체는 인듐을 함유하지 않아도 좋다. 산화물 반도체는 예를 들어, Zn-Sn 산화물, Ga-Sn 산화물이어도 좋다.

또한, 산화물 반도체는 In과 M의 합을 100atomic%로 하였을 때, In과 M의 원자수 비율로서 In이 50atomic% 미만이고 M이 50atomic% 이상, 또는 In이 25atomic% 미만이고 M이 75atomic% 이상인 In-M-Zn 산화물이어도 좋다. 또한, 산화물 반도체는 In과 M의 합을 100atomic%로 하였을 때, In과 M의 원자수 비율로서 In이 25atomic% 이상이고 M이 75atomic% 미만, 또는 In이 34atomic% 이상이고 M이 66atomic% 미만인 In-M-Zn 산화물이어도 좋다.

또한, 산화물 반도체는 에너지 갭이 크다. 산화물 반도체의 에너지 갭은 2.7eV 이상 4.9eV 이하, 바람직하게는 3eV 이상 4.7eV 이하, 더 바람직하게는 3.2eV 이상 4.4eV 이하로 한다.

트랜지스터의 전기 특성을 안정화하기 위해서는 산화물 반도체 내의 불순물 농도를 저감시켜 고순도 진성화시키는 것이 유효하다. 또한, 산화물 반도체에서 주성분 이외(1atomic% 미만)의 경(輕)원소, 반금속 원소, 금속 원소 등은 불순물이다. 예를 들어, 수소, 리튬, 탄소, 질소, 불소, 나트륨, 실리콘, 염소, 칼륨, 칼슘, 티타늄, 철, 니켈, 구리, 게르마늄, 스트론튬, 지르코늄, 및 하프늄은 산화물 내에서 불순물일 수 있다. 따라서, 상기 산화물 반도체에 근접하는 막 내의 불순물 농도도 저감시키는 것이 바람직하다.

예를 들어, 산화물 반도체 내에 실리콘이 함유되어 있으면 불순물 준위가 형성되는 경우가 있다. 또한, 산화물 반도체의 표면에 실리콘이 있으면 불순물 준위가 형성되는 경우가 있다. 그러므로, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정한 산화물 반도체의 내부나 표면의 실리콘 농도를 1×10¹⁹atoms/cm³ 미만, 바람직하게는 5×10¹⁸atoms/cm³ 미만, 더 바람직하게는 2×10¹⁸atoms/cm³ 미만으로 한다.

또한, 산화물 반도체 내에서 수소는 불순물 준위를 형성하여 캐리어 밀도를 증대시키는 경우가 있다. 그러므로, SIMS로 측정한 산화물 반도체의 수소 농도를 2×10²⁰atoms/cm³ 이하, 바람직하게는 5×10¹⁹atoms/cm³ 이하, 더 바람직하게는 1×10¹⁹atoms/cm³ 이하, 보다 바람직하게는 5×10¹⁸atoms/cm³ 이하로 한다. 또한, 산화물 반도체 내에서 질소는 불순물 준위를 형성하여 캐리어 밀도를 증대시키는 경우가 있다. 그러므로, SIMS로 측정한 산화물 반도체의 질소 농도를 5×10¹⁹atoms/cm³ 미만, 바람직하게는 5×10¹⁸atoms/cm³ 이하, 더 바람직하게는 1×10¹⁸atoms/cm³ 이하, 보다 바람직하게는 5×10¹⁷atoms/cm³ 이하로 한다.

산화물 반도체는 예를 들어, 비단결정을 가져도 좋다. 비단결정은 예를 들어, CAAC(C-Axis Aligned Crystal), 다결정, 미결정, 비정질부를 갖는다.

산화물 반도체는 예를 들어, CAAC를 가져도 좋다. 또한, CAAC를 갖는 산화물 반도체를 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)로 부른다.

CAAC-OS는 예를 들어, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서 결정부가 확인되는 경우가 있다. CAAC-OS에 포함되는 결정부는 예를 들어, TEM에 의한 관찰상에서, 한 변이 100nm인 입방체 내에 들어가는 크기인 경우가 많다. 또한, CAAC-OS는 TEM에 의한 관찰상에서, 결정부와 결정부의 경계를 명확하게 확인할 수 없는 경우가 있다. 또한, CAAC-OS는 TEM에 의한 관찰상에서, 입계(그레인 바운더리(grain boundary)라고도 함)를 명확하게 확인할 수 없는 경우가 있다. CAAC-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 불순물이 편석(偏析)되는 경우가 적다. 또한, CAAC-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 결함 준위 밀도가 높아지는 경우가 적다. 또한, CAAC-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 전자 이동도가 저하되는 경우가 적다.

CAAC-OS는 예를 들어, 복수의 결정부를 가지고, 이 복수의 결정부에서 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 배향되어 있는 경우가 있다. 또한, 예를 들어, X선 회절(XRD: X-Ray Diffraction) 장치를 이용하여 out-of-plane법에 의하여 CAAC-OS를 분석하면, 2θ가 31° 근방인 피크가 나타날 수 있고 이 피크는 배향을 나타낸다. 또한, CAAC-OS는 예를 들어, 전자 회절 패턴에서 스폿(휘점)이 관측될 수 있다. 또한, 특히 빔 직경이 10nmφ 이하 또는 5nmφ 이하인 전자 빔을 사용하여 얻어지는 전자 회절 패턴을 나노 빔 전자 회절 패턴으로 부른다. 또한, CAAC-OS는 예를 들어, 다른 결정부 사이에서 각각 a축 및 b축의 방향이 배향되지 않는 경우가 있다. CAAC-OS는 예를 들어, c축이 배향되고, a축 또는/및 b축은 거시적으로 보면 배향되지 않는 경우가 있다.

CAAC-OS에 포함되는 결정부는 예를 들어, c축이 CAAC-OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 배향되고, 또한 a-b면에 수직인 방향에서 볼 때 금속 원자가 삼각형 또는 육각형으로 배열되고, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 사이에서 a축 및 b축의 방향이 각각 달라도 좋다. 본 명세서에 있어서, 단순히 '수직'이라고 기재한 경우, 80° 이상 100° 이하의 범위, 바람직하게는 85° 이상 95° 이하의 범위도 그 범주에 포함된다. 또한, 단순히 '평행'이라고 기재한 경우에는 -10° 이상 10° 이하의 범위, 바람직하게는 -5° 이상 5° 이하의 범위도 그 범주에 포함된다.

또한, CAAC-OS는 예를 들어, 결함 준위 밀도를 저감시킴으로써 형성할 수 있다. CAAC-OS를 형성하기 위해서는, 예를 들어 산화물 반도체에 산소 결손을 발생시키지 않는 것이 중요하다. 따라서, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 또는, CAAC-OS는 산소 결손이 적은 산화물 반도체이다.

불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성', 또는 '실질적으로 고순도 진성'으로 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도가 낮게 되는 경우가 있다. 따라서, 상기 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 전기 특성은 문턱 값이 음(노멀리 온이라고도 함)이 되기 어려운 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 따라서, 상기 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 전기 특성의 변동이 적어 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실될 때까지에 걸리는 시간이 길고, 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.

또한, 고순도 진성 또는 실질적으로 고순도 진성인 CAAC-OS를 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 적다.

산화물 반도체는 예를 들어, 다결정을 가져도 좋다. 또한, 다결정을 갖는 산화물 반도체를 다결정 산화물 반도체로 부른다. 다결정 산화물 반도체는 복수의 결정립을 포함한다.

산화물 반도체는 예를 들어, 미결정을 가져도 좋다. 또한, 미결정을 갖는 산화물 반도체를 미결정 산화물 반도체로 부른다.

미결정 산화물 반도체는 예를 들어, TEM에 의한 관찰상에서 결정부를 명확하게 확인할 수 없는 경우가 있다. 미결정 산화물 반도체에 포함되는 결정부는 예를 들어, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 예를 들어, 1nm 이상 10nm 이하의 미결정을 나노 결정(nc: nanocrystal)으로 부른다. 나노 결정을 갖는 산화물 반도체를 nc-OS(nanocrystalline Oxide Semiconductor)로 부른다. 또한, nc-OS는 예를 들어, TEM에 의한 관찰상에서 결정부와 결정부의 경계를 명확하게 확인할 수 없는 경우가 있다. 또한, 예를 들어 TEM에 의한 nc-OS의 관찰상에서 명확한 입계를 갖지 않기 때문에 불순물이 편석되는 경우가 적다. 또한 nc-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 결함 준위 밀도가 높게 되는 경우가 적다. 또한, nc-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 전자 이동도가 저하되는 경우가 적다.

nc-OS는 예를 들어, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역)에서 원자 배열에 주기성을 갖는 경우가 있다. 또한, nc-OS는 예를 들어, 결정부와 결정부 사이에 규칙성이 없기 때문에, 거시적으로 보면 원자 배열에 주기성이 관찰되지 않거나, 또는 장거리 질서가 관찰되지 않을 수 있다. 따라서, 예를 들어 분석 방법에 따라서는 nc-OS를 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 빔 직경이 큰 X선을 사용하는 XRD 장치를 이용하여 out-of-plane법에 의하여 nc-OS를 분석한 경우에, 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또한, 결정부보다 빔 직경이 큰(예를 들어 20nmφ 이상 또는 50nmφ 이상) 전자 빔을 사용하여 얻어지는 nc-OS의 전자 회절 패턴에서는, 할로 패턴이 관측되는 경우가 있다. 한편, 예를 들어 결정부의 크기와 빔 직경이 같거나 결정부보다 빔 직경이 작은(예를 들어 10nmφ 이하 또는 5nmφ 이하) 전자 빔을 사용하여 얻어지는 nc-OS의 나노 빔 전자 회절 패턴에서는 스폿이 관측되는 경우가 있다. 또한, nc-OS의 나노 빔 전자 회절 패턴에서는, 예를 들어, 휘도가 높은 환상 영역이 관측되는 경우가 있다. 또한, nc-OS의 나노 빔 전자 회절 패턴에서는, 예를 들어 환상 영역에 복수의 스폿이 관측되는 경우가 있다.

nc-OS는 미소한 영역에서 원자 배열에 주기성을 갖는 경우가 있기 때문에, 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 결정부와 결정부 사이에서 규칙성이 없기 때문에, CAAC-OS에 비해 결함 준위 밀도가 높다.

또한, 산화물 반도체가 CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 중 2종 이상을 갖는 혼합막이어도 좋다. 혼합막은 예를 들어, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 다결정 산화물 반도체의 영역, CAAC-OS의 영역 중 어느 2종 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은 예를 들어, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 다결정 산화물 반도체의 영역, CAAC-OS의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.

산화물 반도체는 다층막으로 구성되어도 좋다. 예를 들어, 산화물 반도체층(S1)과 산화물 반도체층(S2)이 이 순서로 형성된 다층막이어도 좋다.

이 때, 예를 들어 산화물 반도체층(S2)의 전도대 하단의 에너지(Ec)를 산화물 반도체층(S1)보다 낮게 한다. 구체적으로는 산화물 반도체층(S2)에, 산화물 반도체층(S1)에 사용하는 것보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하만큼 큰 산화물 반도체를 사용한다. 전자 친화력이란, 진공 준위와 전도대 하단의 에너지의 차이를 말한다.

또는, 예를 들어 산화물 반도체층(S2)의 에너지 갭을 산화물 반도체층(S1)보다 작게 한다. 또한, 에너지 갭은 예를 들어 광학적 기법으로 도출될 수 있다. 구체적으로는 산화물 반도체층(S2)에, 산화물 반도체층(S1)에 사용하는 것보다 에너지 갭이 0.1eV 이상 1.2eV 이하, 바람직하게는 0.2eV 이상 0.8eV 이하만큼 작은 산화물 반도체를 사용한다.

또는, 산화물 반도체는 예를 들어, 산화물 반도체층(S1), 산화물 반도체층(S2), 및 산화물 반도체층(S3)이 이 순서로 형성된 다층막이어도 좋다.

또는, 예를 들어 산화물 반도체층(S2)의 전도대 하단의 에너지(Ec)를 산화물 반도체층(S1) 및 산화물 반도체층(S3)보다 낮게 한다. 구체적으로는 산화물 반도체층(S2)에, 산화물 반도체층(S1) 및 산화물 반도체층(S3)에 사용하는 것보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하만큼 큰 산화물 반도체를 사용한다.

또는, 예를 들어 산화물 반도체층(S2)의 에너지 갭을 산화물 반도체층(S1) 및 산화물 반도체층(S3)보다 작게 한다. 구체적으로는 산화물 반도체층(S2)에, 산화물 반도체층(S1) 및 산화물 반도체층(S3)에 사용하는 것보다 에너지 갭이 0.1eV 이상 1.2eV 이하, 바람직하게는 0.2eV 이상 0.8eV 이하만큼 작은 산화물 반도체를 사용한다.

또는, 예를 들어 상부 게이트(top-gate)형 트랜지스터의 온 전류를 크게 하기 위해서는 산화물 반도체층(S3)의 두께가 얇을수록 바람직하다. 예를 들어, 산화물 반도체층(S3)의 두께를 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하로 한다. 한편, 산화물 반도체층(S3)은 전류 밀도가 높은 산화물 반도체층(S2)에, 게이트 절연막을 구성하는 원소(실리콘 등)가 침입되지 않도록 블로킹하는 기능도 갖는다. 그러므로, 산화물 반도체층(S3)은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 산화물 반도체층(S3)의 두께를 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상으로 한다.

또한, 산화물 반도체층(S1)은 두껍게, 산화물 반도체층(S2)은 얇게, 산화물 반도체층(S3)은 얇게 제공되는 것이 바람직하다. 구체적으로는 산화물 반도체층(S1)의 두께는 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 한다. 산화물 반도체층(S1)의 두께를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 함으로써 절연막과 산화물 반도체층(S1)의 계면으로부터 전류 밀도가 높은 산화물 반도체층(S2)까지의 거리를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 할 수 있다. 다만, 신호 처리 장치의 생산성이 저하되는 경우가 있기 때문에, 산화물 반도체층(S1)의 두께는 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하로 한다. 또한, 산화물 반도체층(S2)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 80nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.

예를 들어, 산화물 반도체층(S1)은 산화물 반도체층(S2)보다 두껍게, 산화물 반도체층(S2)은 산화물 반도체층(S3)보다 두껍게 하면 좋다.

상술한 바와 같은 산화물 반도체의 단층 또는 다층을 제 1 트랜지스터 TR1의 채널에 사용할 수 있다.

(실시형태 2)

도 3의 (A)는 프로그래머블 논리 장치(PLD)의 구성의 블록도이다. 또한, 본 명세서에 첨부된 블록도에서는 구성 요소가 기능별로 분류되어 서로 독립된 블록으로서 도시되어 있지만, 실제의 구성 요소는 기능별로 완전히 분리하기 어렵고 하나의 구성 요소가 복수의 기능에 관련될 수도 있다.

도 3의 (A)에 도시한 바와 같이, PLD(10)는 복수의 PLE(프로그래머블 논리 소자(11)를 구비한다. 그리고, 각 PLE(11)는 PLE(11)들 사이의 신호의 전송 경로 등을 정의하기 위한 정보를 포함한 컨피규레이션 데이터에 따라 제어된다.

구체적으로는, PLE(11)들 사이의 신호의 전송 경로 등의 제어는 복수의 배선으로 구성되는 배선군과, 배선군을 구성하는 배선 중 하나 이상의 배선의 선택을 컨피규레이션 데이터에 따라 제어하는 스위치를 갖는 배선 소자에 의하여 수행할 수 있다.

또한, 도 3의 (B)는 PLE(11)의 구성예의 블록도이다. PLE(11)는 LUT(룩업 테이블)(12), FF(플립플롭)(13), 및 MUX(멀티플렉서)(14)를 적어도 구비한다.

LUT(12)에는 논리 게이트로서의 LUT(12)의 기능을 정의하기 위한 정보를 포함한 컨피규레이션 데이터(18)가 입력된다. 즉, LUT(12)는 단자(16)로부터 LUT(12)에 입력되는 입력 신호의 논리 레벨(예를 들어, '1' 또는 '0')과, LUT(12)로부터 출력되는 출력 신호의 논리 레벨의 관계가 컨피규레이션 데이터(18)에 따라 결정된다.

FF(13)에는 LUT(12)로부터의 출력 신호가 입력된다. 또한, 하나의 PLE(11)가 구비하는 FF(13)에 다른 PLE(11)가 구비하는 FF(13)로부터 출력된 신호가 입력될 수도 있다. FF(13)는 입력된 이들 신호를 유지하는 기능을 갖는다.

MUX(14)에는 MUX(14)의 동작을 제어하기 위한 정보를 포함한 컨피규레이션 데이터(19)가 입력된다. MUX(14)는 LUT(12)로부터의 출력 신호와, FF(13)로부터의 출력 신호 중 어느 하나를 컨피규레이션 데이터(19)에 따라 선택하는 기능을 갖는다. MUX(14)에 의하여 선택된 신호는 PLE(11)의 단자(17)로부터 출력된다.

<멀티플렉서의 구성예>

도 4는 MUX(14)의 구체적인 구성의 일례이다. 도 4에 도시한 MUX(14)는 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)를 적어도 구비한다. 그리고 MUX(14)는 CM(15)(컨피규레이션 메모리)로부터 입력되는, 컨피규레이션 데이터를 포함한 신호에 따라, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)의 동작을 제어함으로써, 복수의 배선(25)(배선 25a, 배선 25b 등)에 입력된 신호 중 어느 하나를 선택하여, 하나 이상의 배선(26) 중 하나에 공급하는 기능을 갖는다. CM(15)는 컨피규레이션 데이터를 저장하는 레지스터에 상당한다.

배선(25a)을 복수의 배선(25) 중 하나라고 가정하면, 프로그래머블 스위치(20a)는 CM(15)으로부터 입력되는, 컨피규레이션 데이터를 포함한 신호에 따라, 배선(26a)(하나 이상의 배선(26) 중 하나)으로의 배선(25a)에 입력된 신호의 공급을 제어하는 기능을 갖는다. 또한, 배선(25b)을 복수의 배선(25) 중 다른 하나라고 가정하면, 프로그래머블 스위치(20b)는 CM(15)으로부터 입력되는, 컨피규레이션 데이터를 포함한 신호에 따라, 배선(26a)으로의 배선(25b)에 입력된 신호의 공급을 제어하는 기능을 갖는다.

또한, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)는 각각 트랜지스터(21) 및 트랜지스터(22)를 구비한다. 트랜지스터(21)는 트랜지스터(22)의 게이트로의 컨피규레이션 데이터를 포함한 신호의 입력을 제어하는 기능을 갖는다. 트랜지스터(22)는 게이트에 입력된 컨피규레이션 데이터를 포함한 신호에 따라 온 상태 또는 오프 상태가 결정된다. 트랜지스터(22)가 온 상태일 때, 배선(25a) 또는 배선(25b)에 입력된 신호가 트랜지스터(22)를 통하여 배선(26a)에 공급된다. 한편, 트랜지스터(22)가 오프 상태일 때, 배선(25a) 또는 배선(25b)에 입력된 신호는 배선(26a)에 공급되지 않는다.

구체적으로 설명하면, 트랜지스터(21)는 소스 및 드레인 중 하나에는 컨피규레이션 데이터를 포함한 신호가 입력되고, 소스 및 드레인 중 다른 하나가 트랜지스터(22)의 게이트에 접속된다. 트랜지스터(22)는 소스 및 드레인 중 하나가 배선(25a) 또는 배선(25b)에 접속되고, 소스 및 드레인 중 다른 하나가 배선(26a)에 접속된다.

그리고, 프로그래머블 스위치(20a)와 프로그래머블 스위치(20b)에 각각 입력되는, 컨피규레이션 데이터를 포함한 신호는 논리 레벨이 각각 다른 신호이다. 구체적으로 도 4에, 프로그래머블 스위치(20a)에 입력되는 신호의 논리 레벨이 인버터(27)에 의하여 반전된 신호가 프로그래머블 스위치(20b)에 입력되어 있는 예를 도시하였다. 다만, 인버터(27)를 사용하지 않고 프로그래머블 스위치(20a)와 프로그래머블 스위치(20b) 각각에 논리 레벨이 다른 상기 신호가 CM(15)으로부터 입력되어도 좋다.

또한, 도 4에서는 인버터(27)가 MUX(14)에 포함되지 않는 구성예를 도시하였지만, MUX(14)의 구성 요소에 인버터(27)가 포함되어도 좋다.

상기 구성에서는 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b) 중 하나에서 트랜지스터(22)가 온 상태가 되고, 다른 하나에서 트랜지스터(22)가 오프 상태가 된다. 즉, 배선(25a) 또는 배선(25b)에 입력된 신호 중 어느 하나만이 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)에 의하여 선택되어 배선(26a)에 공급된다. 즉, 도 4에 도시된 바와 같이, 외견상(또는 회로 구성적으로는) 배선(25a)은 프로그래머블 스위치(20a)(의 트랜지스터(22))를 통하여, 배선(25b)은 프로그래머블 스위치(20b)(의 트랜지스터(22))를 통하여, 배선(25a) 및 배선(25b) 양쪽 모두가 배선(26a)에 접속되어 있지만(또는 배선(25a)과 배선(26a) 사이에 프로그래머블 스위치(20a), 배선(25b)과 배선(26a) 사이에 프로그래머블 스위치(20b)가 각각 제공되어 있음), 실질적으로는 배선(25a) 및 배선(25b) 중 하나만이 배선(26a)에 접속되어 있는 상태가 된다.

또한, 복수의 배선(25)의 개수에 따라서는, MUX(14)에 복수의 프로그래머블 스위치(20a) 및 복수의 프로그래머블 스위치(20b)를 제공하여도 좋다. 이 경우에는 MUX(14)에는 복수의 프로그래머블 스위치(20a) 및 복수의 프로그래머블 스위치(20b)에 의하여 선택된 신호가 입력되는 복수의 배선(26a)이 존재하게 된다. 그리고, 이 경우 MUX(14)는 복수의 배선(26a)에 입력되는 신호를 더 선택하기 위한 하나 또는 복수의 프로그래머블 스위치(20a) 및 하나 또는 복수의 프로그래머블 스위치(20b)를 구비한다. 복수의 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)에 의한 신호의 선택을 반복함으로써, 최종적으로 하나 또는 복수의 신호가 MUX(14)로부터 출력되어도 좋다.

트랜지스터(21)로서는 트랜지스터(22)에 비해 오프 전류가 현저하게 작은 것을 사용한다. 실리콘보다 밴드 갭이 넓고 진성 캐리어 밀도가 낮은 반도체막에 채널 형성 영역이 형성되는 것을 특징으로 하는 트랜지스터는 오프 전류가 현저하게 작기 때문에, 트랜지스터(21)로서 사용하는 데에 적합하다. 이러한 반도체로서는 예를 들어, 밴드 갭이 실리콘의 2배 이상 큰 산화물 반도체나 질화 갈륨 등을 들 수 있다. 상기 반도체를 포함하는 트랜지스터는 실리콘이나 게르마늄 등 반도체로 형성된 일반적인 트랜지스터에 비해 오프 전류를 매우 작게 할 수 있다.

상기 구성을 갖는 트랜지스터(21)를 사용함으로써, 트랜지스터(21)가 오프 상태일 때 노드 SN에 유지되어 있는 전하가 누설되는 것을 막을 수 있다. 그리고, 노드 SN에 전하가 유지됨으로써 트랜지스터(22)의 온 상태 또는 오프 상태가 유지되기 때문에, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)에 의하여 신호가 선택된 상태도 유지된다.

또한, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)에서는 트랜지스터(21)가 오프 상태일 때 노드 SN이 부유 상태가 되기 때문에, 실시형태 1에서 설명한 부스팅 효과가 기대된다. 즉, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)에서는 노드 SN이 부유 상태이면, 배선(25a) 또는 배선(25b)의 전위가 로우 레벨로부터 하이 레벨로 변화됨에 따라, 트랜지스터(22)의 소스와 게이트 사이에 형성되는 용량에 의하여 노드 SN의 전위가 상승된다. 또한, 그 노드 SN의 전위의 상승폭은 트랜지스터(22)의 게이트에 입력된 컨피규레이션 데이터의 논리 레벨에 따라 달라진다.

그리고, 트랜지스터(22)의 게이트에 입력되는 신호의 전위가 작아져도, 즉 상기 게이트에 공급되는 전위가 낮아져도 상기 부스팅 효과에 의하여 MUX(14)를 정상적으로 동작시킬 수 있다. 또한, 도면에서는 노드 SN과 접속되는 용량 소자를 명확하게 도시하지 않았지만, 예를 들어 다른 배선과 노드 SN 사이에 기생 용량이 존재한다. 물론, 노드 SN에 접속되는 용량 소자를 의도적으로 제공하여도 좋다. 또한, 부스팅 효과를 얻기 위해서는 실시형태 1에서 제시한 설계 지침에 따라 용량 등을 설정하면 좋다.

<프로그래머블 스위치의 동작예>

다음에, 도 4에 도시한 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)의 동작예에 대하여 설명한다. 도 5의 (A)는 도 4에 도시한 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)와 각종 배선의 회로 구성의 일례이다. 또한, 도 5의 (B)는 상기 각종 배선에 입력되는 신호와, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)의 노드 SN의 전위의 타이밍 차트의 일례이다.

도 5의 (A)에 도시한 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b) 각각의 트랜지스터(21)의 게이트가 배선(23)과 접속되어 있다. 또한, 프로그래머블 스위치(20a)의 트랜지스터(21)는 소스 및 드레인 중 하나가 배선(24)과 접속되어 있고, 프로그래머블 스위치(20b)의 트랜지스터(21)는 소스 및 드레인 중 하나가 인버터(27)의 출력 단자와 접속되어 있다. 인버터(27)의 입력 단자는 배선(24)에 접속되어 있다.

도 5의 (B)에 도시한 바와 같이, 기간 T1에 배선(23)에 하이 레벨 전위가 공급되면, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b) 각각의 트랜지스터(21)가 온 상태가 된다. 또한, 논리 레벨 '1'에 대응하는 하이 레벨 전위가 배선(24)에 공급됨으로써, 프로그래머블 스위치(20a)에서는 논리 레벨 '1'에 대응하는 하이 레벨 전위가 트랜지스터(21)를 통하여 노드 SN에 공급된다. 또한, 프로그래머블 스위치(20b)에서는 논리 레벨 '0'에 대응하는 로우 레벨 전위가 트랜지스터(21)를 통하여 노드 SN에 공급된다. 또한, 프로그래머블 스위치(20a)에서 노드 SN에 공급되는 전위는 배선(24)의 전위보다 트랜지스터(21)의 문턱 값만큼 낮다.

기간 T1이 종료되면, 배선(23)에 로우 레벨 전위가 공급되고, 이로써 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b) 각각의 트랜지스터(21)는 오프 상태가 된다. 따라서, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b) 각각의 노드 SN의 전위가 유지된다.

다음에, 기간 T2에 배선(25a)의 전위가 로우 레벨로부터 하이 레벨로 변화되고, 배선(25b)에는 로우 레벨 전위가 공급된다. 프로그래머블 스위치(20a)에서는 노드 SN이 부유 상태이고 트랜지스터(22)가 강 반전 모드에 있기 때문에, 부스팅 효과에 의하여 배선(25a)의 전위가 로우 레벨로부터 하이 레벨로 변화됨에 따라 노드 SN의 전위가 더 상승된다. 한편, 프로그래머블 스위치(20b)에서는 배선(25b)에는 로우 레벨 전위가 공급되어 있고 트랜지스터(22)가 약 반전 모드에 있기 때문에, 노드 SN의 전위는 로우 레벨을 유지한다. 따라서, 프로그래머블 스위치(20a)의 트랜지스터(22)가 온 상태이고 프로그래머블 스위치(20b)의 트랜지스터(22)가 오프 상태이기 때문에, 프로그래머블 스위치(20a)를 통하여 배선(25a)의 전위가 배선(26a)에 공급된다. 또한, 프로그래머블 스위치(20a)의 노드 SN의 전위는 하이 레벨보다 높고, 노드 SN의 전위와 배선(25a)의 전위의 차이가 트랜지스터(22)의 문턱 값보다 크면, 배선(26a)의 전위가 실질적으로 배선(25a)의 전위와 같게 된다.

다음에, 기간 T3에 배선(25a)에 로우 레벨 전위가 공급되고, 배선(25b)의 전위가 로우 레벨로부터 하이 레벨로 변화된다. 프로그래머블 스위치(20a)에서는 노드 SN이 부유 상태이고 트랜지스터(22)가 강 반전 모드에 있지만, 배선(25a)의 전위가 로우 레벨이기 때문에, 노드 SN은 기간 T1에서 공급된 전위, 즉 배선(24)의 전위보다 트랜지스터(21)의 문턱 값만큼 낮은 전위가 유지된다. 한편, 프로그래머블 스위치(20b)에서는 노드 SN이 부유 상태이기 때문에, 부스팅 효과에 의하여 배선(25b)의 전위가 로우 레벨로부터 하이 레벨로 변화됨에 따라 노드 SN의 전위가 상승된다. 다만, 프로그래머블 스위치(20b)에서는 트랜지스터(22)가 약 반전 모드에 있기 때문에, 노드 SN의 전위의 상승폭은 기간 T2에서의 프로그래머블 스위치(20a)의 노드 SN의 전위의 상승폭보다 작다. 그러므로, 프로그래머블 스위치(20b)에서는 트랜지스터(22)의 오프 상태가 유지된다. 따라서, 배선(25a)의 전위가 로우 레벨이고 프로그래머블 스위치(20b)의 트랜지스터(22)가 비도통 상태이므로, 배선(26a)의 전위가 로우 레벨이 된다.

도 6은 2비트의 신호가 입력되는 MUX(14)의 구성의 일례이다. 도 6에 도시한 MUX(14)는 프로그래머블 스위치(20a) 내지 프로그래머블 스위치(20f)라는 6개의 프로그래머블 스위치(20)를 구비한다. 프로그래머블 스위치(20a) 내지 프로그래머블 스위치(20f)는 각각 트랜지스터(21) 및 트랜지스터(22)를 구비하며, 트랜지스터(21)와 트랜지스터(22)의 회로 구성은 도 4에 도시한 MUX(14)와 마찬가지이다.

다만, 도 6에 도시한 MUX(14)에서는 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20c)가 구비하는 트랜지스터(21)는 소스 및 드레인 중 하나가, 컨피규레이션 데이터를 포함한 신호가 입력되는 배선(24a)과 접속되어 있다. 또한, 프로그래머블 스위치(20b) 및 프로그래머블 스위치(20d)가 구비하는 트랜지스터(21)는 소스 및 드레인 중 하나가 인버터(27a)의 출력 단자와 접속되어 있다. 인버터(27a)의 입력 단자는 배선(24a)과 접속되어 있다. 또한, 프로그래머블 스위치(20e)가 구비하는 트랜지스터(21)는 소스 및 드레인 중 하나가, 컨피규레이션 데이터를 포함한 신호가 입력되는 배선(24b)과 접속되어 있다. 또한, 프로그래머블 스위치(20f)가 구비하는 트랜지스터(21)는 소스 및 드레인 중 하나가 인버터(27b)의 출력 단자와 접속되어 있다. 인버터(27b)의 입력 단자는 배선(24b)과 접속되어 있다.

또한, 도 6에 도시한 MUX(14)에서 프로그래머블 스위치(20a) 내지 프로그래머블 스위치(20d)가 각각 구비하는 트랜지스터(22)는 소스 및 드레인 중 하나가 배선(25a) 내지 배선(25d)과 각각 접속되어 있다. 또한, 프로그래머블 스위치(20a) 및 프로그래머블 스위치(20b)가 각각 구비하는 트랜지스터(22)는 소스 및 드레인 중 다른 하나가 프로그래머블 스위치(20e)가 구비하는 트랜지스터(22)의 소스 및 드레인 중 하나와 접속되어 있다. 또한, 프로그래머블 스위치(20c) 및 프로그래머블 스위치(20d)가 각각 구비하는 트랜지스터(22)는 소스 및 드레인 중 다른 하나가 프로그래머블 스위치(20f)가 구비하는 트랜지스터(22)의 소스 및 드레인 중 하나와 접속되어 있다. 프로그래머블 스위치(20e) 및 프로그래머블 스위치(20f)가 구비하는 트랜지스터(22) 각각의 소스 및 드레인 중 다른 하나는 배선(26a)과 접속되어 있다.

도 6에 도시한 MUX(14)에서는 배선(24a) 및 배선(24b)으로부터 입력되는, 컨피규레이션 데이터를 포함한 신호에 따라 트랜지스터(22)의 온 상태와 오프 상태가 결정된다. 그리고, 배선(25a) 내지 배선(25d)에 각각 입력된 신호 중 어느 하나가 컨피규레이션 데이터에 따라, 프로그래머블 스위치(20a) 내지 프로그래머블 스위치(20f)에 의하여 선택되어, 배선(26a)에 입력된다.

<PLE의 구성예>

도 7의 (A)는 도 3의 (B)에 도시한 PLE(11)의 구체적인 구성의 일례이다. 도 7의 (A)에 도시한 PLE(11)는 LUT(12), FF(13), MUX(14), LUT(12)용 컨피규레이션 데이터(18)가 저장되는 CM(18a), 및 MUX(14)용 컨피규레이션 데이터(19)가 저장되는 CM(15)을 구비한다.

LUT(12)는 CM(18a)에 저장되어 있는 컨피규레이션 데이터에 따라, 실행되는 논리 연산이 다르다. 그리고, LUT(12)에 의하여 수행되는 논리 연산이 컨피규레이션 데이터에 따라 확정되면, LUT(12)는 단자(16)에 공급된 복수의 입력 신호에 대응하는 출력 신호를 생성한다. FF(13)는 LUT(12)에서 생성되는 출력 신호를 유지하고, 신호 CK에 동기하여 LUT(12)의 출력 신호에 대응한 출력 신호를 출력한다.

MUX(14)에는 LUT(12)로부터의 출력 신호와, FF(13)로부터의 출력 신호가 입력되어 있다. 그리고, MUX(14)는 CM(15)에 저장되어 있는 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 어느 하나를 선택하여 출력하는 기능을 갖는다. MUX(14)로부터의 출력 신호는 단자(17)에 공급된다.

또한, 도 7의 (B)는 도 3의 (B)에 도시한 PLE(11)의 구체적인 구성의 다른 일례이다. 도 7의 (B)에 도시한 PLE(11)는 MUX(80)와, MUX(80)용 컨피규레이션 데이터가 저장되는 CM(81)을 구비한다는 점에서 도 7의 (A)에 도시한 PLE(11)와 구성이 다르다.

MUX(80)에는 LUT(12)로부터의 출력 신호와, 단자(82)로부터 입력된, 다른 PLE(11)가 구비하는 FF(13)로부터의 출력 신호가 입력되어 있다. 그리고, MUX(80)는 CM(81)에 저장되어 있는 컨피규레이션 데이터에 따라 상기 2개의 출력 신호 중 어느 하나를 선택하여 출력하는 기능을 갖는다.

또한, 도 7의 (B)에 도시한 PLE(11)에 있어서 FF(13)는 MUX(80)로부터의 출력 신호를 유지하고 신호 CK에 동기하여 LUT(12)의 출력 신호에 대응한 출력 신호를 출력한다.

또한, 도 7의 (A) 또는 (B)에 도시한 PLE(11)가 컨피규레이션 데이터에 따라 FF(13)의 종류를 정의할 수 있는 구성을 가져도 좋다. 구체적으로는, 컨피규레이션 데이터에 따라 FF(13)가 D형 플립플롭, T형 플립플롭, JK형 플립플롭, 또는 RS형 플립플롭 중 어느 것으로서 기능하게 되어도 좋다.

<PLD의 구성예>

도 8의 (A)는 PLD(10)의 구조의 일부를 모식적으로 도시한 일례이다. 도 8의 (A)에 도시한 PLD(10)는 복수의 PLE(11), 복수의 PLE(11) 중 어느 것에 접속된 배선군(121), 및 배선군(121)을 구성하는 배선들 사이의 접속을 제어하는 스위치 영역(122)을 구비한다. 배선군(121) 및 스위치 영역(122)이 라우팅 리소스(routing resource)(123)에 상당한다. 스위치 영역(122)에 의하여 제어되는 배선 사이의 접속 및 절단은 컨피규레이션 데이터에 따라 결정된다.

도 8의 (B)는 스위치 영역(122)의 구성예이다. 도 8의 (B)에 도시한 스위치 영역(122)은 배선군(121)에 포함되는 배선(125)과 배선(126)의 접속 및 절단을 제어하는 기능을 갖는다. 구체적으로는, 스위치 영역(122)은 트랜지스터(127) 내지 트랜지스터(132)를 구비한다. 트랜지스터(127)는 배선(125)의 PointA와 배선(126)의 PointC의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(128)는 배선(125)의 PointB와 배선(126)의 PointC의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(129)는 배선(125)의 PointA와 배선(126)의 PointD의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(130)는 배선(125)의 PointB와 배선(126)의 PointD의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(131)는 배선(125)의 PointA와 PointB의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(132)는 배선(126)의 PointC와 PointD의 전기적인 접속을 제어하는 기능을 갖는다.

그리고, 트랜지스터(127) 및 트랜지스터(132)의 온 상태 또는 오프 상태의 선택(스위칭)은 컨피규레이션 데이터에 따라 결정된다. 구체적으로 말하면, PLD(10)의 경우, 트랜지스터(127) 내지 트랜지스터(132)의 게이트에 입력되는 신호의 전위가 컨피규레이션 데이터에 따라 결정된다.

또한, 스위치 영역(122)은 배선군(121)과, PLD(10)의 출력 단자(124)의 전기적인 접속을 제어하는 기능을 갖는다.

도 9는 PLD(10) 전체의 구성의 일례이다. 도 9에서는 PLD(10)에 I/O 소자(140), PLL(phase lock loop)(141), RAM(142), 승산기(143)가 제공되어 있다. I/O 소자(140)는 외부 회로로부터 PLD(10)로의 신호 입력, 또는 PLD(10)로부터 외부 회로로의 신호 출력을 제어하는 인터페이스로서의 기능을 갖는다. PLL(141)은 신호 CK를 생성하는 기능을 갖는다. RAM(142)은 논리 연산에 사용되는 데이터를 저장하는 기능을 갖는다. 승산기(143)는 승산 전용 논리 회로에 상당한다. 다만, PLD(10)가 승산을 수행하는 기능을 가지고 있으면, 승산기(143)를 반드시 제공할 필요는 없다.

<PLD의 단면 구조예>

도 10은 PLD의 단면 구조의 일례이다. 또한, 도 10은 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(21)가 단결정 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(22) 위에 형성되는 예를 도시한 것이다.

또한, 트랜지스터(22)는 비정질, 미결정, 다결정, 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체막을 활성층에 사용할 수도 있다. 또는, 트랜지스터(22)는 산화물 반도체막에 채널 형성 영역을 가져도 좋다. 모든 트랜지스터가 산화물 반도체막에 채널 형성 영역을 갖는 경우, 트랜지스터(21)는 트랜지스터(22) 위에 적층되지 않아도 좋고, 트랜지스터(21)와 트랜지스터(22)는 동일한 층에 형성되어 있어도 좋다.

실리콘 박막을 사용하여 트랜지스터(22)를 형성하는 경우, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의하여 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표면부를 박리한 단결정 실리콘 등을 이용할 수 있다.

트랜지스터(22)가 형성되는 반도체 기판(200)은 예를 들어, n형 또는 p형 도전형을 갖는 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판, ZnSe 기판 등) 등을 사용할 수 있다. 도 10은 n형 도전성을 갖는 단결정 실리콘 기판을 사용한 예를 도시한 것이다.

또한, 트랜지스터(22)는 소자 분리용 절연막(201)에 의하여 다른 트랜지스터와 전기적으로 분리되어 있다. 소자 분리용 절연막(201)의 형성에는 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 사용할 수 있다.

구체적으로 트랜지스터(22)는 반도체 기판(200)에 형성된 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(202) 및 불순물 영역(203)과, 게이트 전극(204)과, 반도체 기판(200)과 게이트 전극(204) 사이에 제공된 게이트 절연막(205)을 구비한다. 게이트 전극(204), 및 불순물 영역(202)과 불순물 영역(203) 사이에 형성되는 채널 형성 영역은 게이트 절연막(205)을 개재(介在)하여 서로 중첩된다.

트랜지스터(22) 위에는 절연막(209)이 제공되어 있다. 절연막(209)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 불순물 영역(202)에 접촉하는 배선(210), 불순물 영역(203)에 접촉하는 배선(211), 및 게이트 전극(204)과 전기적으로 접속되는 배선(212)이 형성되어 있다.

또한, 배선(210)은 절연막(209) 위에 형성된 배선(215)과 전기적으로 접속되어 있고, 배선(211)은 절연막(209) 위에 형성된 배선(216)과 전기적으로 접속되어 있고, 배선(212)은 절연막(209) 위에 형성된 배선(217)과 전기적으로 접속되어 있다.

배선(215) 내지 배선(217) 위에는 절연막(220)과 절연막(240)이 순차적으로 적층된다. 절연막(220) 및 절연막(240)에는 개구부가 형성되고, 이 개구부에는 배선(217)과 전기적으로 접속되는 배선(221)이 형성되어 있다.

그리고, 도 10에서는 절연막(240) 위에 트랜지스터(21)가 형성되어 있다.

트랜지스터(21)는 절연막(240) 위에, 산화물 반도체를 포함하는 반도체막(230)과, 반도체막(230) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(232) 및 도전막(233)과, 반도체막(230), 도전막(232), 및 도전막(233) 위의 게이트 절연막(231)과, 게이트 절연막(231) 위에 위치하고 도전막(232)과 도전막(233) 사이에서 반도체막(230)과 중첩된 게이트 전극(234)을 구비한다. 또한, 도전막(233)은 배선(221)과 전기적으로 접속된다.

그리고, 트랜지스터(21) 위에 절연막(241)과 절연막(242)이 순차적으로 적층된다. 절연막(241) 및 절연막(242)에는 개구부가 형성되고, 상기 개구부에서 게이트 전극(234)에 접촉하는 도전막(243)이 절연막(241) 위에 제공된다.

또한, 도 10에서, 트랜지스터(21)는 게이트 전극(234)을 반도체막(230)의 위 또는 아래에 적어도 구비하고 있으면 좋지만, 반도체막(230)을 사이에 개재하는 한 쌍의 게이트 전극을 구비하여도 좋다.

반도체막(230)을 사이에 개재하는 한 쌍의 게이트 전극을 트랜지스터(21)가 구비하는 경우, 한쪽 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 공급되고, 다른 쪽 게이트 전극은 전위가 다른 곳으로부터 공급되어 있는 상태이어도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 높이의 전위가 공급되어 있어도 좋고, 다른 쪽 게이트 전극에만 접지 전위 등 고정 전위가 공급되어 있어도 좋다. 다른 쪽 게이트 전극에 공급되는 전위의 높이를 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.

또한, 도 10은 트랜지스터(21)가 하나의 게이트 전극(234)에 대응한 하나의 채널 형성 영역을 갖는 싱글 게이트 구조인 예를 도시한 것이다. 그러나, 트랜지스터(21)는 서로 전기적으로 접속된 복수의 게이트 전극을 구비함으로써 하나의 활성층에 복수의 채널 형성 영역을 갖는 멀티 게이트 구조이어도 좋다.

도 11은 PLD의 다른 구성예이다.

도 11에 있어서, 트랜지스터(21) 및 트랜지스터(22)의, 채널 길이 방향(소스와 드레인 사이를 연결하는 방향)으로의 단면도를 A1-A2에 도시하고, 채널 폭 방향(채널 길이 방향과 직교한 방향)으로의 단면도를 A3-A4에 도시하였다. 다만, 트랜지스터(21)의 채널 길이 방향의 레이아웃과 트랜지스터(22)의 채널 길이 방향의 레이아웃이 반드시 일치하지 않아도 된다. 또한, 도면은 단결정 실리콘에 채널 형성 영역을 갖는 트랜지스터(22) 위에, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(21)가 제공되는 예를 도시한 것이다. 도 11은 단결정 실리콘 기판을 반도체 기판(300)으로서 사용하는 예이다.

또한, 트랜지스터(22)는 소자 분리법에 의하여 다른 반도체 소자와 전기적으로 분리되어 있다. 소자 분리법으로서는 트렌치 분리법(STI법: Shallow Trench Isolation법) 등을 이용할 수 있다. 도 11은 트렌치 분리법을 이용하여 트랜지스터(22)를 전기적으로 분리한 예를 도시한 것이다. 에칭 등으로 반도체 기판(300)에 형성된 트렌치를 산화 실리콘 등이 포함된 절연물로 매립한 후, 이 절연물을 에칭 등에 의하여 부분적으로 제거함으로써 형성되는 소자 분리용 절연막(301)에 의하여 트랜지스터(22)를 소자 분리하는 예이다.

또한, 트렌치 이외의 영역에 존재하는 반도체 기판(300)의 볼록부에는 트랜지스터(22)의 불순물 영역(302) 및 불순물 영역(303)과, 불순물 영역(302)과 불순물 영역(303)에 끼워진 채널 형성 영역(304)이 제공된다. 또한, 트랜지스터(22)는 채널 형성 영역(304)을 덮는 절연막(305)과, 절연막(305)을 개재하여 채널 형성 영역(304)과 중첩되는 게이트 전극(306)을 구비한다.

트랜지스터(22)에서는 채널 형성 영역(304)의 볼록부의 측부 및 상부와 게이트 전극(306)이 절연막(305)을 개재하여 중첩됨으로써 채널 형성 영역(304)의 측부와 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 그러므로, 기판 위에서의 트랜지스터(22)의 점유 면적을 작게 억제하면서 트랜지스터(22)에서의 캐리어 이동량을 증가시킬 수 있다. 이로써 트랜지스터(22)의 온 전류는 커지고 전계 효과 이동도도 높아진다. 특히 채널 형성 영역(304)의 볼록부의 채널 폭 방향의 길이(채널 폭)를 W, 채널 형성 영역(304)의 볼록부의 두께를 T로 할 때, 채널 폭 W에 대한 두께 T의 비율에 상당하는 종횡비가 높은 경우, 캐리어가 흐르는 범위가 더 넓어지기 때문에 트랜지스터(22)의 온 전류를 더 크게 할 수 있고 전계 효과 이동도도 더 높일 수 있다.

또한, 벌크 반도체 기판을 사용한 트랜지스터(22)의 경우, 종횡비는 0.5 이상인 것이 바람직하고, 1 이상이면 더 바람직하다.

트랜지스터(22) 위에는 절연막(311)이 제공되어 있다. 절연막(311)에는 개구부가 형성된다. 그리고, 이 개구부에는 불순물 영역(302)과 전기적으로 접속되는 도전막(312), 불순물 영역(303)과 전기적으로 접속되는 도전막(313), 및 게이트 전극(306)과 전기적으로 접속되는 도전막(314)이 형성되어 있다. 도전막(312)은 절연막(311) 위에 형성된 도전막(316)에, 도전막(313)은 절연막(311) 위에 형성된 도전막(317)에, 도전막(314)은 절연막(311) 위에 형성된 도전막(318)에 각각 전기적으로 접속되어 있다.

도전막(316) 내지 도전막(318) 위에는 절연막(320)이 제공된다. 그리고, 절연막(320) 위에는 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(321)이 제공된다. 절연막(321) 위에는 절연막(322)이 제공되고 절연막(322) 위에는 트랜지스터(21)가 제공된다.

절연막(321)은 밀도가 높고 치밀할수록, 또한 댕글링 본드가 적고 화학적으로 안정적일수록 블로킹 효과가 더 높다. 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(321)의 예로서는 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용할 수 있다. 수소나 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(321)의 예로서는 질화 실리콘, 질화산화 실리콘 등을 사용할 수 있다.

트랜지스터(21)는 반도체막(330), 반도체막(330)에 접촉하는 도전막(332) 및 도전막(333), 반도체막(330)을 덮는 절연막(331), 및 절연막(331)을 개재하여 반도체막(330)과 중첩되는 게이트 전극(334)을 구비한다. 도전막(332) 및 도전막(333)은 소스 전극 또는 드레인 전극으로서 기능한다. 도전막(333)은 절연막(320) 내지 절연막(322)에 형성된 개구부에서 도전막(318)과 접속되어 있다.

또한, 트랜지스터(21) 위에 절연막이 제공되어도 좋다. 절연막에 개구부가 형성되고 이 개구부에서 게이트 전극(334)에 접촉하는 도전체가 절연막 위에 제공되어도 좋다.

또한, 도 11에서 트랜지스터(21)는 게이트 전극(334)을 적어도 반도체막(330)의 위 또는 아래에 구비하면 좋지만, 절연막(322)을 사이에 개재하여 반도체막(330)과 중첩되는 게이트 전극을 더 구비하여도 좋다.

트랜지스터(21)가 한 쌍의 게이트 전극을 구비하는 경우, 한쪽 게이트 전극에는 온 상태 또는 오프 상태를 제어하기 위한 신호가 공급되고, 다른 쪽 게이트 전극은 다른 전위가 독립적으로 공급되는 상태이어도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 공급되어도 좋고, 다른 쪽 게이트 전극에만 접지 전위 등 고정 전위가 공급되어도 좋다. 다른 쪽 게이트 전극에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.

또한, 도 11은 트랜지스터(21)가 하나의 게이트 전극(334)에 대응하는 하나의 채널 형성 영역을 갖는 싱글 게이트 구조인 예를 도시한 것이다. 트랜지스터(21)에, 예를 들어 전기적으로 접속된 복수의 게이트 전극을 제공함으로써 하나의 산화물 반도체막에 복수의 채널 형성 영역을 갖는 멀티 게이트 구조로 할 수 있다.

도 11에 있어서, 트랜지스터(21)는 반도체막(330)이 반도체막(330a) 내지 반도체막(330c)으로 이루어진 3층 구조이며, 반도체막(330a) 및 반도체막(330b)을 제공한 후에 도전막(332)과 도전막(333)을 제공하고, 이 후에 반도체막(330c)이 제공된다. 그러나, 반도체막(330a) 내지 반도체막(330c) 중 어느 하나 또는 2개를 구비하지 않는 구조이어도 좋다.

A: 노드
B: 노드
CS: 용량 소자
SN: 노드
TR1: 제 1 트랜지스터
TR2: 제 2 트랜지스터
R: 부하 저항
C: 부하 용량
X: 노드
Y: 노드
Z: 노드
10: PLD
11: PLE
12: LUT
13: FF
14: MUX
15: CM
16: 단자
17: 단자
18: 컨피규레이션 데이터
18a: CM
19: 컨피규레이션 데이터
20: 프로그래머블 스위치
20a: 프로그래머블 스위치
20b: 프로그래머블 스위치
20c: 프로그래머블 스위치
20d: 프로그래머블 스위치
20e: 프로그래머블 스위치
20f: 프로그래머블 스위치
21: 트랜지스터
22: 트랜지스터
23: 배선
24: 배선
24a: 배선
24b: 배선
25: 배선
25a: 배선
25b: 배선
25c: 배선
25d: 배선
26: 배선
26a: 배선
27: 인버터
27a: 인버터
27b: 인버터
80: MUX
81: CM
82: 단자
121: 배선군
122: 스위치 영역
123: 라우팅 리소스
124: 출력 단자
125: 배선
126: 배선
127: 트랜지스터
128: 트랜지스터
129: 트랜지스터
130: 트랜지스터
131: 트랜지스터
132: 트랜지스터
140: I/O 소자
141: PLL
142: RAM
143: 승산기
200: 반도체 기판
201: 소자 분리용 절연막
202: 불순물 영역
203: 불순물 영역
204: 게이트 전극
205: 게이트 절연막
209: 절연막
210: 배선
211: 배선
212: 배선
215: 배선
216: 배선
217: 배선
220: 절연막
221: 배선
230: 반도체막
231: 게이트 절연막
232: 도전막
233: 도전막
234: 게이트 전극
240: 절연막
241: 절연막
242: 절연막
243: 도전막
300: 반도체 기판
301: 소자 분리용 절연막
302: 불순물 영역
303: 불순물 영역
304: 채널 형성 영역
305: 절연막
306: 게이트 전극
311: 절연막
312: 도전막
313: 도전막
314: 도전막
316: 도전막
317: 도전막
318: 도전막
320: 절연막
321: 절연막
322: 절연막
330: 반도체막
330a: 반도체막
330b: 반도체막
330c: 반도체막
331: 절연막
332: 도전막
333: 도전막
334: 게이트 전극

Claims

신호 처리 장치에 있어서,
제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 용량 소자를 포함하는 프로그래머블 스위치를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 용량 소자의 제 1 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 1 단자는 제 2 용량 소자에 전기적으로 접속되고,
상기 제 1 용량 소자의 제 1 용량은 제 2 용량과 제 3 용량의 합의 2배 미만이고,
상기 제 2 용량은 상기 제 2 트랜지스터의 상기 게이트와 상기 제 2 트랜지스터의 제 2 단자 사이의 용량이고,
상기 제 3 용량은 상기 제 2 용량 소자의 용량과, 상기 제 2 트랜지스터의 상기 게이트와 상기 제 2 트랜지스터의 상기 제 1 단자 사이의 용량의 직렬 합성 용량인, 신호 처리 장치.
제 1 항에 있어서,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 신호 처리 장치.
제 2 항에 있어서,
상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 신호 처리 장치.
제 1 항에 있어서,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 단결정 실리콘을 포함하는 채널 형성 영역을 포함하고,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 위에 형성되는, 신호 처리 장치.
제 1 항에 있어서,
상기 제 1 용량 소자는 기생 용량만으로 형성되는, 신호 처리 장치.
제 1 항에 있어서,
제 1 프로그래머블 논리 소자 및 제 2 프로그래머블 논리 소자를 더 포함하고,
상기 제 1 프로그래머블 논리 소자의 출력 단자는 상기 제 2 트랜지스터의 상기 제 2 단자에 전기적으로 접속되고,
상기 제 2 프로그래머블 논리 소자의 입력 단자는 상기 제 2 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는, 신호 처리 장치.
제 6 항에 있어서,
상기 제 1 프로그래머블 논리 소자는 제 1 컨피규레이션 메모리를 포함하고,
상기 제 2 프로그래머블 논리 소자는 제 2 컨피규레이션 메모리를 포함하고,
상기 제 1 프로그래머블 논리 소자의 기능은 상기 제 1 컨피규레이션 메모리에 저장된 제 1 컨피규레이션 데이터에 따라 변화되고,
상기 제 2 프로그래머블 논리 소자의 기능은 상기 제 2 컨피규레이션 메모리에 저장된 제 2 컨피규레이션 데이터에 따라 변화되는, 신호 처리 장치.
신호 처리 장치에 있어서,
제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 용량 소자를 포함하는 프로그래머블 스위치와;
제 3 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 용량 소자의 제 1 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 1 단자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 2 트랜지스터의 채널 폭은 상기 제 3 트랜지스터의 채널 폭의 4배 이상인, 신호 처리 장치.
제 8 항에 있어서,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 신호 처리 장치.
제 9 항에 있어서,
상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 신호 처리 장치.
제 8 항에 있어서,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 단결정 실리콘을 포함하는 채널 형성 영역을 포함하고,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 위에 형성되는, 신호 처리 장치.
제 8 항에 있어서,
상기 제 1 용량 소자는 기생 용량만으로 형성되는, 신호 처리 장치.
제 8 항에 있어서,
제 1 프로그래머블 논리 소자 및 제 2 프로그래머블 논리 소자를 더 포함하고,
상기 제 1 프로그래머블 논리 소자의 출력 단자는 상기 제 2 트랜지스터의 제 2 단자에 전기적으로 접속되고,
상기 제 2 프로그래머블 논리 소자의 입력 단자는 상기 제 2 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는, 신호 처리 장치.
제 13 항에 있어서,
상기 제 1 프로그래머블 논리 소자는 제 1 컨피규레이션 메모리를 포함하고,
상기 제 2 프로그래머블 논리 소자는 제 2 컨피규레이션 메모리를 포함하고,
상기 제 1 프로그래머블 논리 소자의 기능은 상기 제 1 컨피규레이션 메모리에 저장된 제 1 컨피규레이션 데이터에 따라 변화되고,
상기 제 2 프로그래머블 논리 소자의 기능은 상기 제 2 컨피규레이션 메모리에 저장된 제 2 컨피규레이션 데이터에 따라 변화되는, 신호 처리 장치.
신호 처리 장치에 있어서,
제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 용량 소자를 포함하는 프로그래머블 스위치와;
제 3 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 용량 소자의 제 1 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 1 단자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 용량 소자의 제 1 용량은 제 2 용량과 제 3 용량의 합의 2배 미만이고,
상기 제 2 용량은 상기 제 2 트랜지스터의 상기 게이트와 상기 제 2 트랜지스터의 제 2 단자 사이의 용량이고,
상기 제 3 용량은 상기 제 3 트랜지스터의 게이트 용량과, 상기 제 2 트랜지스터의 상기 게이트와 상기 제 2 트랜지스터의 상기 제 1 단자 사이의 용량의 직렬 합성 용량인, 신호 처리 장치.
제 15 항에 있어서,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 신호 처리 장치.
제 16 항에 있어서,
상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 신호 처리 장치.
제 15 항에 있어서,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 단결정 실리콘을 포함하는 채널 형성 영역을 포함하고,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 위에 형성되는, 신호 처리 장치.
제 15 항에 있어서,
상기 제 1 용량 소자는 기생 용량만으로 형성되는, 신호 처리 장치.
제 15 항에 있어서,
제 1 프로그래머블 논리 소자 및 제 2 프로그래머블 논리 소자를 더 포함하고,
상기 제 1 프로그래머블 논리 소자의 출력 단자는 상기 제 2 트랜지스터의 상기 제 2 단자에 전기적으로 접속되고,
상기 제 2 프로그래머블 논리 소자의 입력 단자는 상기 제 2 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는, 신호 처리 장치.