JPH01107395A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にＭＯＳメモリに係り、特にプ
ロセス加工結果及びこれにより生じるＭＯＳＦＥＴの特
性が多少変動してもアクセス時間を大きく変動させない
ＭＯＳメモリに関する。

〔従来の技術〕

従来のＭＯＳダイナミックメモリ（ＤＲＡＭ）回路を第
５図に示す、同図で２がメモリアレ一部。

１がメモリアレー、回路を駆動、制御する周辺回路であ
る。メモリアレー回路において、ＭＣはメモリセル（同
図では簡単化のため０印で示す）で、１個の阿０５ＦＥ
Ｔと１個のコンデンサから成り、コンデンサの電荷の有
無によって情報の“１″、“０″を蓄積する。Ｄｏ（石
τ）〜Ｄａ　（Ｄａ）はデータ線、Ｗｏ　＝Ｗａはワー
ド線で、これらを選択、駆動することにより所定のメモ
リセルへの書き込み、読み出しを行なうｅ　ＳＡａ　”
ＳＡａは増幅器（ここではセンスアンプという）でメモ
リセルから読み出された微少なメモリセル信号を増幅す
る。この増幅器は例えば第６図の破線で囲んだ回路を用
いる。なお、同図で矢印を付加したＭＯＳＦＥＴがｐチ
ャネルＭＯ３ＦＥＴでその他はｎチャネルＭＯ３ＦＥ！
Ｔである（この他の図についても同様）、ＷＤｏ〜Ｗ　
Ｄ　ｓはワード線駆動回路で、列デコーダＸＤＥＣから
の信号と周辺回路からの信号φ２によりワード線を選択
し駆動する。この回路としては１例えばアイ・イー・イ
ー・イー　ジャーナル　オン　ソリッド　ステート　サ
ーキット　ニス・シー２１゜３　（１９８６年）第３８
４頁（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆＳｏｌｉｄ−３
ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　５Ｃ−２１，３（１９８
６）Ｐ、３８４）に記載されている回路が用いられる。

ＹＤｏ＝ＹＤｓはデータ線選択回路で１行デコーダＹＤ
ＥＣからの信号と周辺回路からの信号φ番によりデータ
線を選択し、共通データ線Ｉ１０゜工／τと接続する。

この回路としては、例えば第７図に示す回路が用いられ
る。なお第５図においてデータ線プリチャージ回路は説
明を簡単にするために省略した。

周辺回路において、ＢＰｏ”ＢＰｔはパッケージのピン
とチップ内部回路を接続するためのボンディング用パッ
ドである。このパッドへチップ外部からの制御信号が入
力される。　Ａ　Ｂｏ　”Ａ　Ｂδはアドレスバッファ
回路で、チップ外部からのアドレス信号をチップ内部の
信号レベルに変換し、肯定と否定の２つの信号を作る回
路である。このアドレスバッファ回路には、例えば第８
図に示すような回路を用いる。ＭＡは増幅器（ここでは
メインアンプという）で、共通データ線Ｉ１０．Ｉ１０
に読み出されたメモリセル信号を増幅する。

この増幅器には例えばアイ・ニス・ニス・シー・シー　
ダイジェスト・オン・テクニカル・ペーパーズ、第２２
２頁〜第２２３頁（ＩＳＳＣＣ’　８４Ｄｉｇｅｓｔ　
ｏｆ　Ｔａｃｈｎｉｃａｌ　Ｐａｐａｒｓ　ｐ　２２２
〜ｐ　２２３　）に示す回路が用いられる。ＯＡはＭＡ
で増幅したメモリセル信号をチップ外部へ出力するため
の出力バッファ回路である。この回路には例えば第９図
に示す回路を用いるｅ　Ｄ　ｉＢはデータ入力バッファ
回路で、チップ外部からの書き込みデータをチップ内部
の信号レベルに変換し、１！？定と否定の２つの信号を
作る回路である。このデータ人力バッファ回路は例えば
アドレスバッファ回路と同様の回路を用いる。ＰＣは内
部クロック信号発生回路部でアドレスバッファ回路、メ
モリアリ−、メインアンプ等を駆動する内部クロック信
号φ１〜φＢを発生する。この内部クロック信号発生回
路部は、チップ外部よりパッドＢＰｏに印加された外部
クロック信号をチップ内部の信号レベルに変換する入力
回路ＩＢ、駆動回路ＤＲＶ　（ＤＲＶｉ〜ＤＲＶｇ）及
び入力信号をある時間遅延させて出力する遅延回路ＤＬ
Ｙ　（ＤＬＹｚ　＝ＤＲＹｓ　）で構成される。入力回
路及び駆動回路は１例えば第１０図に示すようなＣＭＯ
Ｓインバータの縦続接続によって構成される。また遅延
回路は、ＣＭＯＳインバータの縦続接続や、シンポジウ
ム　オンブイ・エル・ニス・アイ　サーキット（１９８
７年）第４５頁から第４６頁（Ｓｙｍｐ、ｏｎ　ＶＬＳ
Ｉ　Ｃ１ｒｃｕｉｔｓ。

ｐｐ、４５−４６，１９８７）に記載されているように
第１１図に示すようなＣＭＯＳインバータの縦続接続部
に容量Ｃを挿入した回路や、第１２図に示すように抵抗
Ｒと容量Ｃで構成された回路などが用いられる。

第５図に示す従来回路の動作を第１３図の電圧波形を用
いて説明する。ＢＰｏに外部クロック信号ＣＬＫが入力
されると所定の遅延時間をもって内部クロック信号φｌ
が立上る。これによりアドレスバッファ回路ＡＢｏ”Ａ
ｌ１ａが活性化され。

この時Ｂ　Ｐ　ｔ〜ＢＰ４に入力されいたアドレス信号
がとり込まれ、内部アドレス信号ａｏ（ττ）〜ａｓ（
ａａ）を発生する。この信号を列デコーダＸＤＥＣ，行
デコーダＹＤＥＣに伝わり各々のデコーダが確定する。

次にφ２が立上り、列デコーダＸＤＥＣの出力信号とと
もに１本のワード線を選択し駆動する。ここではＷｏが
選択、駆動されるとする。したがってＷｏにつながるメ
モリセルの信号が各々のデータ線に読み出される。その
後φ３が立上りセンスアンプ５Ａｏ＝ＳＡａが活性化さ
れ、各々のデータ線に読み出されたメモリセル信号が増
幅される０次にφ番が立上り１行デコータＹ　Ｄ　Ｅ　
Ｃの出力信号とともに１対のデータ線を選択する。ここ
ではＤｏ　ｓ　Ｄτが選択されたとする。したがって共
通データ線Ｉ１０．Ｉ１０にＤｏ　、Ｄｏのメモリセル
信号が読み出される。

次にφ６が立上りメインアンプＭＡが活性され、読み出
されたメモリセル信号を増幅する０次にφＢが立上りバ
ッファ回路ＯＡを活性化し、メモリセル信号を出力デー
タＤｏｕｃとして出力する。

データの書き込み動作はデータ線対が選択された後、デ
ータ入力バッファ回路を通して行なう。

以上述べたようにＭＯＳメモリ回路では、メモリアレ一
部を、遅延回路及び駆動回路の縦続接続によって作った
内部クロック信号列によって制御し、データの入出力を
行っている。

〔発明が解決しようとする問題点〕

上記従来技術でのメモリの動作スピードはプロセスの加
工ばらつきやそれによって生じるＭＯＳＦＥＴなどの素
子の特性ばらつきによって変わる０例えばＭＯＳＦＥＴ
のチャネル長りが大きくなるとＭＯＳＦＥＴのチャネル
コンダクタンスｇ、が低下し、動作スピードは低下する
０通常、メモリの動作スピードすなわちアクセス時間は
、この加工ばらつきによって最も速い場合と最も遅′い
場合で２倍程度の差を生じる。

プロセスの加工ばらつきによる動作スピードの遅延を内
部クロック信号発生回路部とメモリアレ一部に分けてみ
ると、内部クロック信号発生回路での内部クロック信号
の遅延時間がメモリアレー部の動作時間の遅延より大き
くなっている。メモリアレ一部の動作時間は、ワード線
、データ線。

Ｉ１０線の配線長が長いため、これらの配線抵抗と容量
が大きく、これらの充放電時間によってほとんど決まっ
ている。この配線抵抗と容量による充電時間はプロセス
の加工ばらつきの影響を受けにくい、たとえば、加工に
おいて比較的ばらつきの大きい配線幅についてみると、
配線幅が小さくなった場合、抵抗は大きくなるが容量が
小さくなるため充放電時間でみると、その変動は小さい
。

配線幅が大きくなった場合は、抵抗は小さくなるが容量
は大きくなるため充放電時間の変動は小さ＆’ｌｌ 一方、内部クロック信号発生回路のスピードは遅延回路
及び駆動回路を構成するインバータの動作スピードに依
存しており、この動作スピードは、インバータを構成し
ているＭＯＳＦＥＴのデバイス定数（例えばゲート長り
、やしきい値電圧Ｖｔｂ）に依存している。

このＭＯＳＦＥＴの定数はプロセスの加工ばらつきの影
響を受は易い、たとえば配線と同時に作ることの多いゲ
ート長Ｌｇについてみると、Ｌｍが小さくなった場合、
ＭＯＳＦＥＴのチャネルコンダクタンスｇ、は大きくな
り、負荷となる次段インバータのゲート容量は小さくな
るため遅′延時間は小さくなる。Ｌ「が大きくなった場
合は逆に遅延時間は大きくなってしまう。この傾向は、
遅延回路を第１２図に示すような回路で構成し、遅延回
路部の遅延時間を抵抗Ｒと容量Ｃで決め、ＭＯＳＦＥＴ
の定数の加工ばらつきに対する影響をなくしたとしても
、問題として残る。これは、通常遅延回路自身は、大き
な負荷容量を駆動するだけの駆動能力を持たないため、
第５図で示したように、遅延回路の出力をＣＭＯＳイン
バータ列で構成した駆動回路に入力し、その出力を各信
号とするためである。したがってたとえば遅延回路の加
工ばらつきに対する影響をなくしたとしても、駆動回路
部における遅延時間が加工ばらつきの影響を受けるため
上記傾向は生じる。

上述のようにメモリアレ一部の動作スピードに対して、
それを制御する内部クロック信号発生回路部の動作スピ
ードの方がプロセスの加工バラツキの影響を受は易いた
め加工ばらつきが動作スピードを遅くする方向に変動し
た場合、メモリ全体の動作スピード（アクセス時間）は
内部クロック信号によって決まる。この概要を第１４図
の電圧波形を用いて説明する。同図で上段の電圧波形は
アクセス時間が長い場合（例えばチャネル長Ｌｔが大き
くなった場合）の内部クロック信号波形、下段はアクセ
ス時間が速い場合（例えばＬヨが小さくなった場合）の
内部クロック信号波形である。

通常、内部クロック信号とメモリアレーの動作スピード
の整合は、内部クロック信号の遅延が小さい状態（第１
４図下段の波形）でとる、この状態でプロセス加工のば
らつきを生じると第１４図上段の波形で示すように内部
クロック信号は遅れ、アクセス時間はΔｔ２＋Δｔ８＋
Δｔａ＋Δｔ＋ｓだけ遅れることになる。ここでΔｔａ
、Δｔａ、Δｔａ。

Δｔａは各々φ２．φ８．φ番、φ６信号発生回路のプ
ロセス加工ばらつきによる遅延時間である。このように
加工ばらつきによってメモリの動作スピードが大きく変
わることは、メモリの回路設計を難しくシ、メモリを高
速化する上で大きくな障害となっている。

本発明の目的は、プロセスの加工ばらつきに対する内部
クロック信号のタイミングマージンを小さくしうる半導
体装置、特に高速なメモリを提供することにある。

〔問題点を解決するための手段〕

上記目的は、メモリアレ一部の動作スピードの方がそれ
を制御する内部クロック信号発生回路部よりプロセス加
工のばらつきによる影響が小さいことに着目し、プロセ
ス加工のばらつきに対応して内部クロック信号発生回路
部の動作スピードをメモリアレ一部の動作スピードに整
合させることにより達成される。すなわち、本発明では
、遅延回路と駆動回路で構成される内部クロック信号発
生回路のうち、プロセス加工のばらつきにより変化する
駆動回路部の遅延時間の変化分を、遅延回路部の遅延時
間の変化分で相殺することにより、それぞれの内部クロ
ック信号間の遅延時間のプロセス加工のばらつきによる
影響を小さくする。このために、プロセスの加工ばらつ
きを検知する検知手段を設け、これにより遅延回路の遅
延時間を制御する。これにより、メモリアレ一部の動作
スピードと内部クロック信号の整合をとることができ、
メモリの動作スピードを高速化できる。

〔作用〕

第１５図に示すように内部クロック信号発生回路は、遅
延回路ＤＬＹと駆動回路ＤＲＶで構成される。駆動回路
部の遅延時間は、第１６図に示すようにプロセス加工ば
らつきあるいはそれによる素子の特性ばらつきにより変
動する０例えばゲート長Ｌｍが大きくなった場合、駆動
回路部の遅延時間は大きくなる。一方、遅延回路部にお
いては、プロセス加工ばらつきを検知する検知手段によ
り、遅延時間を制御する。プロセス加工ばらつきが駆動
回路部の遅延時間を大きくする方向に変動した場合（例
えば上記したようにゲート長Ｌｔが大きくなった場合）
第１６図に示すようにこの検知手段により遅延回路部の
遅延時間が小さくするように制御する。これにより駆動
回路での遅延時間の増加分を相殺し、駆動回路部と遅延
回路部とを合せた遅延時間のプロセス加工ばらつきに対
する依存性を第１６図のように小さくする。これによっ
てメモリアレーの動作スピードと内部クロック信号の遅
延時間の整合をとることができ、メモリの高速化が図れ
る。

〔実施例〕

以下、本発明を実施例により説明する。

第１７図は本発明の一実施例である。同図で内部クロッ
ク信号発生回路ＰＣ以外は第５図に示す従来回路と同一
回路構成である。また、第５図と同一の記号は同一の回
路および信号を示す、内部クロック信号発生回路ＰＣに
おいて、検知回路ＣＴ　Ｒ（ＣＴ　Ｒｚ〜ＣＴＲｅ）は
、プロセスの加工ばらつきあるいはそれによって生じる
ＭＯＳＦＥＴなどの素子の特性ばらつきを検知する回路
で、その出力で遅延回路ＤＬＹ（ＤＬＹｚ〜ＤＬＹａ）
の遅延時間を制御する。また駆動回路ＤＲｖ（ＤＲＶ１
〜ＤＲＶａ）は第５図と同様にＣＭＯＳインバータの縦
続接続などにより構成される。

さて第１７図に示した実施例において、プロセスの加工
ばらつきが生じた場合、前述したようにメモリアレ一部
の動作スピード（ワード線信号の立上り時間、データ線
の充放電時間、共通データ線の充放電時間など）は大き
く変わりないが、内部クロック信号発生回路ＰＣの内、
駆動回路部での遅延時間は大きく変化する０例えばここ
では遅延時間が大きくなる方向にプロセスの加工ばらつ
きが生じた場合を仮定する。検知回路ＣＲＴはこの加工
ばらつきを検知し、遅延回路ＤＬＹ部での遅延時間を小
さくするように遅延回路を制御する。

その結果、遅延回路と駆動回路とを合せた遅延時間、す
なわち各内部クロック信号間（例えばφ工とφ２間など
）の遅延時間は、プロセスの加工ばらつきによる変動分
を相殺され、プロセスの加工ばらつきによる変化を小さ
くすることができる。

逆に駆動回路部での遅延時間が小さくなる方向にプロセ
スの加工ばらつきが生じた場合は、検知回路により遅延
回路部での遅延時間を大きくするように制御すればよい
０本実施例によれば、内部クロック信号発生回路部での
動作スピードのプロセスの加工ばらつきによる変動を低
減でき、メモリアレ一部の動作スピードと内部クロック
信号の遅延時間の整合を容易にとることができ、メモリ
の高速化が可能となる。またデータ線にメモリセル信号
が読み出されてからセンスアンプを活性化するまでの時
間に不必要な時間が生じることがないので、データ線で
生じるα線ソフトエラーに対して強くなる。なお、本実
施例では遅延回路毎に検知回路を設けたが、チップ内部
に検知回路を１つだけ設け、その出力で共通に各遅延回
路を制御してもよい。

第１図は本発明の他の実施例であり１本発明の重要な要
件である遅延回路の一例を示す、同図において、Ｐ　Ｒ
Ｃａは容量Ｃをあらかじめ所定の電圧（例えば電源電圧
Ｖ　ｃ　ｃ　）に充電する充電回路である。ＤＳＣａは
入力信号ＩＮを受けて、容量Ｃを放電する放電回路で、
その放電速度は検知回路ＣＴＲにより制御される。ＤＴ
Ｃａは容量Ｃの電圧が所定の電圧以下になったことを検
知し、出力信号ＩＮＤを出力する検知回路である。検知
回路ＣＴＲは、プロセスの加工ばらつきを検知する回路
で、駆動回路部の遅延時間が大きくなる方向にプロセス
の加工ばらつきが変動した場合、放電回路Ｄ　Ｓ　Ｃａ
の放電速度を速くするような制御信号を発生する。逆に
駆動回路部の遅延時間が小さくなる方向に加工ばらつき
が変動した場合は、放電速度を遅くするような制御信号
を発生する。このように、検知回路ＣＴＲにより放電回
路Ｄ　Ｓ　Ｃａの放電時間を制御し、遅延回路Ｄ　Ｌ　
Ｙ　＆の遅延時間、すなわち入力信号ＩＮと出力信号Ｉ
ＮＤの遅延時間をプセスの加工ばらつきに応じて変化さ
せる。

第２図は、第１図で示した実施例のより具体的な実施例
を示す、同図において、充電回路Ｐ　ＲＣａはｐチャネ
ルＭＯ５ＦＥＴで構成され、入力信号ＩＮが立ち上がる
まで、容量Ｃを電源電圧Ｖ　ｃ　ｃに充電しておく、ま
た検知回路Ｄ　Ｔ　ＣａはＣＭＯＳインバータで構成さ
れ、その論理しきい値電圧を電圧の検知レベルとする。

さらに放電回路Ｄ　Ｓ　Ｃａは２個のｎチャネルＭＯ３
ＦＥＴを縦続接続した構成となっている。１つのＭＯＳ
ＦＥＴのゲートには入力信号ＩＮが接続されており、入
力信号ＩＮが立ち上がるとともに放電を開始するように
スイッチとしての役割を果している。もう１つのＭＯＳ
ＦＥＴのゲートには検知回路ＣＴＨの出力が接続され、
ゲート電圧のレベルを変えることにより、放電速度を変
えている。

第３図は本発明の他の実施例であり、第１図と同様に遅
延回路の他の一例を示す。第１図で示した実施例では、
容量Ｃを放電する速度で遅延時間を決めていたが、第３
図で示した実施例では容量Ｃを充電する速度で遅延時間
を決めている。同図において、Ｄ　Ｓ　Ｃｂは容量Ｃを
あらかじめ充電しておく放電回路である。ＰＲＣ−は入
力信号ＩＮ’を受けて、容量Ｃを充電する充電回路で、
その充電速度は検知回路ＣＴ　Ｒｂにより制御される６
Ｄ　Ｔ　Ｃｂは容量Ｃの電圧が所定の電圧以上になった
ことを検知し、出力信号ＩＮＤ’　を出力する検知回路
である。第４図は、第３図で示した実施例のより具体的
な実施例である。動作としては、放電と充電の差はある
が第２図で示した実施例と同様である。また第４図では
入力信号ＩＮ’　として立ち下がり信号を遅延させるよ
うに働く。

第１８図は本発明の他の実施例であり、第１図。

第３図と同様に遅延回路の他の一例を示す。第１図、第
３図では、それぞれ放電速度、充電速度をプロセスの加
工ばらつきに応じて変えることにより遅延時間を変えて
いたが第１８図で示した実施例では、あらかじめ充電し
ておく容量Ｃの電圧を。

プロセスの加工ばらつきに応じて変え、遅延時間を変え
る例を示す、同図において、容量Ｃを充電する充電回路
Ｐ　ＲＣｃを検知回路ＣＴＲにより制御し、容量Ｃの充
電電圧を変えている。ＤＳＣｃは入力信号ＩＮを受けて
容量Ｃを放電する放電回路であり、Ｄ　Ｔ　Ｃｃは容量
Ｃの電圧を検知し出力信号ＩＮＤを発生する検知回路で
ある。

第１９図は、第１８図で示した実施例のより具体的な実
施例である。充電回路Ｐ　ＲＣｃをｎチャネルＭＯ３Ｆ
ＥＴとｐチャネルＭＯ５ＦＥＴとで構成し、ｎチャネル
ＭＯ３ＦＥＴのゲート電圧を検知回路ＣＴＲで制御する
。ゲート電圧を高くすると、容量Ｃの充電電圧が高くな
り遅延時間は大きくなる。一方ゲート電圧を低くすると
、容量Ｃの充電電圧が低くなり遅延時間は小さくなる。

第２０図は本発明の他の実施例であり遅延回路の他の一
例を示す１本実施例では、容量Ｃの電圧を検知する検知
回路Ｄ　Ｔ　Ｃ４の検知レベルを、検知回路ＣＴＲによ
りプロセスの加工ばらつきに応じて変え、遅延時間を変
える例を示す。

第２１図は、第２０図で示した実施例のより具体的な実
施例である。検知回路ＤＴＣ−は、容量Ｃの電極にゲー
トを接続されたｎ及びｐチャネルＭＯ３ＦＥＴと、検知
回路ＣＴＲの出力にゲートを接続されたｎチャネルＭＯ
３ＦＥＴで構成される。この構成ではＣＴＲの出力電位
を高くすると、検知回路ＤＴＣ−の検知レベルは下がり
、逆に出力電位を低くすると検知レベルは高くなる。し
たがって前者の場合は遅延時間は大きく、後者の場合は
遅延時間は小さくなる。

第２２図は、本発明の他の実施例であり、本発明の重要
な要件である検知回路ＣＴＲの一例を示す、第２２図は
、ｎチャネルＭＯ３ＦＥＴのしきい値電圧のばらつきの
状態に応じて、出力端子Ａの電位を変える回路である。

同図において抵抗Ｒｏは比較的プロセスの加工ばらつき
の少ない配線層、例えばｎ÷拡散層で作る。また出力端
子Ａとアース電位との間にゲート端子をドレイン端子に
接続された複数のｎチャネルＭＯ５ＦＥＴ　（同図では
３個）を設ける。ｎチャネルＭＯ５ＦＥＴのしきい値電
圧をＶ　ｔ　ｈとすると、抵抗Ｒｏを充分に高抵抗にす
ることにより、出力端子Ａの電位はほぼＶｉｈに比例し
た電位（同図ではほぼ３Ｖｔｈ）となる、したがってＶ
ｔｈが低くなった場合、出力端子Ａの電位は下がり、逆
にＶｔｈが高くなった場合、出力端子Ａの電位は上がる
。駆動回路を構成するＣＭＯＳインバータの遅延時間は
Ｖｔ−が低くなると小さく、Ｖ　ｔ　ｈが高くなると大
きくなるので、第２２図で示した検知回路を第２図で示
した遅延回路と組み合せることができる。すなわちＶｔ
ｈが低くなった場合、検知回路の出力電位が下がるので
、第２図で示した遅延回路の放電回路Ｄ　Ｓ　Ｃａの放
電速度が遅くなり、遅延回路の遅延時間が大きくなり、
駆動回路の遅延時間の減少分を相殺することができる。

一方Ｖ　ｔ　ｈが高くなった場合、検知回路の出力電圧
が上がり、Ｄ　Ｓ　Ｃａの放電速度が速くなるので、遅
延回路の遅延時間が小さくなり、駆動回路の遅延時間の
増加分を相殺することができる。本実施例によれば、ｎ
チャネルＭＯ３ＦＥＴのしきい値電圧のばらつきによる
内部クロック信号発生回路の動作スピードの変動を低減
できる。なお第２２図では。

抵抗Ｒｏを配線層で形成した場合を示したが、例えばア
ース電位にゲートを接続したｐチャネルＭＯ３ＦＥＴを
用いてもよい、この場合ゲート長を長くすることで抵抗
を高くすることができ。また加工ばらつきによる影響も
少なくできる。またゲート電圧をクロック信号で制御さ
れたｐチャネルＭＯ３ＦＥＴを用いてもよい、このクロ
ック信号はチップが選択状態（すなわち第１３図でＣＬ
Ｋが低電位になった状態）になった場合アース電位にな
る信号にしておけば、チップが非選択状態における検知
回路での消費電力をなくすことができ、低電力化が可能
となる。

第２３図は、本発明の他の実施例であり、第２２図で示
した実施例と同様に、ｎチャネルＮＯ３ＦＥＴのしきい
値電圧のばらつきの状態に応じて。

出力端子Ａの電位を変える回路である。但し、第２２図
と異なり、出力端子Ａの電位１ｔ、Ｖｔｈが低くなった
場合上がり、逆にＶ　ｔ　ｈが高くなった場合下がる。

これは、抵抗Ｒｏを充電に高抵抗にしておけば、出力端
子の電位がほぼＶｃｃ　−３ＶＴとなるからである。こ
こでＶｃｃは電源電圧である。したがって第２３図で示
した検知回路は、第４図。

第１９図および第２１図で示した遅延回路と組み合せる
ことにより、第２２図の実施例で述べたのと同様な効果
を得ることができる。なお第２３図においても第２２図
と同様ｎチャネルＭＯ５ＦＥＴの数は３個と限定される
ものではない。

第２４図は本発明の他の実施例で、ｐチャネルＭＯ３Ｆ
ＥＴのしきい値電圧のばらつきの状態に応じて、出力端
子Ａの電位を変える回路である。この回路においては、
ｐチャネルＭＯ５ＦＥＴのしきい値電圧の絶対値が大き
くなると出力端子Ａの電位は下がり。

小さくなると電位は上がる。ｎチャネルと同様ｐチャネ
ルＭＯ３ＦＥＴのしきい値電圧の絶対値が大きくなると
、駆動回路の遅延時間は大きくなるので、第２４図で示
した検知回路を第４図、第１９図あるいは第２１図で示
した遅延回路と組み合せることにより、ｐチャネルＭＯ
３ＦＥＴのしきい値電圧のばらつきに対する内部クロッ
ク信号発生回路の動作スピードの変動を低減できる。な
おｐチャネルにおいても、ｎチャネルにおける第２２１
！ｌと第２３図との関係と同様に、第２４図とは逆にし
きい値電圧の絶対値が大きくなると出力端子Ａの電位が
上がる検知回路も容易に実現できる。

第２５図は本発明の他の実施例で１Ｍ０５ＦＥＴのゲー
ト長のばらつきに応じて出力端子Ａの電位を変える回路
である。同図において抵抗Ｒｏは第２２図と同様に比較
的プロセスの加工ばらつきの少ない配線層で形成する。

一方抵抗ＲＧはＭＯＳＦＥＴのゲートを形成する導電材
で形成する。これによりゲート長が長くなった場合、抵
抗Ｒｏを形成する配線の幅も太くなり、抵抗Ｒａの抵抗
値は下がる。

したがって出力端子Ａの電位は下がる。ゲート長が長く
なると駆動回路の遅延時間は大きくなるので、第２５図
で示した検知回路は、第４図、第１９図あるいは第２１
図に示した遅延回路と組み合せることにより、ゲート長
のばらつきによる内部クロック信号発生回路の動作スピ
ードの変動を低減できる。なお第２５図において抵抗Ｒ
ＯとＲＧを入れ換えることにより、ゲート長が長くなっ
た場合出力端子Ａの電位を上げるタイプの検知回路も容
易に実現できる。

以上述べてきた実施例では、１種類のプロセス加工ばら
つきあるいは素子の特性ばらつきに対する遅延回路の構
成について述べたが、複数のプロセス加工ばらつきや素
子の特性ばらつきが同時に生じることがある。このよう
な場合には、いくつかの検知回路及びこれにより制御さ
れる遅延回路を用意し、これらを縦続接続すればよい、
第２６図にその一例を示す、同図において遅延回路及び
検知回路は、第２図、第４図、第２２図、第２４図及び
第２５図に対応する。この実施例によれば。

ＭＯＳＦＥＴのゲート長、ｎ及びＰチャネルＭＯ５ＦＥ
ＥＴのしきい値電圧のばらつきに応じて、入力信号ＩＮ
から出力信号ＩＮＤまでの遅延時間が変わり、これらの
ばらつきによる内部クロック信号発生回路の遅延時間の
変動を同時に低減できる。

第２７図は、本発明の他の実施例を示す図で。

遅延回路を構成する放電回路と、ゲート長の加工ばらつ
きを検知する検知回路を一体化した回路の例である。同
図において、放電回路を構成する抵抗ＲＧは、第２５図
で述べたのと同様に、　ＭＯＳＦＥＴのゲートを形成す
る導電材で形成される。これによりゲート長が長くなっ
た場合、抵抗ＲＧを形成する配線の幅も太くなり、抵抗
Ｒｏの抵抗値は下がる。したがって放電回路Ｄ　Ｓ　Ｃ
ｅの放電速度は速くなり、遅延回路Ｄ　Ｌ　Ｙ　ｅの遅
延時間は小さくなり、駆動回路部での遅延時間の増加分
を相殺できる。

また第２８図は、第２７図で示した遅延回路と第２図で
示した遅延回路とを組み合せた例を示すもので、例えば
検知回路ＣＴＲにｎチャネルＭＯＳＦＥＴのしきい値電
圧のばらつきを検知する第２２図に示した検知回路ＣＴ
　Ｒａを用いると、しきい値電圧とゲート長のばらつき
の両方に応じて遅延回路の遅延時間を変えることができ
る。このように遅延回路と検知回路を種々組み合せるこ
とは可能である。

〔発明の効果〕

本発明によれば、プロセスの加工ばらつきやそれによる
ＭＯＳＦＥＴなどの素子の特性ばらつきが生じても、メ
モリアレーの動作スピードと内部クロック信号の遅延時
間の整合をとることができ、メモリのアクセス時間を不
必要に遅らすことがなく。

高速化が可能となる。

【図面の簡単な説明】

第１図から第４図は本発明の実施例を示す遅延回路図、
第５図は従来のメモリ回路図、第６図はセンスアンプ回
路図、第７図璧データ線選択回路図、第８図はアドレス
バッファ回路図、第９図は出力バッファ回路図、第１０
図は駆動回路図、第１１図、第１２図は従来の遅延回路
図、第１３図。 第１４図は内部動作電圧波形図、第１５図は内部クロッ
ク信号発生回路、第１６図は本発明の遅延時間の特性を
示す図、第１７図は本発明の実施例を示すメモリ回路図
、第１８図から第２１図は本発明の実施例を示す遅延回
路図、第２２図から第２５図は本発明の実施例を示す検
知回路図、第２６図から第２８図は本発明の実施例を示
す遅延回路図である。 ＤＬＹ・・・遅延回路、ＣＴＲ・・・検知回路、ＤＳＣ
・・・放電回路、ＰＲＣ・・・充電回路、ＤＴＣ・・・
検知回路。 Ｃ・・・容量、ＤＲＶ・・・駆動回路、１・・・周辺回
路、２・・・メモリアレ一部、ＰＣ・・・内部クロック
信号発生回路、Ｗｏ　−Ｗｓ−ワード線、Ｄｏ　（Ｄｏ
）　〜第　１　　図 １２図 ＰＲＣ艮り電口浴 ＣＴＲ＃知削春 つπ久＃ＩＰ引各 （ｌｌＳＣ仄敢を口外 Ｃ容量 斎　３　回 ７４　口 ＰＲＣｂ光電固隊 ＣＴＲ検知回路 ｖｒｃｂ　　検知回路 ＤＳＣし放電８隊 ０　雰量 篤６図 ￥Ｊ　ｇ　ロ 嘉１０　　図　　　箭／／図 冨　１２　図　　。 第　１３　　図 第　／ｄ　図 ＺＩｓ　図 冨　１６　　図 テバ′４ス足１（ 寡　１ｇ　図 冨　１９　　図 冨　２０　　図 冨ｚ１　図 Ｄｒｃｃｔ　　　本省！矢σ６０！δ−ρＳＣｄ　　７
′１．電回隊 Ｑ　容量 Ｌ　　　　　−−−−−−−−−−−ｒ第　２６図 ＣＴＲＩＬ、（ＪＲｃ硬ｐ得 ｃｇ？ｔｔ ■２７図 ’ｆｒ　　ｚｇ　図 ｇ４　　　才６２才Ｌ

Claims (1)

1. 【特許請求の範囲】 １、プロセスの加工ばらつき又は素子の特性ばらつきを
   検知する第１の検知手段により遅延時間を制御される遅
   延回路を具備したことを特徴とする半導体装置。 ２、該遅延回路は、容量手段と、遅延すべき入力信号に
   より該容量手段を放電又は充電する第１の放電手段又は
   充電手段と、該容量手段をあらかじめ充電又は放電して
   おく第２の充電手段又は放電手段と、該容量手段の電圧
   を検知する第２の検知手段とで構成したことを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ３、該第１の放電手段又は充電手段は、該第１の検知手
   段により放電又は充電の速度を制御されることを特徴と
   する特許請求の範囲第２項記載の半導体装置。 ４、該第２の充電手段は、該第１の検知手段により、該
   容量手段をあらかじめ充電する電圧を制御されることを
   特徴とする特許請求の範囲第２項記載の半導体装置。 ５、該第２の検知手段は、該第１の検知手段により、検
   知する電圧値を制御されることを特徴とする特許請求の
   範囲第２項記載の半導体装置。