JPH0323590A - 半導体駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、１トランジスタ／１キャパシタのメモリセル
構造を持つダイナミックＲ　Ａ　Ｍ（ＤＲＡＭ）のワー
ド線駆動回路に関する。

（従来の技術） １トランジスタ／１キャパシタのメモリセル構造を持つ
ＤＲＡＭにおいて、セルキャパシタに電源電位Ｖｃｃを
書き込む場合、スイッチングＭＯＳトランジスタのゲー
トにはＶ　ｃｃ＋　Ｖ　ｔｈｃｖｔｈはＭＯＳトランジ
スタのしきい値電圧）以上の昇圧電位を与える必要があ
る。ＭＯＳトランジスタのゲート電位をＶｃｃとした場
合、ソースがＶｃｃ−Ｖｔｈまで上昇するとこのＭＯＳ
トランジスタはオフになるため、ソースに接続されるセ
ルキャパシタにはＶｃｃ−Ｖｔｈまでしか書込まれない
からである。

ＤＲＡＭにおいてこのスイッチングＭＯＳトランジスタ
のゲート電極は、多数のメモリセルについて共用されて
ワード線となる。例えば４ＭビットＤＲＡＭでは、２０
００ｒｇＡのＭＯＳトランジスタが一本のワード線につ
ながることになる。このためワード線は大きい容量を持
ち、ＤＲＡＭのアクセス時間のうちこのワード線を昇圧
するに要する時間がおよそ１割という大きい割合を占め
る。

従ってワード線を駆動する昇圧回路の設計は、ＤＲＡＭ
の高速動作を実現する上で重要な意味を持っている。

従来のＤＲＡＭのワード線駆動回路の構成と動作を、第
１８図および第１９図を用いて説明する。

第１８図は、ワード線駆動回路のうち必要最小限の回路
要素のみを示している。Ｃは昇圧用キャパシタ、Ｑｌは
昇圧用キャパシタＣを充電するためのＭＯＳ｝ランジス
タ、Ｑ２は昇圧電位をワード線につながる出力端子ＯＵ
Ｔに転送するための転送ゲート・トランジスタ、Ｑ３は
出力端子ＯＵＴの放電用ＭＯＳトランジスタである。こ
こでＭＯＳトランジスタＱｌ−Ｑ３は全てｎチャネルを
用いている。

第１９図はこの駆動回路の動作波形である。ワード線非
選択の状態ではクロックφ１１，　　φ１２，φ１３は
全て″Ｌ′レベルである。従ってＭＯＳトランジスタＱ
２　Ｑ３はオフであり、キャパシタＣのノードＮはＭＯ
Ｓ｝ランジスタＱｌによりＶｃｅ−Ｖｔｈ（ＶｔｈはＭ
ＯＳトランジスタＱｌのしきい値電圧）まで充電されて
いる。なお場合によっては、ＭＯＳ｝ランジスタＱ１の
ゲートをドレインとは独立に昇圧電位で制御して、ノー
ドＮ２をＶｃｃまで充電することもあるが、今はこれを
考えない。次にクロックφ１１，φ１２が“Ｌ“レベル
から“Ｈ″レベルになる。これにより、容量Ｃの働きで
ノードＮの電位はＶｃｃ以上まで昇圧され、これがオン
した転送ゲートＭＯＳトランジスタＱ２介して出力端子
ＯＵＴに供給される。このとき、ノードＮの昇圧された
電位がＭＯＳトランジスタＱ２のしきい値電圧による降
下を受けずにワード線ＷＬに供給されるように、クロッ
クφ１１の“Ｈ″レベルは、Ｖｃｃ以上に昇圧されたも
のとする。こうしてｖｃｃ以上に昇圧された電位がワー
ド線に与えられることになる。クロックφ１１．　　φ
ｌ２を“Ｌ″レベルに戻し、クロツクφｌ３を“Ｈ”レ
ベルとすることにより、転送ゲート用ＭＯＳ｝ランジス
タＱ２がオフ、放電用ＭＯＳトランジスタＱ３がオンと
なり、ワード線ＷＬは放電されて“Ｌ“レベルになる。

この従来技術での問題は、次の二点である。

第１は、ワード線ＷＬの容量が大きいため、十分な昇圧
電位を得るためには昇圧用キャパシタＣの容量も十分に
大きいものとしなければならないことである。いま必要
な昇圧電位をｖＣＣ＋αとする。昇圧用キャパシタＣに
は前述のようにＣ（　Ｖ　ｃｃ　−　Ｖ　ｔｈ）なる電
荷が予め充電され、その電荷がクロックφ１２−Ｖｃｃ
により押し上げられて転送ゲートＭＯＳ｝ランジスタＱ
２を介して出力端子ＯＵＴに接続されるワード線ＷＬの
容量に分配されるから、ワード線ＷＬの容量をＣＬとし
、分配前後の電荷を比較すると、 Ｃａ＋Ｃｔ　　（Ｖｃｃ＋α）　−Ｃ　（Ｖｃｃ−Ｖｔ
ｈ）従って、 Ｃ　−　　（Ｖｃｃ＋　α）　　Ｃｔ　　／　　（Ｖｅ
ｃ−　ａ　−　Ｖｔｈ）・・・（１） となる。例えば、ＣＬ−５ｐＦ，Ｖｃｃ＝４Ｖ，ａ−Ｉ
Ｖ，Ｖｔｈ−ＩＶとすると、Ｃ−１２．５９Ｆとなる。

この容量のキャパシタをゲート酸化膜厚１５０入のＭＯ
Ｓキャパシタで構成した場合、面積は、５５００μｍ２
を必要とする。そしてこの様な大きいキャパシタを駆動
するクロックφ１２を得るためには、その駆動回路も大
きいものとしなければならない。

第２は、転送ゲート用ＭＯＳトランジスタＱ２の寸法お
よび転送能力の問題である。ＣＬ　　（Ｖｃｃ十α）と
いう電荷を高速に転送するためには、このＭＯＳトラン
ジスタＱ２のゲート幅は非常に大きいものであることが
必要になる。しかもＭＯＳトランジスタＱ２がｎチャネ
ルの場合、出力が上昇するに従ってそのゲート・ソース
間電圧ＶＧＳは小さくなり、またバックゲートバイアス
がかかることによってそのしきい値電圧が上昇すること
から、ゲート幅を大きくとったとしても、出力電位の上
昇波形はなまってしまう。更に、このＭＯＳトランジス
タＱ２のゲートをＶｃｃ＋α十ｖｔｈ以上まで昇圧しな
ければならないため、ゲート幅を大きくするとそれだけ
昇圧回路のキャパシタも大きくなってしまう。

（発明が解決しようとする課題） 以上のように従来のＤＲＡＭのワード線に昇圧電位を与
える駆動回路は、高速アクセスを実現するためには、昇
圧用キャパシタに非常に大きい面積を必要とし、転送ゲ
ートＭＯＳトランジスタはゲート幅を大きくして大きい
電荷転送能力を持たせることが必要となり、ゲート幅を
大きくしたとしてもバックゲートバイアスによって出力
上昇波形は鈍ってしまう、という問題があった。

本発明は、昇圧用キャパシタの面積を小さくしてしかも
高速アクセスを可能としたＤＲＡＭのワード線駆動回路
を提供することを目的とする。

本発明はまた、転送ゲート用ＭＯＳトランジスタのゲー
ト幅を小さ＜シ、或いはそのゲートの昇圧用キャパシタ
の面積を小さくしてしかも高速アクセスを可能としたＤ
ＲＡＭのワード線駆動回路を提供することを目的とする
。

［発明の構成］ （課題を解決するための手段） 本発明に係るＤＲＡＭのワード線駆動回路は、ワード線
に接続される出力端子に対して、転送ゲートを介して接
続される昇圧回路とは別に、逆流阻止手段を介して充電
回路が接続されていることを特徴とする。充電回路は例
えば、クロックにより制御されて出力端子を電源電位ま
たはこれより低い第１の電位にあらかじめ充電するもの
であり、その後昇圧回路を働かせて出力端子を第１の電
位から第２の電位に昇圧する。

（作　用） 本発明のワード線駆動回路においては、ワード線に繋が
る出力端子を２ステップで希望する電位に昇圧する。従
って出力端子をｏＶから一気に希望する電位に昇圧する
従来の方式に比べて、昇圧回路のキャパシタを小さいも
のとすることができる。充電回路の出力部には逆流阻止
手段が設けられているため、昇圧回路が働いて出力端子
が第２の電位まで昇圧する際に充電回路側に電荷が流れ
込むことはない。そして充電回路によってワード線を予
め第１の電位に充電することにより、高速のアクセスが
可能である。昇圧回路は上述のように第１の電位から第
２の電位まで昇圧すればよいので、昇圧用キャパシタの
電荷を転送する転送ゲートのゲート幅も、格別大きいも
のを必要としない。

（実施例） 以下、本発明の実施例を説明する。

第１図は、一実施例のワード線駆動回路の要部構成であ
る。昇圧回路１は、ドレイン・ゲートが電ｍ電位ＶＣＣ
に接続されたｎチャネルＭＯＳトランジスタＱｌと、一
端がこのＭＯＳ｝ランジスタＱｌのソースに接続され、
他端に昇圧用のクロックφ３が入る昇圧用キャパシタＣ
とにより構成されている。昇圧回路１の出力ノードＮ２
は、転送ゲートとしてのｎチャネルＭＯＳトランジスタ
Ｑ２を介してワード線ＷＬにつながる出力端子ＯＵＴに
接続されている。出力端子ＯＵＴには放電用のｎチャネ
ルＭＯＳｈランジスタＱ３が設けられている。以上の昇
圧回路部とは別に、出力端子ＯＵＴには充電回路２が設
けられている。充電回路２はこの実施例では、ｐチャネ
ルＭＯＳＬランジスタＱ４とｎチャネルＭｏｓトランジ
スタＱ５を用いて構成されてクロックφ１により制θ１
ｌされるＣＭＯＳインバータであり、その出力ノードＮ
１は逆流阻止用のｐｎ接合ダイオードＤを介して出力端
子ＯＵＴに接続されている。

このように構成されたワード線駆動回路の動作を、第２
図を用いて説明する。当初、クロックφｔは“Ｈ”レベ
ル（＝Ｖｃｃ）、クロックφ２，φ３は“Ｌ″レベル（
一０Ｖ）である。まず、クロツクφ１が″Ｈ”　レベル
から′Ｌ″レベルになり、これにより充電回路２である
ＣＭＯＳインバータの出力ノードＮｌが“Ｈ”レベルに
なって、出力端子ＯＵＴは第１の電位Ｖｔに充電される
。

ｐｎ接合ダイオードＤの電位降下をｖｂとすれば、第１
の電位はＶ１＝Ｖｃｃ−Ｖｂである。一般にダィオード
の順方向電流は電圧に対して指数関数で流れるから、ｐ
ｎ接合ダイオードＤ部で電流が制限されることはない。

従ってＣＭＯＳインバータを構成するｐチャネルＭＯＳ
トランジスタＱ４のゲート幅を大きいものとすれば、出
力端子ＯＵＴは急速に立上がる。こうしてワード線ＷＬ
がＶｃｃ−ｖｂまで充電されると、通常ＤＲＡＭのビッ
ト線は（１／２）Ｖｃｃにプリチャージされているため
、選択されたワード線につながる全てのメモリセルのト
ランスファゲート用ＭＯＳ｝ランジスタはオンする。こ
のため、この第１の電位に充電された段階で読出し動作
を行うことができる。

メモリセルへの“１゛データ（　＝　Ｖ　ｃｃ）のりス
トアは、ワード線をＶｃｃ以上に昇圧して行う。この動
作は、クロックφ２をアクティブにして転送ゲート用Ｍ
ＯＳトランジスタＱ２をオンにし、次いでクロツクφ３
をアクティブにしてキャパシタＣをドライブすることに
より行われる。この実施例では、転送ゲート用ＭＯＳト
ランジスタＱ２にｎチャネルを用いているため、クロツ
クφ２には昇圧電位を用いている。こうして昇圧回路１
の働きにより、予め′Ｎ４１の電位Ｖｌに充電されてい
た出力端子ＯＵＴは、第２の電位Ｖ２　　Ｃ−ＶｃＱ＋
α）まで昇圧される。

リストア後、ワード線を放電する際には、クロックφ１
を“Ｌ１レベルから″Ｈ２レベルにしてＣＭＯＳインバ
ータの出力ノードＮｌを″Ｌ″レベルにし、次にクロッ
クφ４を′Ｈ”レベルにして放電用ＭＯＳ｝ランジスタ
Ｑ３をオンにする。

このときこの実施例では、転送ゲート用ＭＯＳトランジ
スタＱ２をオフに保って、ノードＮ２からの無用な電荷
流出を防止している。

この実施例の場合、希望する昇圧電位即ち第２の電位ｖ
２を従来と同じにするためには、従来例での（１）式に
対して昇圧用キャパシタＣに必要な容量は、予め充電さ
れる第１の電位Ｖ１＝Ｖｃｃ−ｖｂを考慮して、 Ｃ　−　（ａ＋Ｖｂ）　Ｃｔ　／　（Ｖｃｅ−ａ−Ｖｔ
ｈ）・・・（２） となる。即ち従来技術に比べて昇圧用キャパシタの容量
を十分小さいものとすることができる。メモリセルの読
出し動作は、第１の電位に充電した状態で行うことがで
きるから、アクセスの高速性は保証される。また、転送
ゲート用ＭＯＳ｝ランジスタＱ２は、従来に比べて少な
い電荷を転送すればよいので、それだけ面積の小さいも
のとする事が可能である。

次に本発明の他の実施例を幾つか説明する。以下の実施
例では、第１図と対応する部分には、第１図と同一符号
を付して詳細な説明は省略する。

第３図は、転送ゲート用ＭＯＳトランジスタＱ２を第１
図と逆のｐチャネルとした実施例である。

この実施例のワード線駆動回路の動作波形を第２図に対
応させて第４図に示す。クロ・ソクφ２は先の実施例と
逆極性になる。クロツクφ２をＯｖとして、ｐチャネル
ＭＯＳトランジスタＱ２での電圧降下なしにノードＮ２
の電位を出力端子ＯＵＴに伝達することができるから、
この実施例ではクロックφ２に昇圧電位を必要としない
。

この実施例によっても、先の実施例と同様の効果が得ら
れる。

第５図は、第３図の実施例において、充電回路２の出力
ノードＮｌに設けるダイオードとしてｐ型ウエル，ゲー
トおよびドレインを共通接続したｎチャネルのＭＯＳダ
イオードＭＤを用いた実施例である。この場合、充電電
流は、ＭＯＳ｝ランジスタのチャネルを通して流れると
同時に、ｐ型ウエルとソース間のｐｎ接合を通しても流
れる。このことは、ｐ型ウエルが形成されたｎ型基板（
またはｎ型ウェル）がｖＣＣ以上にバイアスされていれ
ば、問題ない。同様の変形は第１図の実施例に対しても
行うことができる。

第６図は、第５図の実施例における転送ゲート用ＭＯＳ
トランジスタＱ２の部分を、ｎチャネルとし、かつゲー
トとｐ型ウエルを共通接続した実施例である。この実施
例の場合、クロツクφを“Ｈ“レベルにすると、ＭＯＳ
トランジスタＱ２がオンしてノードＮ２から電荷が出力
端子ＯＵＴに転送されると同時に、ｐ型ウエルに“Ｈ１
レベルが印加される。

したがってこの実施例によれば、転送ゲート用ＭＯＳ｝
ランジスタＱ２のバックゲートバイアスによるしきい値
上昇や電流減少が抑制され、昇圧回路からの高速の電荷
転送が行われる。

なおこの実施例の場合、ＭＯＳトランジスタＱ２のｐ型
ウエルをこのＭＯＳトランジスタＱ２の専用とすること
が必要である。また転送ゲート用ＭＯＳトランジスタＱ
２のｐ型ウエルには′Ｈ２レベルが印加されるので、こ
のｐ型ウエルを取り囲むｎ型基板（またはｎ型ウェル）
には、その“Ｈ″レベルと同等以上の高い電圧を印加し
ておくことが必要である。これにより、ｐ型ウエルに“
Ｈ゛レベルを与えることによる他の回路への影響を防止
することができる。そして以上の条件を満たせば、ｐ型
ウエルとソース間が順バイアスになってクロックφ２に
より出力端子ＯＵＴに直接充電が行われることは差支え
なく、むしろ高速充電が可能になって好ましい。

第７図は、第３図の実施例を基本としてそのクロツクφ
２の部分をより詳細に示したものである。

ｐチャネルＭＯＳトランジスタＱＢ，Ｑ７、ｎチャネル
ＭＯＳトランジスタＱｌｌ，Ｑ９およびインバータＩＮ
Ｖからなる部分は、デコーダバッファを構戊している。

即ち実際には昇圧回路１はワード線一本づつ設けられて
いるわけではな＜、複数のワード線に一つ設けられる。

そしてクロックφ２としてアドレス信号を入力すること
により、選択されたアドレスのワード線にのみ昇圧電位
が与えられる。

第８図〜第１６図は、充電回路２の歯カノードＮｌに設
けられるｐｎ接合ダイオードＤの具体的な構成例である
。第８図〜第１０図では、ｐ７４″！基板１１を用いて
これにｎ型ウエル１２を形成し、このｎ型ウエル１２内
にアノードとなるｐ１型層１３，カソードとなるｎ４型
層１４を形成している。第１１図〜第１３図では、ｎ型
基阪２１に形威されたｐ型ウェル２２内に、ｐ３型層２
３およびｎ＋型層２４を形威している。第１４図〜第１
６図では、ｎ型基板３１を用いてこれにｐ型ウエル３２
を形威し、更にこの中にｎ型ウエル３３を形成して、こ
のｎ型ウエル３３内にｐ＋型層３４およびｎ”型層３５
を形成している。いずれもＣＭＯＳやＤＲＡＭの製造プ
ロセスを変更することなく、ｐｎ接合ダイオードＤを容
易に構成することができる。

第１７図は、第５図の実施例で説明したＭＯＳダイオー
ドＭＤの構戊例である。ｎ型基板４１にｐ型ウェル４２
を形或し、このｐ型ウエル４２にゲート電極４３，ソー
ス，ドレイン拡散層４４，４５を形成してｎチャネルＭ
ＯＳ｝ランジスタを溝威し、更にｐ型ウエル４２に形成
したｐ＋型層４６，ドレイン拡散層４４およびゲート電
極４３を共通接続している。ｐ型基板を出発基板とする
場合には、ｎ型ウエルを形成し、その中に図のようなｐ
型ウエルを形成してｎチャネルＭＯＳダイオードを構成
すればよい。

本発明はその他種々変形して実施することができる。例
えば、充ｗ１回路としてＣＭＯＳインバータを用いたが
、バイボーラを用いたドライバ回路やｎチャネルＭＯＳ
トランジスタを用いたドライバ回路を用いることが可能
である。

［発明の効果コ 以上述べたように本発明によれば、高速アクセス性能を
損なうことなく、昇圧用キャパシタの容量を小さくする
ことができ、また転送ゲート用ＭＯＳトランジスタのゲ
ート幅を小さくすることができるＤＲＡＭのワード線駆
動回路を堤供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るワード線駆動回路の要
部構成を示す図、 第２図はその動作を説明するための信号波形を示す図、 第３図は他の実施例のワード線駆動回路の凍部構成を示
す図、 第４図はその動作を説明するための信号波形を示す図、 第５図は更に他の実施例のワード線駆動回路の要部構成
を示す図、 第６図は更に他の実施例のワード線駆動回路の要部構或
を示す図、 第７図は第３図の転送ゲート駆動部の構成を詳細に示す
図、 第８図〜第１６図は上記各実施例に用いるｐｎ接合ダイ
オードの構成例を示す図、 第１７図は同じ（ＭＯＳダイオードの構成例を示す図、 第１８図は従来のワード線駆動回路の要部構成を示す図
、 第１９図はその動作を説明するための信号波形図である
。 １・・・昇圧回路、Ｑｌ・・・ｎチャネルＭＯ５｝ラン
ジスタ、Ｃ・・・昇圧用キャパシタ、２・・・充電回路
、Ｑ２・・・転送ゲート用ＭＯＳ｝ランジスタ、Ｑ３・
・・放電用ＭＯＳトランジスタ、Ｑ４・・・ｐチャネル
ＭＯＳ｝ランジスタ、Ｑ５・・・ｎチャネルＭＯＳ｝ラ
ンジスタ、Ｄ・・・ｐｎ接合ダイオード、ＭＤ・・・Ｍ
ＯＳダイオード。

Claims (4)

【特許請求の範囲】
1. （１）ワード線につながる出力端子に逆流阻止手段を介
   して接続された、出力端子を第１の電位に充電するため
   の充電回路と、前記出力端子に転送ゲートを介して接続
   された、出力端子を前記第１の電位から第２の電位に昇
   圧する昇圧回路とを有することを特徴とするダイナミッ
   クＲＡＭのワード線駆動回路。
2. （２）前記充電回路は、クロックにより制御されるＣＭ
   ＯＳインバータである請求項１記載のダイナミックＲＡ
   Ｍのワード線駆動回路。
3. （３）前記逆流阻止手段はｐｎ接合ダイオードである請
   求項１記載のダイナミックＲＡＭのワード線駆動回路。
4. （４）前記逆流阻止手段はＭＯＳダイオードである請求
   項１記載のダイナミックＲＡＭのワード線駆動回路。