JPS60136094A

JPS60136094A - Ｍｏｓ記憶装置

Info

Publication number: JPS60136094A
Application number: JP58243826A
Authority: JP
Inventors: Kazuya Ito; 和弥伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-26
Filing date: 1983-12-26
Publication date: 1985-07-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）で構成された記憶装置に関するもので、例
えば、アドレス信号の変化を検出して内部回路の動作に
必要なタイミング信号を形成するダイナミック型ＲＡＭ
　（ランダム・アクセス・メモリ）に利用して有効な技
術に関するものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを考
えた。すなわち、情報を電荷の形態で記憶するキャパシ
タとアドレス選択用ＭＯＳ　Ｆ　ＥＴとによって構成さ
れるダイナミック型メモリセルを用いるとともに、その
周辺回路を０ＭＯ３（相補型ＭＯ５）スタティック型回
路で構成し、上記アドレス信号の変化を検出して必要な
タイミング信号を得ることによって、外部からはスタテ
ィック型ＲＡＭと同等に扱えるようにするものである。

このようなＭＯ３記憶装置にありでは、次のように未だ
改良の余地のあることがが本願発明者の研究によって見
い出された。すなわち、上記のＭ０Ｓ記憶装置は、アド
レス信号の変化を検出すると、まず、センスアンプとデ
ータ線とを切り離して、データ線をハイインピーダンス
状態としてからデータ線のプリチャージを行うものであ
る。そして、このプリチャージ動作が終了したのち、ワ
ード線選択タイミング信号を発生させるものである。本
願発明者は、上記プリチャージ期間に着目して、この期
間中に予めワード線選択タイミング信号とワ−）線選択
信号とを発生させておいて、上記プリチャージ終了と同
時にワード線選択動作、言い換えるならば、ワード線の
立ち上がりを開始させることにより、その高速化を図る
ことを考えた。

〔発明の目的〕

この発明の目的は、高速化を図ったＭＯ３記憶装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、プリチャージ期間を利用してワード線選択タ
イミング信号とワード線選択信号とを発生させておいて
、プリチャージ終了とともに直ちに選択されたワード線
を立ち上げるようにすることによって、その高速化を図
るものである。

【実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
Ｄ０〜Ｄ７．ＡＯ〜Ａ１４゜ＷＥ、Ｃ３，ＲＥＳＨ及び
Ｖｃｃ、Ｖｓｓは、その外部端子とされ、端子Ｖｃｃ、
　Ｖｓｓには図示しない適当な外部電源装置から給電が
行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された公知の１ＭＯ５型メモリセルがマトリッ
クス状に配置されている。

この実施例では、特に制限されないが、上記メモリセル
は一対の平行に配置された相補データ線り。

Ｄのいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。

回路記号ＰＣＩで示されているのは、データ線のプリチ
ャージ回路であり、プリチャージパルスφｐｃｒを受け
、特に制限されないが、相補データ線り、Ｄを短絡して
Ｖｃｃ／２にプリチャージするＭＯＳＦＥＴにより構成
される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られた０ＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、　
Ｄに結合されている。

タイミング信号１ｐａは、上記パワースイッチＭＯ３Ｆ
ＥＴを制御するためのものである。上記タイミング信号
φｐａを受けるＮチャンネル型ＭＯ３ＦＥＴ及びタイミ
ングパルスφｐａを受けるＰチャンネルＭＯ３ＦＥＴで
構成されたセンスアンプＳＡのパワースイッチＭＯ３Ｆ
ＥＴは、プリチャージ直前にオフ状態にされる。これに
より相補データ線り、Ｄはフローティング（ハイインピ
ーダンス）状態でＶ　ｃｃ、　Ｖ　ａｓレベルを保持す
る。そして、上記プリチャージＭＯ３ＦＥＴのオンによ
り上記相補データ線り、　Ｄが短絡され、Ｖｃｃ／２に
プリチャージされる。

この実施例のメモリアレイのプリチャージ動作は、一対
の相補データ線（後述する共通相補データ線も同様であ
る）を単に短絡させることにより、約Ｖｃｃ／２の中間
レベルにするものであるので、０ボルトからＶｃｃレベ
ルまでチャージアップするものに比べ、そのレベル変化
量が小さく、プリチャージＭＯ３７ＦＥＴのゲート電圧
を通常の論理レベル（Ｖｃｃ）を用いても十分に非飽和
状態でオンさせることが出来るからプリチャージ動作を
高速に、しかも低消費電力の下に行うことができる。

そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３’
ＦＥＴのゲート電圧（ワード線選択電圧）として通常の
論理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオ
ンさせることが出来るから、ブートストラップ電圧を用
いることなく、情報記憶キャパシタの全電荷読み出しが
可能となる。また、読み出し基準電圧は、メモリセルが
選択されない一方のデータ線のプリチャージレベルを利
用しているので、読み出し基準電圧を形成するダミーセ
ルが不要になる。

なお、上記タイミング信号φｐａｎ　φｐａとば互いに
相補的な信号である。図面を簡単にするために、同図に
おいては、タイミング信号φｐａと、φｐａとを合わせ
てＳｐａと表している。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子Ａ０〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａｏ−ａ８．ａ
ｏ−ａ８を形成する。なお、以後の説明及び図面では、
一対の内部相補アドレス信号、例えばａｏ、ａｏを内部
相補アドレス信号ａＯと表すことにする。したがって、
上記内部相補アドレス信号ａ０〜ａ８．ａｏ〜ａ８は、
内部相補アドレス信号、Ｌ０〜土８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４．ａ９〜ａ１４を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜ａ
１４を内部相補アドレス信号１９〜土１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号１０〜ａ８に従ってメモリアレ
イＭ−ＡＲＹの一本のワード線選択信号を形成する。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号１９〜ａ１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。

このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カラムスイッチＣ−５Ｗに伝えられる
。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージ信号φｐｃｄを受けて共通相補データ線を短絡
する上記プリチャージ回路ＰＣＩと同様なＭＯＳＦＥＴ
により構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミング信号ｆｍａは、そのパワースイッチＭＯＳ　Ｆ
　ＥＴを制御するためのものである。なお、図面を簡単
にするため、このタイミング信号ｉｍａは、互いに相補
的な信号φｓａとφｍａとを合わせて表している。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、読み出しタイミングパルスφｒｗにより、メ
インアンプＭＡからの読み出しデータを外部端子Ｄ０〜
Ｄ７にそれぞれ送出する。なお、書込み時には、読み出
しタイミングパルスφｒ−によりこのＤＯＢは、不動作
（出力ハイインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ人力バッフ
１であり、書込みタイミングパルスφｒｗにより、外部
端子Ｄ０〜Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｊＷによりこのＤＩＢは不動作にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａ０〜ａ８（又はａ０〜；８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。

回路記号ＣＥＧで示されているのは、特に制限されない
が、アドレス信号ａ９〜ａ１４　（又は丁９〜；１４）
を受けて、その立ち上がり又は立ち下がりのエツジを検
出するエツジトリガ回路である。

上記エツジ［・リガ回路ＲＥＧは、特に制限されないが
、アドレス信号ａｏ−ａ８と、その遅延信号とをそれぞ
れ受ける排他的論理和回路と、これらの排他的論理和回
路の出力信号を受ける論理和回路とによって構成される
。すなわち、アドレス信号とそのアドレス信号の遅延信
号とを受ける排他的回路が各アドレス信号に対して設け
られている。この場合９（［ｌｉｌの排他的論理和回路
が設けられており、この９個の排他的論理和回路の出力
信号が論理和回路に入力されている。このエツジトリガ
回路ＲＥＧは、アドレス信号ａ０−ａ８のうちいずれか
が変化すると、その変化タイミングに同期したエツジ検
出パルスφｒを形成する。

上記エツジトリガ回路ＣＥＧは、上記エツジトリガ回路
ＲＥＧと同様な構成にされている。すなわち、アドレス
信号ａ９〜ａ１４と、その遅延信号とをそれぞれ受ける
排他的論理和回路と、これらの排他的論理和回路の出力
信号を受ける論理和回路とによって構成されている。こ
のエツジトリガ回路ＣＥＧば、上記エツジトリガ回路Ｒ
ＥＧと同様に、アドレス信号ａ９〜ａ１４のうちいずれ
かが変化したとき、その変化タイミングに同期したエツ
ジ検出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、エツジ検出パルスφｒ。

φＣの他、外部端子から供給されるライトイネーブル信
号ＷＢ、チップ選択信号Ｃ８を受けて、上記一連のタイ
ミングパルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号φｒｅｆに従って、上記アドレスバッファＲ−ＡＤ
Ｂで形成された内部相補アドレス信号ａｏ〜１８と、上
記自動リフレッシュ回路ＲＥＦで形成された内部相補ア
ドレス信号ａＱ〜−先８とを選択的に上記デコーダＲ−
ＤＣＨに伝える。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
電圧発生回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのりフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。

ずなわち、チップ選択信号ｃｓがハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、制御信号φｒｅｆによってマル
チプレクサＭＰＸを切り換えて、内蔵のりフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−ＤＣＲに伝えて一本のワード線選択によるリフレッ
シュ動作（オートリフレッシュ）を行う。また、９７１
７２１１８号ＲＥＳＨをロウレベルにしつづけるとタイ
マーが作動して、一定時間毎にリフレッシュアドレスカ
ウンタが歩進させられて、この間連続的なりフレッシュ
動作（セルフリフレッシュ）を行う。

第２図には、上記第１図のロウアドレスデコーダＲ−Ｄ
ＣＲの一実施例の回路図が示されている。

特に制限されないが、この実施例のロウアドレスデコー
ダＲ−ＤＣＲは、２分割されて構成される。すわなち、
ワード線選択タイミング発生回路（図示せず）によって
形成されたワード線選択タイミング信号φＸは、３ビツ
トのアドレス信号１０〜土２を受ける第１のアドレスデ
コーダＤＣＲ１によって８つのアドレスデコーダ出力信
号φＸ０００〜φｘ１１１に変換される。言い換えれば
、上記第１のアドレスデコーダ回路ＤＣＲ１は、特に制
限されないが、８個の伝送ゲートＭＯ３ＦＥＴを含み、
上記アドレス信号１０〜土２に従って１つの伝送ゲート
ＭＯＳＦＥＴをオン状態とすることによって１／８の上
記アドレスデコーダ出力信号ψｘ０００〜φｘ１１１を
形成する。

上記８個のアドレスデコーダ出力信号φｘ０００〜φｘ
ｌｌｌは、次の第２のアドレスデコーダＯＣＲ２に入力
される。すなわち、上記８個のアドレスデコーダ出力信
号φｘ０００〜φｘ１１１は、それぞれ伝送ゲートＭＯ
３ＦＥＴＱＩ〜Ｑ４を介してその一端がワード線ＷＯ−
Ｗ７に結合された伝送ゲ−）ＭＯＳ　Ｆ　Ｂ　Ｔ　Ｑ　
５〜Ｑ８のゲートに供給される。

上記伝送ゲ−）ＭＯ３）’ＥＴＱＩ　〜Ｑ４（７）ゲー
トには、それぞれゲートに電源電圧ＶＣＣが定常的に印
加されたカット用ＭＯ３ＦＥＴＱ９〜Ｑｌ　２を介して
第２のアドレスデコーダＤＣＲ２を構成するノアゲ−１
・回路Ｎ０ＲＩの出力信号が共通に供給される。残りの
ワード線も、代表として示されているワード線Ｗ８〜Ｗ
ｌＯ等のように、上記類似の伝送ゲートＭＯ３ＦＥＴと
ノアゲート回路Ｎ０Ｒ２等により選択されるものである
。

特に制限されないが、上記第２のアドレスデコーダＤＣ
Ｒ２を構成するノアゲート回路Ｎ０ＲＩ。

Ｎ０Ｒ２等には、６ビツトからなる相補アドレス信号！
３〜互８が所定の組合せによりそれぞれ供給される。

この実施例では、ワード線の選択動作の高速化を図るた
め、後述するように上記ワード線選択タイミング信号φ
Ｘは、プリチャージ期間中に発生させられる。そして、
ワード線の選択動作をプリチャージ終了と同時に行うよ
うにするため、上記代表として示されている各ワード線
Ｗ０〜Ｗ１０にそれぞれ一端が結合された伝送ゲートＭ
０ＳＦＥＴＱ５〜Ｑ８及びＱ１６〜Ｑ１８の他端には、
共通にタイミング信号φ匹ｒ゛が供給される。このタイ
ミング信号φｐｅｒ’は、上記プリチャージ信号φｐｃ
ｒのロウレベル立ち下がり（プリチャージの終了）によ
りハイレベルに立ち上がるタイミング信号である。

なお、このロウアドレスデコーダＲ−ＤＣＨの動作は、
上記第１のアドレスデコーダＤＣＲ１により１／８の選
択を行うので、言い換えるならば、その８個の出力信号
φ×０００〜φＸ１１１のうち、１つだけがハイレベル
にとどまり、他の全てがロウレベルになる。また、第２
のアドレスデコーダＤＣＲ２を構成するノアゲート回路
（６４個）のうち、１つのノアゲート回路の出力のみが
ハイレベルにとどまる。したがって、例えば、第１のア
ドレスデコーダＤＣ’ＲＩの出力信号φＸ０００がハイ
レベルで、ノアゲート回Ｆｌ！ｌＮ０ＲＩの出力がハイ
レベルであると、このノアゲート回路Ｎ０ＲＩの出力の
ハイレベルによりオン状態となっている伝送ゲートＭＯ
３ＦＥＴＱＩ〜Ｑ４のうちＭＯ３Ｆ　ＥＴＱｌを通して
上記出力信号φＸ０００のハイレベルが伝送ゲートＭＯ
３ＦＥＴＱ５に伝えられるので、このＭＯ３ＦｇＴＱ５
のみがオン状態となる。したがって、タイミング信号φ
ｐｃｒ’のハイレベルに従ってワード線Ｗがハイレベル
の選択状態にされる。

残りのワード線は、ＭＯ３ＦＥＴＱ６〜Ｑ１Ｂ等が上記
出力信号φｘＯ０１〜φｘｌｌｌのロウレベル又はノア
ゲート回路Ｎ０Ｒ２等の出力信号のロウレベルによりオ
フ状態となので、非選択状態とされる。

次に、第３図に示すタイミング図に従って、この実施例
回路の動作を説明する。

アドレス信号ＡＯ−Ａｎのうち、いずれかのアドレス信
号Ａｉが変化すると、上記排他的論理和回路等によって
それぞれのエツジに同期した検出パルスが形成される。

これらの論理和により形成されるエツジ検出パルスφｔ
（φＣ）によって、メモリアレイＭ−ＡＲＹの周辺回路
が全てリセント状態にされる。例えば、タイミング信号
φｐｃｒ’φＸ等をロウレベルにしてワード線Ｗを非選
択状態のロウレベルとする。

また、タイミング信号φｐａがロウレベルとして、セン
スアンプＳＡに設けられたパワースイッチＭＯ３ＦＥＴ
をオフ状態にして、相補データ線対り。

Ｄをフローティング状態にする。この後、プリチャージ
信号φｐｅｒをハイレベルにして上記相補データ線り、
Ｄを短絡するＭＯＳＦＥＴをオン状態にすることによっ
て、上記相補データ線対り、　ＤをＶｃｃ／２にプリチ
ャージする。

この実施例では、このプリチャージ信号φｐｃｒがハイ
レベルのプリチャージ期間において、ワード線選択タイ
ミング信号φＸをハイレベルに立ち上げるものである。

また、上記入力されたアドレス信号に従ってロウアドレ
スデコーダＲ−ＤＣＲを動作させておくものである。

そして、上記プリチャージ信号φρｃｒがロウレベルへ
の変化により、言い換えるならばプリチャージ動作の終
了とともに、タイミング信号ｊｐｃｒ’を立ち上がらせ
るものである。これにより、上記第２図のロウアドレス
デコーダＲ−ＤＣＲは、選択されたワード線ｗ−ｔ−選
択状態のハイレベルにするものである。

上記選択されたワード線Ｗのハイレベルによってデータ
線りの電位は、選択されたメモリセルの電荷に従って微
少に変化する。そして、センスアン７”ＳＡの動作タイ
ミング信号φｐａがハイレベルになってセンスアンプＳ
Ａが活性化され、上記相補データ線り、　Ｄに読み出さ
れた微少信号の増幅動作を開始する。上記センスアンプ
ＳＡの増幅信号をメモリセルがそのまま受け暇ることに
よって再書込みが行われる。このような再書込みにおい
て、そのハイレベルの信号を情報記憶用キャパシタに書
込むため、上記タイミング信号φｐｃｒ’は、プートス
トラップ回路によりデータ線のハイレベルに昇圧するも
のであってもよい（図示せず）。

〔効　果〕

データ線のプリチャージ期間中を利用して、予めワード
線選択タイミング信号をハイレベルに立ち上がらせると
ともにロウアドレスデコーダを動作状態にしておいて、
上記プリチャージ動作の終了直後にワード線の選択動作
を開始させることによって、ワード線の選択動作の高速
化、ひいてはメモリアクセスの高速化を図ることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施　。

例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない０例えば
、上記プリチャージ制御タイミング信号を利用して、ワ
ード線の選択動作を開始させる具体的なゲート回路の構
成は、種々の実施形態を採ることができるものである。

また、相補データ線のプリチャージレベルは、電源電圧
Ｖｃｃとするものであってもよい、また、そのメモリア
レイの周辺回路の具体的回路構成は、種々の実施形態を
採ることができるものである。なお、自動リフレッシュ
回路は、特に必要とされるものではない。

〔利用分野〕

この発明は、アドレス信号の変化を検出して内部回路の
動作に必要なタイミング信号を形成するＭＯ３記憶装置
に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのプロ・ツク図。第２図は、そのアドレスデコーダの一実施例を示す回路
図、第３図は、上記実施例回路の動作の一例を説明するため
のタイミング図である。Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＰＣ２・・プリチャージ回路、ＭＡ・・メインアン
プ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、ＴＧ・・タ
イミング発生回路、ＲＥＦ・・自動リフレッシュ回路、
ＤＯＢ・・データ出カバソファ、ＤＩＢ・・データ人力
バッファ、ＭＰＸ・・マルチプレクサ、Ｖｂｂ−Ｇ・・
基板バイアス回路。第　１　図第　２　図第　３　図り呟ｔ

Claims

【特許請求の範囲】１、アドレス信号の変化を検出して、内部回路の動作の
タイミング信号を形成するタイミング制御回路と、この
タイミング制御回路によって形成された動作開始タイミ
ング信号によってデータ線をハイインピーダンス状態と
しプリチャージ終了後に動作状態とされるセンスアンプ
と、上記プリチャージ期間中に動作状態とされるワード
線選択タイミング発生回路及びワード線選択信号を形成
するアドレスデコーダと、上記ワード線選択タイミング
信号とアドレスデコーダ出力信号とを受け上記プリチャ
ージ終了信号によりワード線の選択動作を開始するゲー
ト回路とを含むことを特徴とするＭＯ５記憶。２、情報記憶のためのメモリセルは、情報記憶用キャパ
シタと、アドレス選択用のＭＯ１ＳＦＥ’ｌ’とにより
構成され、このメモリセルの書込み及び読み出しのため
の周辺回路は、０Ｍ０３回路で構成されるものであるこ
とを特徴とする特許請求の範囲第１項記載のＭＯ３記憶
装置。