JPS6199995A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
微細化されたＭＯＳＦＥＴ　（絶縁ゲート型電界効果ト
ランジスタ）により大記憶容量化が図られた半導体記憶
装置に利用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるワード線のクリアー回路
として、実公昭５８−２７４４０号公報に記載された回
路が公知である。このワード線りリア回路は、スイッチ
ＭＯＳＦＥＴを設けてワード線を選択レベルから非選択
レベルにリセットするものである。上記ワード線りリア
回路は、クロック信号を必要左するものであることの他
、チップ選択状態において上記スイッチＭＯＳ　Ｆ　Ｅ
Ｔがオフ状態にされている。したがって、フローティン
グ状態でロウレベルにされている非選択ワード線におい
ては、データ線等のカンプリングによって中間レベルに
持ち上げられてしまうという虞れがある。

〔発明の目的〕

この発明の目的は、高速動作と動作の安定化を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願においで開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ワード線の信号を受けるインバータ回路の出
力により、ワード線と回路の接地電位との間に設けたリ
セット用ＭＯ３Ｆ　ＥＴ４制御するものである。

〔実施例１〕 第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の回路図が示されている。

同図の各回路素子は、公知の０ＭＯ５（相補型ＭＯ５）
集積回路の製造技術によって、１個の単結晶シリコンの
ような半導体基板上において形成される。以下の説明に
おいて、特に説明しない場合、ＭＯＳＦＥＴ　（絶縁ゲ
ート型電界効果トランジスタ）はＮチャンネルＭＯＳＦ
ＥＴである。なお、同図において、ソース・ドレイン間
に直線が付加されたＭＯＳＦＥＴはＰチャンネル型であ
る。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に・形成されたＰチャ
ンネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャン
ネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域
は、第１図の電源端子Ｖｃｃに結合される。第１図にお
いて、図示しない基板バックバイアス電圧発生回路ｖｂ
ｂ−ｃにより負のバンクバイアス電圧が形成され、Ｎチ
ャンネルＭＯＳＦＥＴの基板ゲートに供給される。

これにより、ＮチャンネルＭＯＳＦＥＴのソース。

ドレインと基板間の寄生容量値が減少させられるため、
回路の高速動作化が図られる。

メモリプレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣ８とで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路Ｐｃｔは、代表として示されたＭＯＳ
ＦＥＴＱ５のように、相補データ線り。

丁間に設けられたスイッチＭＯＳＦＥＴにより構成され
る。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯＳＦＥＴＱ７．９９と、ＮチャンネルＭＯＳＦＥＴ
Ｑ６．ＱＢとからなるＣＭＯＳラッチ回路で構成され、
その一対の入出力ノードが゛上記相補データ線り、　Ｄ
に結合されている。また、上記ランチ回路には、特に制
限されないが、並列形態のＰチャンネルＭＯＳＦＥＴＱ
Ｉ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され、
並列形態のＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　
１を通して回路の接地電圧Ｖｓｓが供給される。これら
のパワースイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１及び
ＭＯＳＦＥＴＱ１２．Ｑｌ３は、同じメモリマント内の
他の同様な行に設けられたラッチ回路に対して共通に用
いられる。言い換えるならば、同じメモリマント内のラ
ンチ回路におけるＰチャンネルＭＯＳ　Ｆ　Ｂ　’ｌ’
とＮチャンネ）ｖＭＯ８ＦＥＴとはそれぞれそのソース
が共通接続される。

上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａ１．φｐａｌが印加され、ＭＯＳ
ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミン
グパルスφｐａｌ、　　φｐａｌより遅れた、相補タイ
ミングパルスφｐａ２　、　　＄ｐａ２が印加される。

このようにすることによって、センスアンプＳＡの動作
は２段階に分けられる。タイミングパルスφｐａＬφｐ
ａｌが発生されたとき、すなわち第１段階においては、
比較的小さいコンダクタンスを持つＭＯＳＦＥＴＱＩＯ
及びＱｌ２による１流制限作用によってメモリセルから
の一対のデータ線間に与えられた微小読み出し電圧は、
不所望なレベル変動を受けることなく増幅される。上記
センスアンプＳΔでの増幅動作によって相補データ線電
位の差が大きくされた後、タイミングパルスφｐａ２．
φｐａ２が発生されると、すなわち第２段階に入ると、
比較的大きなコンダクタンスを持っＭＯＳＦＥＴＱＩ　
１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増１ｔｉＴｈ作ハ、ＭＯＳ　Ｆ　Ｅ
ＴＱｌｌ、Ｑｌ３がオン状態にされることによって速く
される。このように２段階に分けて、センスアンプＳＡ
の増幅動作を行わせることによって、相補データ線の不
所望なレベル変化を防止しつつ、データの高速読み出し
を行うことができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されており、例えば
、アドレス信号丁２〜Ｔ６を受けるＮチャンネルＭＯＳ
ＦＥＴＱ３２〜Ｑ３６と、ＰチャンネルＭＯＳＦＥＴＱ
３７〜Ｑ４１とで構成された０Ｍ０３回路によるＮＡＮ
Ｄ　（ナンド）回路で上記４本分のワード線選択信号が
形成される。

このＮＡＮＤ回路の出力は、ＣＭＯＳインバータＩＶＯ
で反転され、カットＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２８〜
Ｑ３１を通して、スイッチ回路としての伝送ゲー）ＭＯ
ＳＦＥＴＱ２４〜Ｑ２７（７）ゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス。

信号ａＯ，ａｏ及びａｌ＋丁１で形成されたデコード信
号によって選択される上記同様な伝送ゲー）ＭＯＳＦＥ
ＴとカットＭＯＳ　Ｆ　ＥＴとからなるスイッチ回路を
通してワード線選択タイミング信号φＸから４通りのワ
ード線選択タイミング信号φ×００ないしφχ１１を形
成する。これらのワード線選択タイミング信号φｘ００
〜φｘｌｌは、上記伝送ゲート上記ＭＯＳＦＥＴＱ２４
〜Ｑ２７を介して各ワード線に伝えられる。ロウデコー
ダＲ−ＤＣＲＩとＲ−ＤＣＲ２のようにロウデコーダを
２分割することによって、ロウデコーダＲ−ＤＣＲ２の
ピッチ（間Ｆｆ５＞とワード線のピンチとを合わせるこ
とができる。その結果、無駄な空間が半導体基板上に生
じない。

各ワード線と接地電位との間には、ＭＯＳＦＥＴＱ２０
〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ回路の
出力が印加されることによって、非選択時のワード線を
接地電位に固定させるものである。また、上記各ワード
線の遠端側、言い換えるならば、上記ロウデコーダＲ−
ＤＣＲ２の出峰　　　力端子が接続されたワード線の端
と反対側とされた端には、選択されたワード線を高速に
非選択レベルにクリアするため、次のようなワード線の
クリア回路が設けられる。すなわち、この実施例のクリ
ア回路は、代表として示ているようにワード線のレベル
を受けるＣＭＯＳインバータ回路Ｉｖｌ〜ＩＶ４等と、
この出力信号を受け、ワード線と回路の接地電位点との
間に設けられたリセット用ＭＯＳＦＥＴＱＩ〜Ｑ４とに
より構成される。

例えば、ワード線が選択されてハイレベルにされると、
このハイレベルを受けるＣＭＯＳインバータ回路ＩＶＩ
の出力はロウレベルになって上記リセット用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　１をオフ状態にする。残りのワード線
は、フローティング状態でロウレベルにされる。上記Ｃ
ＭＯＳインバータ回路ＩＶ２〜ＩＶ４は、上記ロウレベ
ルを受けてハイレベルの出力信号を形成する。これによ
りＭＯＳ　Ｆ　ＥＴＱ２〜Ｑ４はオン状態になり、上記
非選択のワード線を回路の接地電位に固定する。

図示しないロウアドレスバッファＸ−ＡＤＢは、例えば
外部端子から供給されたアドレス信号と同相の内部アド
レス信号ａＯ〜ａ８と逆相のアドレス信号丁０−ａ８（
以下、これらを合わせてａＯ〜ＯｓＯ４うに表す、）を
形成して、後述するマルチプレクサＭＰＸを介して上記
ロウデコーダＲ−ＯＣＲに供給する。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
ＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ。

４２．０４３のゲートには、カラムデコーダＣ−ＤＣＲ
からの選択信号が供給される。

カラムデコーダＣ−ＤＣＲは、その動作がデータＩｊＩ
ｉ’ｉ！ｉ択タイミング信号φｙとカラムアドレスバッ
ファＹ−ＡＤＢから供給される内部アドレス信号ａ９〜
ａ１４と逆相のアドレス信号７９〜Ｔ１４をデコードす
ることによってカラムスイッチＣ−５Ｗに供給すべき選
択信号を形成する。

図示しないカラムアドレスバッファＹ−ＡＤＢは、例え
ば外部端子から供給されたアドレス信号と同相の内部ア
ドレス信号ａ９〜ａ１４と逆相のアドレス信号τ９〜丁
１４（以下、これらを合わせて一１９〜土１４のように
表す。）を形成して、上記カラムデコーダＣ−ＤＣＨに
供給する。

上記共通相補デーク線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯＳＦＥＴＱ
４４が設けられている。この共通相補データ線ＣＤ、Ｃ
Ｄには、上記センスアンプＳＡと同様な回路構成のメイ
ンアンプＭＡの一対の入出力ノードが結合されている。

読み出し動作ならば、データ出力バッファＤＯＢはその
タイミング信号ψｒｔｔによって動作状態にされ、上記
メインアンプＭＡの出力信号を増幅して外部端子Ｉ／’
０から送出する。なお、書込み動作なら、上記タイミン
グ信号φｒｗによってデータ出力バッファＤＯＢの出力
はハイインピーダンス状態される。

書込み動作ならば、データ入力バッファＤＩＢは、その
タイミング信号φｒｗによって動作状態にされ、外部端
子Ｘ１０から供給された書込み信号、。

に従った相補書込み信号を上記共通相補データ線ＣＤ、
ＣＤに伝えることにより、選択されたメモリセルへの書
込みが行われる。なお、読み出し動作なら、上記タイミ
ング信号φｒ鍔によってデータ入力バッファＤＩＢのの
出力はハイインピーダンス状態にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又はｉ０〜ａ８）とアド
レス信号ａ９〜ａｌｔ（又は１９〜ａ　１４）を受けて
、その立ち上がり又は立ち下がりの変化検出するアドレ
ス信号変化検出回路である。上記アドレス信号変化検出
回路ＡＴＤは、特に制限されないが、アドレス信号ａ　
Ｏ＝ａ　１４と、その遅延信号とをそれぞれ受ける排他
的論理和回路と、これらの排他的論理和回路の出力信号
を受ける論理和回路とによって構成される。すなわち、
アドレス信号とそのアドレス信号の遅延信号とを受ける
排他的回路が各アドレス信号に対して設＆Ｊられている
。この場合、合計１５個の排他的論理和回路が設けられ
ており、これらの１５ｆｌｌの排他的論理和回路の出力
信号が論理和回路に入力されている。このアドレス信号
変化検出回路ＡＴＤは、アドレス信号ａＯ〜ａ１４のう
ちいずれ。

か１つでも変化すると、その変化タイミングに同期した
アドレス信号変化検出パルスφを形成する。

回路記号ＴＯで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライトイネーブル信号ＷＥ、チップ選択信号
ＣＳを受けて、上記一連のタイミングパルスを形成する
。

Ｉｇｌ路記号ＲＥＦで示されているのは、自動リフレッ
シュ信号であり、フレッシュアドレスカウンタ、タイマ
・−等を含んでおり、外部端子からのりフレッシェ信号
ＲＥＳＨをロウレベルにすることにより起動される。チ
ップ選択信号Ｃ８がハイレベルのときにリフレッシュ信
号ＲＥＳＨをロウレベルにすると自動リフレッシュ信号
ＲＥＦは、制　　　。

御信号φｒｅｆによってマルチプレクサＭＰＸを切り換
えて、内蔵のリフレッシュアドレス力１〉ンタからの内
部アドレス信号をロウデコーダＲ−ＤＣＲに伝えて一本
のワード線選択によるリフレッシュ動作（オートリフレ
ッシュ）を行う、また、リフレッシュ（Ｍ　号ＲＥ　Ｓ
　Ｈをロウレベルにしつづけるとタイマーが作動して、
一定時間毎にリフレッシュアト【・スカウンタが歩進さ
せられて、この間連続的なリフレッシュ動作（セルフリ
フレッシュ）を行う。

次に、第２図に示したタイミング図を参照して、読み出
し動作を例にして、第１図のダイナミック型ＲＡＭの動
作を説明する。

チップ選択信号Ｃ８がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受は取る。外部端子から供給されるいず
れかのアドレス信号Ａｉが変化すると、アドレス信号変
化検出回路ＡＴＤによりアドレス信号変化検出検出パル
スφが形成される。タイミング発生回路ＴＧは、このア
ドレス信号変化検出パルスφに同期して、メモリアレイ
Ｍ　−Ａ　ＲＹの選択回路を一旦リセットする。

すなわち、このタイミング発生回路ＴＯは、上記エツジ
検出パルスφにより、タイミングパルスφｐａｌ＋φｐ
ａ２をロウレベル（タイミングパルスφｐａＬφｐａ２
をハイレベル）にしてセンスアンプＳへのパワースイッ
チＭＯＳＦＥＴＱＩ　ＯＮＱｌ　３をオン状態にし、相
補データ線り、Ｄを以前の動作に従ったハイレベル（Ｖ
ｃｃレベル）、ロウレベル（Ｖｓｓレベル）をフローテ
ィング状態で保持させる。また、ワード線選択タイミン
グ信号φＸをロウレベルにして選択状態のワード線をロ
ウレベルにする。このとき、選択状態のワード線の遠端
側のレベルがＣＭ　ＯＳインパーク回路のロジンクスレ
ッシデルド電圧以下に低下すると、その出力信号がハイ
レベルに切り替わる。これにより、リセットＭＯＳＦＥ
ＴＱ１等がオン状態となり、ワード線の遠端側からもチ
ャージを引き抜くので、高速にワード線がリセット状態
にされる。このよ　゛・うにすることによって、次のプ
リチャージタイミングを早くすることができる。

次に、プリチャージパルスφｐｃｎをハイレベルにして
、プリチャージＭＯＳＦＥＴＱ５をオン状態にすること
により、相補データ線り、Ｄを短絡してＶｃｃ／２レベ
ルにプリチャージする。上記相補データ線り、Ｄが共に
Ｖｃｃ／２のプリチャージレベルになる時間を待って上
記プリチャージパルスφｐｃｅ１はロウレベルにされる
。そして、次にワード線選択タイミング信号φＸをハイ
レベルに立ち上げる。このワード線選択タイミング信号
φＸの立ち上がりに同期してマルチプレクサＭＰＸを通
して供給される相補アドレス信号互０〜１８によって決
まる１つのワード線Ｗがハイレベルに立ち上がり選択状
態にされる。これにより、選択されたワード線に結合さ
れた複数のメモリセルが選択され、この各メモリセルの
情報記憶用キャパシタＣｓがアドレス選択用Ｍ　ＯＳ　
Ｆ　Ｂ　Ｔ　Ｑ　ｍを介してデータ線Ｄ（又はＤ）に結
合される。すなわち、各相補データ線り、Ｄの１つのメ
モリセルの入出力ノードが一方のデータ線Ｄ（又はＤ）
に結合される。したがうて、メモリセルの蓄積電荷とそ
のデータ線りのプリチャージ電荷との電荷分散により、
そのデータ線Ｄ（又はＤ）に読み出しレベルが現れる。

なお、他方のデータ線′″５（又はＤ）は、メモリセル
が結合されないので、上記プリチャージレベルのままで
ある。

次に、比較的早いタイミングでタイミングパルスφｐａ
１をハイレベルにし、タイミングパルスＴｐａｌ　　（
図示せず）をロウレベルにしてセンス７ンブＳΔを動作
させる。これにより、上記相補データ線り、　Ｄは、上
記情報記憶用キ中パシクＣｓの記ｔｔ電荷に従−りたロ
ウレベル、ハイレベルに増幅される。そして、上記増＠
動作によつ相補データ線り、Ｄのレベル差が比較的大き
くなっｉ、：後、タイミングパルスφｐａ２　　（φｐ
ａ２　）がハイレベル（ロウレベル）になって、高速増
幅動作を行うものである。このようなセンスアンプＳＡ
の動作による増’ｉ’！信号が上記メモリセルに伝えＡ
れるので上記失われかかった記憶情報の再書込みがなさ
れる。

なお、これ以降の得込み又は読み出し動作は、図示しな
いが上記ワード線選択タイミング信号φＸより遅れて形
成されるカラムスイッチ選択タイミングパルスφｙによ
りカラムスイッチＣ−５Ｗがｉ！択され、タイミングパ
ルスφｎ＋ａＬφｍａｌ　及びφｍａ２．φｍａ２　、
　　φｒｓｖにより、読み出しの時には、メインアンプ
ＭＡ、データ出力バッファＤＯＢが動作し、書込みの時
には、データ入力バソフｙＤＩＢが動作することにより
行われる（図示せず）。

〔実施例２〕 第３図には、上記クリア回路の他の一実施例の回路図が
示されている。この実施例では、ＣＭＯＳインバータ回
路を構成するＰチャンネルＭＯＳＦＥＴＱ５０に並列形
態にＰチャンネルＭＯＳＦＥＴＱ５２を付加して、その
ロジックスレッショルド電圧にヒステリシス特性を持た
せるものである。すなわち、ワード線Ｗがロウレベルか
らハイレベルにされワード憶選択動作においては、タイ
ミングφｒにより上記ＰチャンネルＭＯＳＦＥＴＱ５２
をオン状態にして、ＣＭＯＳインバータ回路のロジック
スレッショルド電圧を比較的低いレベルにする。これに
よって、選択されたワード線の遠端が比較的低いレベル
に到達した時にＣＭＯＳインバータ回路の出力をロウレ
ベルにして上記リセットＭＯＳＦＥＴＱ１等を早いタイ
ミングでオフ状態にする。一方、非選択ワード線をリセ
ット状態にする時には、タイミングφｒによりＭＯＳＦ
ＥＴＱ５２をオフ状態にして、上記ロジックスレッショ
ルド電圧を比較的高いレベルにする。

これによって、選択されたワード線の遠端が比較高いレ
ベルに到達した時にＣＭＯＳインバータ回路の出力をハ
イレベルにして上記リセットＭＯＳＦＥＴＱ１等を早い
タイミングでオン状態にさせる。これにより、ワード線
の選択／非選択の切り換えを高速に行うことができる。

〔効　果〕

（１）ワード線のレベルの反転増幅信号を形成して、リ
セットＭＯＳ　Ｆ　ＥＴを制御する。これにより、ワー
ド線をリセット状態にするとき、タイミング信号を用い
ることなく、ワード線の両端からチャージを引き抜（こ
とによって高速動作を実現することができる。特に、上
記実施例のように、内部同期式のダイナミック型ＲＡＭ
にあっては、そのプリチャージ動作のためにワード線を
リセット状態にする必要があるから、上記リセット動作
の高速化によってメモリアクセスの高速化を実現できる
ものである。

（２）ワード線のレベルの反転信号を形成してリセット
ＭＯＳＦＥＴを制御することにより、非選択のワード線
を確実に回路の接地電位に固定することができる。これ
によつて、カップリング等によって非選択のワード線が
持ち上げられることによる誤動作を防止することができ
るという効果が得られる。

（３）ワード線のレベルの反転増幅出力によりリセフ、
トＭＯＳＦＥＴを制御するものであるので、タイミング
発生回路やその信号線が不要になり、回路の簡素化を図
ることができるという効果が得られる。

（４）ワード線のレベルを判定するインバータ回路に、
ヒステリシス特性を持たせることにより、その切り換え
動作のいっそうの高速化を図ることができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、読み出し基準
電圧はダミーセルを用いて形成するものであってもよい
、また、アドレス信号は、アドレスストローブ信号ＲＡ
Ｓ、ＣＡＳに同期して共通のアドレス端子から、Ｘアド
レス信号とＹアドレス信号とを多重化して供給するもの
等種々の実施形態を採ることができるものである。

〔利用分野〕

以上の説明では、この発明をその背景となった技術分野
である内部同期式のダイナミック型ＲＡＭに適用した場
合について説明したが、これに限定されるものではなく
、ワード線に対してクリア回路を設けたスタティック型
ＲＡＭ等各種半導体記憶装置に広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明が適用された内部同期式のダイナミ
ック型ＲＡＭの一実施例を示す回路図、第２図は上記第
１図の実施例回路の動作の一例を説明するためのタイミ
ング図、 第３図は、他の実施例の回路図である。

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイを構成するワード線の信号を受けるイ
   ンバータ回路と、このインバータ回路の出力信号がゲー
   トに供給され、そのワード線と回路の接地電位との間に
   設けられたリセット用ＭＯＳＦＥＴとを具備することを
   特徴とする半導体記憶装置。 ２、上記インバータ回路とリセット用ＭＯＳＦＥＴは、
   ワード線選択回路に対して遠端側に設けられるものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。 ３、上記半導体記憶装置は、ダイナミック型回路により
   構成されたメモリアレイと、その選択動作を行うＣＭＯ
   Ｓスタティック型論理回路とからなり、上記インバータ
   回路はＣＭＯＳ回路によって構成されるものであること
   を特徴とする特許請求の範囲第１又は第２項記載の半導
   体記憶装置。