JPS60171693A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
アドレス信号の変化を検出して内部回路の動作に必要な
タイミング信号を形成するＲＡＭ（ランダム・アクセス
・メモリ）に利用して有効な技術に関するものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作にａ・要な各種タイミング
信号を形成するものとした擬似スタティック型ＲＡＭを
考えた。すなわぢ、情報を電荷の形態で記憶するキヤパ
シタとアドレス選択用ＭＯ３ＦＥＴとによって構成され
るグイナミソク型メモリ七ルを用いるとともに、その周
辺回路をＣＭＯ３（相補型ＭＯ３）スタティック型回路
で構成し、上記アドレス信号の変化を検出し′ζ必要な
タイミング信号を得ることによって、外部からはスタテ
ィック型ＲＡ　Ｍと同等に扱えるようにするものである
。

この場合、次のような問題の生じることが本願発明者の
研究によって明らかにされた。すなわち、データバス等
を駆動するデータ出力バッファが動作する時、電源線に
比較的大きなノイズが発生する。例えば、上記データバ
ス等の浮遊容量にハイレベルが蓄積された状態で、デー
タ出力バッファがロウレベルの出力信号を形成するとき
、比較的大きな放電電流を回路の接地電位線に流すので
、回路の接地電位が上昇してしまう。これによって、ア
ドレスバッファを構成するＣ　Ｍ　ＯＳインバータ回路
のロジックスレッショルド電圧が実質的に高くなって、
ハイレベルのアドレス信号をロウレベルと誤判定してし
まう。これによってアドレスバッファを通した内部アド
レス信号が変化するので、タイミング発生回路がこれに
応答してしまう。これにより、例えば、読み出しによっ
て破壊されかかった情報の再書込みを行う前にワード線
が切り換わって上記アドレス信号に従った選択動作に移
行してしまうため、記憶情報の破壊が行われてしまうと
いう重大な問題が生じる。

〔発明の目的〕

この発明の目的は、データ出力バッファの動作によって
生じる電源線のノイズによる誤動作を防止した半導体記
憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述および添何図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なもののｍ要
を簡単に説明すれば、下記の通りである。

すなわち、少なくともデータ出力バッファが動作期間中
においては、外部アドレス信号の取込みの禁止ないし以
前に取り込んだアドレス信号を保持する機能をアドレス
バッフ１に設けることによって、データ出力バッファの
動作により発生する電源線ノイズに対してアドレスバッ
ファが応答しないようにするものである。

〔実施例」 第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によっ°ζ、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
おいて形成され、例えば、端子Ｄｏ−Ｄ？、ＡＯ〜Ａｌ
　４．　ＷＥ、　Ｃ３，ＲＥＳＨ及び、ｙｃｃ、Ｖｓｓ
は、その外部端子とされ、端子Ｖ　ｃｃ、Ｖ　ｓｓには
図示しない適当な外部電源装置から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレ・
イであり、記憶用キャパシタとアドレス選択用ＭＯ３Ｆ
ＥＴで構成された公知の１ＭＯ３型メモリセルがマトリ
ックス状に配置されている。

この実施例では、特に制限されないが、上記メモリセル
は一対の平行に配置された相補データ線り。

Ｄのいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。

回路記号Ｐｃｔで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃ１・を受け
て、相補データ線り、Ｄを短絡してＶｃｃ／２にブリチ
十−ジするＭＯＳ　Ｆ　ＥＴにより構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれＰ＋ヤンネルＭＯ５ＦＥＴ、！：Ｎ
チャンネルＭＯ５ＦＥＴとで構成されな一対のパワース
イッチＭＯ３ＦＥＴが設けられたＣＭＯ３（相補型ＭＯ
３）ランチ回路で構成され、その−・対の入出力ノード
は、上記相補データｇＤ、Ｄに結合されている。タイミ
ングパルス−ψ−ｐａは、上記パワースイッチＭＯ３Ｆ
ＥＴを制御するためのものである。ここで、非反転タイ
ミングパルスφｐａと反転タイミングパルスφｐａとを
合わせてタイミングパルスｉｐａのように表している。

上記一対のパワースイッチＭＯ３ＦＥＴは、プリチャー
ジ直前にオフ状態にされる。これにより相補データ線り
、Ｄはフローティング状態でＶｃｃ。

Ｖｓｓレベルを保持する。

この実施例のメモリアレ・ｆのプリチャージ動作は、特
に制限されないが、一対の゛相補う乙−夕線（後述する
共通相補データ線ら同様である）を単に短絡することに
より約Ｖｃｃ／２の中間レベルにするものである。これ
により、０ホルトからＶｃｃレベルまでチャージアップ
するものに比べ、そのレベル変化量が小さく、ブリナヤ
ージＭ　ＯＳ　ｉ’　Ｅ　Ｔのゲート電圧をｉｉ１常の
論理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオ
ンさせることが出来るからプリチャージ動作を高速に、
しかも低消費電力の下に行うことができる。そして、上
記のように、プリチャージレベルを約Ｖｃｃ／２の中間
レベルにするものであるので、メモリセルの読み出し時
においても、メモリセルのスイッチＭ　ＯＳ　Ｆ　ＥＴ
のゲート電圧（ワード線選択電圧）として通常の論理レ
ベル（Ｖｃｃ）を用いても十分に非飽和状態でオンさせ
ることが出来るから、ブートストラップ電圧を用いるこ
となく、情報記憶キヤパシタの全電荷読み出しが可能と
なる。また、読み出し基準電圧は、メモリセルが選択さ
れない電力のデータ線のプリチャージレベルを利用する
ごとによって、読み出し基準電圧を形成するダミーセル
が不要になる。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ−Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ−ａ８．ａ
Ｏ〜１Ｂを加工形成する。

なお、以後の説明及び図面では、一対の内部相補アドレ
ス信号、例えばａＯ，ａＯを内部相補アドレス信号工０
と表すことにする。したがって、上記内部相補アドレス
信号ａＯ〜ａ３．ａＱ〜；８は、内部相補アドレス信号
ｌＯ〜１８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４．ａ９〜ａ１４を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜ａ
１４を内部相補アドレス信号１９〜１１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号！θ〜工８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号上９〜１１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。

このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カラムスイッチＣ−５Ｗに伝えられる
。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐＣｄを受けて共通相補データ線を短
絡する上記プリチャジ回路ＰＣＩと同様なＭＯＳＦＥＴ
により構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミングパルス１ｍａは、その一対のパワースイッチＭ
Ｏ３ＦＥＴを制御するためのものである。なお、このタ
イミング信号ｉｍａは、互いに相補的な信号φｍａとφ
ｍａとを合わせて表している。

回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、読み出しタイミングパルス７ｒ１１により、
メインアンプＭＡからの読み出しデータを外部端子ＤＯ
〜Ｄ７にそれぞれ送出する。なお、書込み時には、読み
出しタイミングパルスｊｒＨによりこのＤＯＢは、不動
作（出力ハイインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ入カバソフ
ァであり、書込みタイミングパルスφｒｔｖにより、外
部端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ
線に伝える。なお、読み出し時には、書込みタイミング
パルスφｒＨによりこのＤＩＢは不動作にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又は１０〜ａ８）を受け
て、その立ち上がり又は立ち下がりの変化検出するアド
レス信号変化検出回路である。回路記号ＣＥＧで示され
ているのは、特に制限されないが、アドレス信号ａ９〜
ａ１４（又は１９〜１１４）を受けて、その立ち上がり
又は立ち下がりの変化を検出するアドレス信号変化検出
回路である。

上記アドレス信号変化検出回路ＲＥＧは、特に制限され
ないが、アドレス信号ａＯ〜ａ８と、その遅延信号とを
それぞれ受ける排他的論理和回路と、これらの排他的論
理和回路の出力信号を受ける論理和回路とによって構成
される。すなわち、アドレス信号とそのアドレス信号の
遅延信号とを受ける排他的回路が各アドレス信号に対し
て設けられている。この場合９個の排他的論理和回路が
設けられており、この９個の排他的論理和回路の出力信
号が論理和回路に入力されている。このアドレス信号変
化検出回路ＲＥＧは、アドレス信号ａｏ−ａ８のうちい
ずれかが変化すると、その変化タイミングに同期したア
ドレス信号変化検出パルスφｒを形成する。

上記アドレス信号変化検出回路ＣＥＧは、上記アドレス
信号変化検出回路ＲＥＧと同様な構成にされている。す
なわち、アドレス信号ａ９〜ａ１４と、その遅延信号と
をそれぞれ受ける排他的論理和回路と、これらの排他的
論理和回路の出力信号を受ける論理和回路とによって構
成されている。

このアドレス信号変化検出回路ＣＥＧは、上記アドレス
信号変化検出回路ＲＥＧと同様に、アドレス信号ａ９〜
ａ１４のうちいずれかが変化したとき、その変化タイミ
ングに同期したアドレス信号変化検出パルスφＣを形成
する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるライトイネーブル信号ＷＥ、チップ
選択信号Ｃ３を受けて、上記一連のタイミングパルスを
形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号φｒｅｆに従って、上記アドレスバッファＲ−ＡＤ
Ｂで形成された内部相補アドレス信号ａｏ〜ａ８と、上
記自動リフレ、シュ回路ＲＥ　Ｆで形成された内部相補
アドレス信号１０〜１８とを選択的に上記デコーダＲ−
ＤＣＨに伝える。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
電圧発生回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。すなわち
、チップ選択信号ＣＳがハイレベルのときにリフレッシ
ュ信号ＲＥＳＨをロウレベルにすると自動リフレッシュ
回路ＲＥＦは、制御信号φｒｅｆによってマルチプレク
サＭＰＸを切り換えて、内蔵のりフレッシュアドレスカ
ウンタからの内部アドレス信号をロウデコーダＲ−ＤＣ
Ｈに伝えて一本のワード線選択によるリフレッシュ動作
（オートリフレッシュ）を行う。

また、リフレッシュ信号ＲＥＳＨをロウレベルにしつづ
けるとタイマーが作動して、一定時間毎にリフレッシュ
アドレスカウンタが歩進させられて、この間連続的なり
フレッシュ動作（セルフリフレッシュ）を行う。

第２図には、上記アドレスバッファＲ−ＡＤＢ。

Ｃ−ＡＤＢの具体的一実施例の回路図が示されている。

この実施例では、データ出カバソファＤ。

Ｂの動作により生じる電源線ノイズによってアドレスバ
ッファＲ−ＡＤＢ、（、−ＡＤＨが誤動作してしまうの
を防止するため、特に制限されないが、次のようなゲー
ト機能及びラッチ機能が付加される。

すなわち、外部アドレス信号端子Ａｔからの信号は、ｐ
チャンネルＭＯ３ＦＥＴＱＩとｎチャンネルＭＯ３ＦＥ
ＴＱ２とで構成されたＣＭＯＳインバータに入力される
。上記両ＭＯ３ＦＥＴＱＩ。

Ｑ２と電源電圧Ｖｃｃと回路の接地電位との間には、そ
れぞれパワースイッチ手段としてのｐチャンネルＭＯ３
ＦＥＴＱ３とｎチャンネルＭＯＳ　Ｆ　ＥＴ、８Ｑ４が
設けられる。これらのＭＯ３ＦＥＴＱ３゜Ｑ４のゲート
には、タイミング信号ｊ７　φが印加されることによっ
て、ゲート機能が付加される。

このタイミング信号φ、φは、特に制限されないが、ワ
ード線選択動作が開始されてから、再書込み（アクティ
ブリストア）が終了するまで間と、データ出カバソファ
ＤＯＢが動作を開始する時に、上記ゲート機能を閉じる
ように、言い換えれば、タイミング信号φをロウレベル
（回路の接地電位）とし、タイミング信号φをハイレベ
ル（電源電圧Ｖｃｃ）とすることによって、上記両ＭＯ
３ＦＥＴＱ３．Ｑ４をオフ状態にさせる。上記構成の入
力回路の出力信号は、ｐチャンネルＭＯ３ＦＥＴＱ５と
ｎチャンネルＭＯ３ＦＥＴＱ６とで構成されたＣＭＯＳ
インバータを通して上記相補アドレス信号ａｔが形成さ
れる。また、インバータＩｖによってその反転アドレス
信号ａｉが形成される。

上記ＭＯ３ＦＥＴＱ５、Ｑ６で構成されたインバータの
出力は、上記入力回路と同様なＭＯ３ＦＥＴＱ７〜ＱＩ
Ｏで構成された回路を通してその入力帰還される。すな
わち、上記入力回路が閉じた時のアドレス信号を保持す
るため、パワースイッチ手段としてのＭＯ３ＦＥＴＱ９
．ＱＩＯのゲートに供給されるタイミング信号をφ、φ
として、上記入力回路とこの帰還回路とを相補的に動作
状態とするものである。

次に、第３図のタイミング図に従って、この実施例回路
の動作を説明する。

外部端子から供給されるいずれかのアドレス信号Ａｔが
変化すると、アドレス信号変化検出回路ＲＥＧ　（ＣＥ
Ｇ）によりアドレス信号変化検出検出パルスφｒ　（φ
Ｃ）が形成される。

タイミング発生回路ＴＧは、このアドレス信号変化検出
パルスφｒ、φＣに同期して、メモリアレイＭ−ＡＲＹ
の選択回路を一旦リセットする。

すなわち、タイミングパルスφｐａによりセンスアンプ
ＳＡを非動作状態にして、相補データ＃１ｉ１　Ｄ　。

Ｄをフローティング状態にする。また、ワード線選択タ
イミング信号φＸとデータ線選択信号φｙとをロウレベ
ルにしてそれぞれ非選択状態にする。

そして、プリチャージパルスφｐｅｒを一旦ハイレベル
にして、上記のようなプリチャージ動作を行う。このプ
リチャージ動作の終了後、ワード線選択タイミング信号
φＸをハイレベルにして、上記取り込まれたアドレス信
号に従ってワード線の選択を行う。

次に、タイミングパルスφρａによりセンスアンプＳＡ
を動作状態にして相補データ線り、Ｄに読み出されたメ
モリセルの記憶情報を増幅してその相補データ線り、Ｄ
に伝える。特に制限されないが、この実施例では、ワー
ド線選択タイミング信号φＸにより、上記アドレスバッ
ファＲ−ＡＤＢ。

Ｃ−ＡＤＢのタイミング信号φをロウレベル（φをハイ
レベル）にして、外部端子からのアドレス信号の取り込
みを禁止する。この理由は、外部端子から供給されるア
ドレス信号のスキュー（時間ずれ）によって、遅れて変
化するアドレス信号の取り込みによって、読み出し途中
のメモリセルが途中放棄されるこＪを防止するものであ
る。すなわち、タイミング信号φをロウレベルに、タイ
ミング信号アをハイレベルにして、上記Ｍ　ＯＳ　Ｆ　
ＥＴＱ３．Ｑ４を共にオフ状態とすることによってゲー
トを閉じる。すなわち、アドレス信号Ａｎのように遅れ
て変化するアドレス信号があっても、上記ＭＯ３ＦＥＴ
Ｑ３．Ｑ４をオフ状態とすることによって、その変化を
受け付けないようにする。

上記タイミング信号φのロウレベル及びタイミング信号
φのハイレベルによりＭＯ３ＦＥＴＱ９゜ＱＩＯがオン
状態となって上記ＭＯ３ＦＥＴＱ５゜Ｑ６で構成された
インバータの出力信号を入力側に正帰還させることによ
ってそれまでに取り込んだアドレス信号を保持させる。

また、データ出力バッファＤＯＢが動作の動作開始前に
も、そのタイミング信号φｒｗのロウレベルによって、
上記タイミング信号φをロウレベルに、タイミング信号
φをハイレベルにして、外部端子からのアドレス信号の
取り込みを禁止し、その間以前のアドレス信号を保持さ
せることにより、データ出力バッファＤＯＢの動作によ
って生じる電源線ノイズによりアドレスバッファＲ−Ａ
ＤＢ。

（、−ＡＤＢが誤動作するのを防止する。

〔効　果〕

ｆｉｌデータ出力バッファが動作を開始する時に、アド
レスバッファの入力信号の取り込みを禁止し、又は以前
に取り込んだアドレス信号を保持させることによって、
データ出力バッファの動作によって生じる電源線ノイズ
があってもアドレスバッファを実質的に非動作状態にで
きるから、この電源線ノイズによる誤動作を防止するこ
とができるという効果が得られる。

（２）アドレスバッファにおける入力信号の取り込み禁
止及び以前に取り込んだアドレス信号を保持する機能を
、ワード線の選択動作からメモリセルへの再書込みが行
われる間にも使用することによって、外部アドレス信号
を形成する回路に、特別なアドレススキューに関する禁
止機能を設ける必要がないので、その取り扱いが簡便と
なるという効果が得られる。

（３）上記（１１及び（２）により、動作マージンの向
上を図った半導体記憶装置を得ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレスバッ
ファに設けられる上記ゲート機能は、通常の論理回路又
は伝送ゲートＭＯＳ　Ｆ　ＥＴによって実現するもので
あってよい。

また、データ出力バッファの動作によって生じるノイズ
の発生期間だけ、以前に取り込んだアドレス信号の保持
を記憶容量を利用して行うものであってもよい。上記擬
似スタティック型ＲＡＭを構成する周辺回路の具体的回
路構成は、種々の実施形態を採ることができるものであ
る。なお、自動リフレッシュ回路は、特に必要とされる
ものではない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍについて説明したが、これに限定されるものではなく
、上記同様にその内部回路の動作タイミングがアドレス
信号の変化タイミングを検出することによって形成され
る半導体記憶装置、例えばスタティック型ＲＡＭ等にも
同様に通用できる。このスタティック型ＲＡＭにあって
は、ワード線の二重選択動作によって、その記憶情報が
破壊される戊が生じるものであるので、上記同様な効果
が期待できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図。 第２図は、そのアドレスバッファの一実施例を示す回路
図、 第３図は、第１図に示されたＲＡＭの動作の一例を示す
タイミング図である。 Ｍ−ＡＲＹ・・メモリアレイ、ｐｃｉ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバソファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＰＣ２・・プリチャージ回路、ＭＡ・・メインアン
プ、ＲＥＧ、ＣＥＧ・・アドレス信号変化検出回路、Ｔ
Ｇ・・タイミング発生回路、ＲＥＦ・・自動リフレッシ
ュ回路、ＤＯＢ・・データ出カバソファ。 ＤＩＢ・・データ人カバソファ、ＭＰＸ・・マルチプレ
クサ、ｖｂｂ−ｃ・・基板バイアス回路。 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、外部端子から供給されたアドレス信号を受け゛て内
   部アドレス信号を加工形成するアドレスバッファと、こ
   の内部アドレス信号の変化を検出するアドレス信号変化
   検出回路と、この検出出力に基づいて内部回路の動作の
   一連のタイミング信号を形成するタイミング発生回路と
   、読み出し信号を増幅して外部端子から送出するデータ
   出カバソファとを含み、を記アドレスバッフ１に対して
   少なくともデータ出力バッフプが動作期間中にアドレス
   信号の取込みを禁止ないし以前に取り込んだアドレス信
   号を保持する機能を設けたことを特徴とする半導体記憶
   装置。 ２、情報記憶のためのメモリセルは、情報記憶用キャパ
   シタと、アドレス選択用のＭＯＳＦＥＴとにより構成さ
   れ、このメモリセルの書込み及び読み出し、のための周
   辺回路は、ＣＭＯ３回路で構成されるものであることを
   特徴とする特′詐請求の範囲第１項記載の半導体記憶装
   置。 ３、上記アドレスバッファは、アドレス信号を受けるＣ
   ＭＯＳインバータ回路と、タイミング信号を受けて上記
   ＣＭＯＳインバータ回路に電源供給を行うパワースイ・
   、・チＭＯ３ＦＥＴとからなる入力回路と、この入力回
   路の出力信号を保持するランチ回路とからなるものであ
   ることを特徴とする特許請求の範囲第１又は第２項記載
   の半導体記憶装置。 ４、上記アドレスバッファにおけるアドレス信号の取り
   込みを禁止ないし以前に取り込んだアドレス信号を保持
   する機能は、ワード線が選択状態になってから選択され
   たメモリセルに再書込みが終了するまでの間にも用いら
   れるものであることを特徴とする特許請求の範囲第２又
   は第３項記載の半導体記憶装置。