JPS60211691A

JPS60211691A - 半導体記憶装置

Info

Publication number: JPS60211691A
Application number: JP59067685A
Authority: JP
Inventors: Yasunori Yamaguchi; 山口　泰紀; Takashi Nakamura; 尚中村; Kanji Ooishi; 貫時大石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1985-10-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
アドレス信号の変化を検出して内部回路の動作に必要な
タイミング信号を形成するＲＡＭ（ランダム・アクセス
・メモリ）に利用して有効な技術に関するものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを提
案した（特願昭５７−１６４８３１号）。すなわち、情
報を電荷の形態で記憶するキャパシタとアドレス選択用
ＭＯ３ＦＥＴとによって構成されるダイナミック型メモ
リセルを用いるとともに、その周辺ｌ路を０ＭＯ３（相
補型Ｍ　ＯＳ　）スタティック型回路で構成し、上記ア
ドレス信号の変化を検出して必要なタイミング信号を得
ることによって、外部からはスタティック型ＲＡ　Ｍと
同等に扱えるようにするものである。

この場合、次のような問題の生じることが本願発明者の
研究によって明らかにされた。すなわち、データバス等
を駆動するデータ出力バッファが動作する時、電源線に
比較的大きなノイズが発生する。例えば、上記データバ
ス等の浮遊容量にハイレベルが苗種された状態で、デー
タ出力バッファがロウレベルの出力信号を形成するとき
、比較的大きな放電電流を回路の接地電位線に流すので
、回路の接地電位が上昇してしまう。これによって、ア
ドレスバッファを構成するＣＭＯＳインバータ回路のロ
ジックスレッショルド電圧が実質的に高くなって、ハイ
レベルのアドレス信号をロウレベルと誤判定してしまう
。これによってアドレスバッファを通した内部アドレス
信号が変化するので、タイミング発生回路がこれに応答
してしまう。これにより、例えば、読み出しによって破
壊されかかった情報の再書込み時にワード線が切り換わ
って上記アドレス信号に従った選択動作に移行してしま
うため、記憶情報の破壊が行われてしまうという重大な
問題が生じる。

そこで、本願発明者は、この発明に先立ってワード線が
選択状態になってから上記データ出力バッファの出力が
確定するまでの間、上記アドレスバッファの動作を禁止
するとともに既に取り込んだアドレス信号を保持させる
ことを考えた。しかしながら、このような機能を設けた
場合、次のような新たな問題の生じることが本願発明者
によって明らかにされた。すなわち、下記ＣＭＯＳスタ
ティック型ＲＡＭにあっては、そのアクセスタイムが電
源電圧依存性を持つものであるので、電源電圧の低下と
ともにアクセスタイムが遅くなるものである。そして、
上記データ出力バラシアが出力を確定するまで、アドレ
ス信号の取り込みを禁止したのでは、その分さらにアク
セスタイムが遅くなってしまう。

〔発明の目的〕

この発明の目的は、データ出力バッファの動作によって
生じる電源線のノイズによる誤動作を防止しつつ高速動
作を維持した半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面がら明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、比較的高い動作電圧のもとてワード線が選択
状態にされてからデータ出力バッファが動作を行うまで
は＼“一定の期間アドレス信号の取込みを禁止ないし以
前に取り込んだアドレス信号を保持する機能をアドレス
バッファに設けるものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成され、例えば、端子ＤＯ〜Ｄ７．ＡＯ〜Ａ１４
．Ｗ下、６３−９肩ＳＨ及びＶ　ｃｃ、Ｖ　ｓｓは、そ
の外部端子とされ、端子Ｖｃｒ、、Ｖｓｓには図示しな
い適当な外部電源装置から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された公知の１ＭＯ３型メモリセルがマトリッ
クス状に配置されている。

この実施例では、特に制限されないが、上記メモリセル
は一対の平行に配置された相補データ線り。

Ｄのいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。

回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφ匹ｒを受けて、
相補データ線り、　Ｄを短絡してＶｃｃ／２にプリチャ
ージするＭＯＳＦＥＴにより構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれＰチャンネルＭＯ３ＦＥＴとＮチャ
ンネルＭＯ３ＦＥＴとで構成された一対のパワースイッ
チＭＯ３ＦＥＴが設けられたＣＭＯ３（相補型ＭＯ３）
ランチ回路で構成され、その一対の入出力ノードは、上
記相補データ線り、Ｄに結合されている。タイミングパ
ルスｆＰａは、上記パワースイッチＭＯ３ＦＥＴを制御
するためのものである。ここで、非反転タイミングパル
スφｐａと反転タイミングパルスφｐａとを合わせてタ
イミングパルスｉｐａのように表している。

上記一対のパワースイッチＭＯＳ　Ｆ　ＥＴは、プリチ
ャージ直前にオフ状態にされる。これにより相補データ
線り、Ｄはフローティング状態でＶｃｃ。

Ｖｓｓレベルを保持する。

この実施例のメモリアレイのプリチャージ動作は、特に
制限されないが、一対の相補データ線（後述する共通相
補データ線も同様である）を単に短絡することにより約
Ｖｃｃ／２の中間レベルにするものである。これにより
、ＯポルトからＶｃｃレベルまでチャージアップするも
のに比べ、そのレベル変化量が小さく、プリチャージＭ
Ｏ３ＦＥＴのゲート電圧を通常の論理レベル（Ｖｃｃ）
を用いても十分に非飽和状態でオンさせることが出来る
からプリチャージ動作を高速に、しかも低消費電力の下
に行うことができる。そして、上記のように、プリチャ
ージレベルを約Ｖｃｃ／２の中間レベルにするものであ
るので、メモリセルの読み出し時においても、メモリセ
ルのスイ・ノチＭＯ３ＦＥＴのゲート電圧（ワード線選
択電圧）として通常の論理レベル（Ｖｃｃ）を用いても
十分に非飽和状態でオンさせることが出来るから、ブー
トストランプ電圧を用いることなく、情報記憶キャパシ
タの全電荷読み出しが可能となる。また、読み出し基準
電圧は、メモリセルが選択されない一方のデータ線のプ
リチャージレベルを利用することによって、読み出し基
準電圧を形成するダミーセルが不要になる。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＱ−ａ１３．
丁０−ａ８を加工形成する。

なお、以後の説明及び図面では、一対の内部相補アドレ
ス信号、例えばａＯ，ａＯを内部相補アドレス信号ユ０
と表すことにする。したがって、上記内部相補アドレス
信号ａｏ−ａ８．ａｏ〜ｉ８は、内部相補アドレス信号
１０〜土８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４．ａ９〜ａ１４を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜ａ
１４を内部相補アドレス信号ａ９〜ａ１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ａＱ−１８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号ａ９〜ａ１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。

このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カラムスイッチＣ−５Ｗに伝えられる
。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφ匹ｄを受けて共通相補データ線を短絡
する上記プリチャジ回路ＰＣＩと同様なＭＯＳ　Ｆ　Ｅ
Ｔにより構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミングパルス、ｆｍａは、その一対のパワースイッチ
Ｉν１０ＳＦＥＴを制御するためのものである。なお、
このタイミング信号ｆｍａは、互いに相補的な信号φｍ
ａとφｍａとを合わせて表している。

回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、読み出しタイミングパルスφｒｗにより、メ
インアンプＭＡからの読み出しデータを外部端子ＤＯ〜
Ｄ７にそれぞれ送出する。なお、書込み時には、読み出
しタイミングパルスφｒｔｙによりこのＤＯＢは、不動
作（出力ハイインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ入カバソフ
ァであり、書込みタイミングパルスφｒＷにより、外部
端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｒｗによりこのＤＩＲは不動作にされる。

上述した各種タイミング信号は、次の各回路プ　。

ロックにより形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又は８０〜丁８）を受け
て、その立ち上がり又は立ち下がりの変化検出するアド
レス信号変化検出回路である。回路記号ＣＥＧで示され
ているのは、特に制限されないが、アドレス信号ａ９〜
ａ１４　（又は１９〜１１４）を受けて、その立ち上が
り又は立ち下がりの変化を検出するアドレス信号変化検
出回路である。

上記アドレス信号変化検出回路ＲＥＧは、特に制限され
ないが、アドレス信号ａＯ〜ａ８と、その遅延信号とを
それぞれ受ける排他的論理和回路と、これらの排他的論
理和回路の出力信号を受ける論理和回路とによって構成
される。すなわち、アドレス信号とそのアドレス信号の
遅延信号とを受ける排他的回路が各アドレス信号に対し
て設けられている。この場合９個の排他的論理和回路が
設けられており、この９Ｉｌ！の排他的論理和回路の出
力信号が論理和回路に入力されている。このアドレス信
号変化検出回路ＲＦ、Ｇは、アドレス信号ａＯ〜ａ８の
うちいずれかが変化すると、その変化タイミングに同期
したアドレス信号変化検出パルスφｒを形成する。

上記アドレス信号変化検出回路ＣＥＧは、上記アドレス
信号変化、検出回路ｌ≧ＥＣと同様な構成にされてい・
乙。ずなわぢ、アドレス信号ａ９〜ａ１４と、その遅延
信号とをそれぞれ受ける排他的論理和回路と、これらの
排他的論理和回路の出力信号を受ける論理和回路とによ
って構成されている。

このアドレス信号変化検出回路ＣＥＧは、上記アドレス
信号変化検出回路ＲＥＧと同様に、アドレス信号ａ９〜
ａ１４のうぢいずれかが変化したとき、その変化タイミ
ングに同期したアドレス信号変化検出パルスφＣを形成
する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるライトイネーブル信号ＷＥ、チップ
選択信号ε瓦を受けて、上記一連のタイミングパルスを
形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号φｒｅｆに従って、上記アドレスバッファＲ−ＡＤ
Ｂで形成された内部相補アドレス１８号ａ　Ｏ〜ａ　８
と、上記自動リフレッシュ回路ＲＥＦで形成された内部
相補アドレス信号ａＱ〜見８とを選択的に上記デコーダ
Ｒ−ＤＣＨに伝える。

回路記号ｖｂｂ−ｃで示されているのは、基板バイアス
電圧発生回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウン夕、タイマー等
を含んでおり、外部端子からのりフレッシュ信号ＲＥ　
Ｓ　Ｈをロウレベルにすることにより起動される。すな
わち、チップ選択信号Ｃ８がハイレベルのときにリフレ
ッシュ信号ＲＥＳＨをロウレベルにすると自動リフレッ
シュ回路ＲＥＦは、制御信号φｒｅｆによってマルテプ
レクサＭＰＸを切り換えて、内蔵のリフレッシュアドレ
スカウンタからの内部アドレス信号をロウデコーダＲ−
Ｄ　ＣＲに伝えζ一本のソート線選択によるリフレッシ
ュ動作（オートリフレッシュ）を行う。

また、リフレッシュ信号ＲＥ　Ｓ　Ｈをロウレベルにし
つづげるとター１マーが作動して、一定時間毎にリフレ
ッシュアドレスカウンタが歩進させられて、この間ｉＩ
続的なりフレソンユ動作（セルフリフレッシュ）を行う
。

第２図には、上記アドレスバッファＲ−ＡＤＢ。

Ｃ−ＡＤＢと、そのタイミング信号φを形成する回路の
具体的一実施例の回路図が示されている。

この実施例のアドレスバッファにあっては、データ出カ
バソファＤＯＢの動作により生じる電源線ノイズによっ
てアドレスバッファＲ−ＡＤＢ、Ｃ−ＡＤＢが誤動作し
てしまうのを防止するため、特に制限されないが、次の
ようなゲート機能及びランチ機能が付加される。

すなわち、外部アドレス信号端子Ａｉからの信号は、ｐ
チャンネルＭＯ３ＦＥＴＱＩとｎチャンネルＭＯ３ＦＥ
ＴＱ２とで構成されたＣＭＯＳインバータに入力される
。上記側ＭＯ３ＦＥＴＱＩ。

Ｑ２と電源電圧Ｖｃｃと回路の接地電位との間には、そ
れぞれパワースイッチ手段としてのｐチャンネルＭＯ３
ＦＥＴＱ３とｎチャンネルＭＯＳ　Ｆ　ＥＴＱ４が設け
られる。これらのＭＯ３ＦＥＴＱ３゜Ｑ４のゲートには
、タイミング信号φ、φが印加されることによって、ゲ
ート機能が付加される。

このタイミング信号ψ、φは、特に制限されないが、ワ
ード線選択動作が開始されてから、再書込み（アクティ
ブリストア）が終了するまでの間と、データ出カバソフ
ァＤＯＢが動作を開始する時に、上記ゲート機能を閉じ
るように、言い換えれば、タイミング信号φをロウレベ
ル（回路の接地電位）とし、タイミング信号φをハイレ
ベル（電源電圧Ｖｃｃ）とすることによって、上記側Ｍ
Ｏ３ＦＥＴＱ３．Ｑ４をオフ状態にさせる。上記構成の
入力回路の出力信号は、ｐチャンネルＭＯ５ＦＥＴＱ５
とｎチャンネルＭＯ３ＦＥＴＱ６とで構成されたＣＭＯ
Ｓインバータを通して上記相補アドレス信号ａｉが形成
される。また、インバータＩＶによってその反転アドレ
ス信号ａｔが形成される。

上記ＭＯ３ＦＥＴＱ５．Ｑ６で構成されたインバータの
出力は、上記入力回路と同様なＭＯ５ＦＥＴＱ７〜ＱＩ
Ｏで構成された回路を通してその入力帰還される。すな
わち、上記入力回路が閉じた時のアドレス信号を保持す
るため、パワースイッチ手段としてのＭＯ３ＦＥＴＱ９
．ＱＩＯのゲートに供給されるタイミング信号φ、φと
して、上記入力回路とこの帰還回路とを相補的に動作状
態とするものである。

そして、上記アドレス信号の保持動作によって動作サイ
クルが遅くなってしまうのを防止するため、上記タイミ
ング信号φ、φは、次の回路によって形成される。すわ
なち、特に制限されないが、ワード線選択タイミング信
号φＸは、一方においてナンド（ＮＡＮＤ）ゲート回路
Ｇ１の一方の入力に供給される。また、他方において上
記タイミング信号φＸは、抵抗ＲとキャパシタＣとによ
って構成された遅延回路に供給される。この遅延回路に
よって形成された遅延信号は、インバータ回路ＩＶ３に
よって波形整形され、上記ナントゲート回路０１の他方
の入力に供給される。そして、このナントゲート回路Ｇ
１から上記反転タイミング信号φを形成し、インバータ
回路ＩＶ２によって非反転タイミング信号φを形成する
ものである。

特に制限されないが、上記抵抗Ｒは、ポリシリコン層等
によって構成されることにより、電源電圧依存性を持た
ない遅延時間ｔｄを形成するものである。この遅延時間
ｔｄは、後述するように、電源電圧Ｖｃｃが比較的高い
時に、ワード線が選択されてから、データ出カバソファ
ＤＯＢの出力信号が確定するまでの動作時間にはソ゛一
致するように設定される。

次に、第３図のタイミング図に従って、この実施例回路
の動作を説明する。

外部端子から供給されるいずれかのアドレス信号７１．
ｉが変化すると、アドレス信号変化検出回路ＲＥＧ　（
ＣＥＧ）によりアドレス信号変化検出検出パルスφｒ　
（φＣ）が形成される。

タイミング発生回路ＴＧは、このアドレス信号変化検出
パルスφｒ、φＣに同期して、メモリアレイＭ−ＡＲＹ
の選択回路を一旦すセントする。

すなわち、タイミングパルスφｐａによりセンスアンプ
ＳＡを非動作状態にして、相補データ線り。

Ｄをフローティング状態でのハイレベル、ロウレベルに
する。

また、ワード線選択タイミング信号φＸとデータ線選択
信号φｙとをロウレベルにしてそれぞれ非選択状態にす
る。そして、プリチャージパルスφｐｃｒ　ヲ一旦ハイ
レベルにして、上記フローティング状態の相補データ線
り、Ｄを短絡することによりそのプリチャージを行う。

このプリチャージ動作の終了後、ワード線選択タイミン
グ信号φＸをハイレベルにして、上記取り込まれたアド
レス信号に従ってワード線の選択を行う。

次に、タイミングパルスφｐａによりセンスアンプＳＡ
を動作状態にして相補データ線り、　Ｄに読み出された
メモリセルの記憶情報を増幅してその相補データ線り、
五に伝える。この実施例では、ワード線選択タイミング
信号φＸのハイレベル（論理“１”）によって上記タイ
ミング信号φがロウレベル（論理”０”）になるので、
上記アドレスバッファＲ−ＡＤＢ、Ｃ−ＡＤＢの外部端
子からのアドレス信号の取り込みを禁止する。この理由
は、外部端子から供給されるアドレス信号のスキュー（
時間ずれ）によって、遅れて変化するアドレス信号の取
り込みによって、読み出し途中のメモリセルが途中放棄
されることを防止するものである。すなわち、タイミン
グ信号φをロウレベルに、タイミング信号ψをハイレベ
ルにして、上記ＭＯ３ＦＥＴＱ３．Ｑ４を共にオフ状態
とすることによってゲートを閉じる。すなわち、遅れて
変化するアドレス信号があっても、上記ＭＯ５ＦＥＴＱ
３．Ｑ４をオフ状態とすることによって、その変化を受
け付けないようにする。上記タイミング信号φのロウレ
ベル及びタイミング信号ｊのハイレベルによりＭＯ３Ｆ
ＥＴＱ９．ＱＩＯがオン状態となって上記ＭＯ３ＦＥＴ
Ｑ５．Ｑ６で構成されたインバータの出力信号を入力側
に正帰還させることによってそれまでに取り込んだアド
レス信号を保持させるものである。

そして、上記アドレスバッファＲ−ＡＤＢｃ！：Ｃ−Ａ
ＤＢにおけるアドレス信号の取り込み禁止及び保持動作
は、上記遅延回路によって形成された遅延時間ｔｄだけ
、継続して行わせるものでる。

この遅延時間ｔｄは、比較的高い電源電圧Ｖｃｃのもと
ての動作に対して、データ出力バッファＤＯＢの出力が
確定するまでの動作遅延時間には一゛合わせて設定され
いる。したがって、データ線選択タイミング信号φｙが
形成され、データ線の選択動作が行われ、タイミング信
号φｒｓのロウレベルにより動作状態になるデータ出力
バッファＤＯＢが動作の動作開始の時にも未だ外部端子
からのアドレス信号の取り込みを禁止し、以前のアドレ
ス信号を保持させているので、データ出力バッファＤＯ
Ｂの動作によって生じる比較的大きな電源線ノイズによ
りアドレスバッファＲ−ＡＤＢ、Ｃ−ＡＤＢが誤動作す
るのを防止する。

また、これに対して、電源電圧が低いときには、これに
従ってＣλ１０３回路の動作電流が低下するので、その
動作時間が長くなるとともに、上記電源線に生じるノイ
ズレベルも低下する。このことにより、上記遅延時間ｃ
ｄかは奮一定に設定されているため、デー・夕出カバソ
ファＤ　ＯＢが動作を開始するタイミングより前に、上
記アドレス信号の取り込み禁止が解除される。

このことは、第４図の特性図を参照して説明する。すな
わち、電源電圧Ｖｃｃに対して上記遅延時間ｔｄは、は
ソ゛一定であるのに対して、ｃ　ｐＡｏ　ｓ回路の動作
遅延時間、言い換えるならば、出力信号Ｄｏｕｔが確定
するまでの遅延時間Ｄｏｕｔは、電源電圧Ｖｃｃの増大
に逆比例して小さくなる。したがって、上記遅延時間ｔ
ｄとＤｏｕｔが一致する電源電圧Ｖｃｃ’　に対して、
それより電源電圧ＶＣＣが大きくなると、上記アドレス
信号の取り込み禁止期間中にデータ出力バッファＤＯＢ
が動作を開始するようになるものである。このことより
、電源線に発ＥＥするノイズによりアドレスバッファが
誤動作しないような最大電圧Ｖｃｃ”を見い出して、こ
れに合致するような遅延時間ｔｄを設定するものである
。

Ｃ効　果〕（１１電源電圧の変動に対してはり一定の遅延時間を形
成して、アドレスバッファの実質的な動作禁止期間を設
定することによって、データ出力バッファの動作によっ
て発生する電源線ノイスによりアドレスバッファが誤動
作してしまうような比較的高い電源電圧のもとでは、デ
ータ出力バッファが動作開始するときにアドレスバッフ
ァの入力信号の取り込みを禁止し、又は以前に取り込ん
だアドレス信号を保持させることができるから、上記電
源線ノイズによる誤動作を防止することができるという
効果が得られる。

（２）電源電圧の変動に対しては−”一定の遅延時間を
形成して、アドレスバッファの実質的な動作禁止期間を
設定することによって、データ出カバ・７フアの動作に
よって発生する電源線ノイズによりアドレスバッファが
誤動作しないような比較的低い電源電圧のもとでは、デ
ータ出力バッファが動作開始する前にアドレスバッフ１
の入力信号の取り込みを禁止動作が解除さるから、この
動作禁止時間がアクセスタイムに含まれなくなるので、
動作時間が遅くなってしまうのを防止することができる
という効果が得られる。

（３）アドレスバッファにおける入力信号の取り込み禁
止及び以前に取り込んだアドレス信号を保持する機能を
、ワード線の選択動作からメモリセルへの再書込みが行
われる間にも使用することによって、外部アドレス信号
を形成する回路に、特別なアドレススキューに関する禁
止機能を設ける必要カナいので、その取り扱いが簡便と
なるという効果が得られる。

（４）上記［１１〜（３）により、動作マージンの向上
を図った半導体記憶装置を得ることができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレスバッ
ファに設けられる上記ゲート１１．１１能は、通常の論
理回路又は伝送ゲートＭＯ３ＦＥＴによって実現するも
のであってよい。

また、上記擬似スタティック型ＲＡ　Ｍを構成する・周
辺回路の具体的回路構成は、種々の実施形態を採ること
ができるものであり、自動リフレッシュ回路は、特に必
要とされるものではない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるグイナミソク型Ｐ、
　Ａ　Ｍについて説明したが、これに限定されるもので
はなく、上記同様にその内部回路の動作タイミングがア
ドレス信号の変化タイミングを検出することによって形
成される半導体記憶装置、例えばスクティソク型ＲＡＭ
等にも同様に通用できる。このスタティック型ＲＡＭに
あっては、ワード線の二重選択動作によって、その記憶
情報が破壊される虞れが生じるものであるので、上記同
様な効果が期待できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図。第２図は、そのアドレスバッファとその動作タイミング
信号を形成する回路の一実施例を示す回路図、第３図は、第１図に示されたＲＡＭの動作の一例を示す
タイミング図、第４図は、この発明を説明するための特性図である。Ｍ−Ａ　ｒ！　Ｙ・・メモリアレイ、Ｐｃｔ・・プリチ
ャージ回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロ
ウアドレスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ
−ＡＤＨ・・カラムアト°レスバンファ、Ｒ−ＤＣＲ・
・ロウアドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレ
スデコーダ、ＰＯ２・・プリチャージ回路２ＭＡ・・メ
インアンプ、ＲＥＧ、ＣＥＧ・・アドレス信号変化検出
回路、ＴＧ・・タイミング発生回路、ＲＥＦ・・自動リ
フレッシュ回路、ＤＯＢ・・データ出カバソファ。ＤＩＢ・・データ人カバソファ、ｆＡＰＸ・・マルチプ
レクサ、Ｖｂｂ−Ｇ・・基板バ・ｆアス回路。第　１　図

Claims

【特許請求の範囲】１、外部端子から供給されたアドレス信号を受けて内部
アドレス信号を加工形成するアドレスバッファと、この
内部アドレス信号の変化を検出するアドレス信号変化検
出回路と、この検出出力に基づいて内部回路の動作の一
連のタイミング信号を形成するタイミング発生回路と、
読み出し信号を増幅して外部端子から送出するデータ出
力バッファとを６み、比較的高い動作電圧のもとてワー
ド線が選択状態にされてからデータ出力バッファが動作
を行うまではヌ一定の期間アドレス信号の取込みを禁止
ないし以前に取り込んだアドレス信号を保持する機能を
上記アドレスバッファに対してを設けたことを特徴とす
る半導体記憶装置。２、上記ぼり一定の期間アドレス信号の取り込みを禁止
ないし以前に取り込んだアドレス信号を保持するための
機能を動作させるタイミング信号は、電源依存性をもた
ない遅延回路によって形成されるものであることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。３、上記アドレスバッファは、アドレス信号を受けるＣ
ＭＯＳインバータ回路と、タイミング信号を受けて上記
ＣＭＯＳインバータ回路に電源供給を行うパワースイッ
チＭＯ３ＦＥＴとからなる入力回路と、この入力回路の
出力信号を保持するラッチ回路とからなるものであるこ
とを特徴とする特許請求の範囲第１又は第２項記載の半
導体記憶装置。