JPH0668672A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0668672A JPH0668672A JP4217770A JP21777092A JPH0668672A JP H0668672 A JPH0668672 A JP H0668672A JP 4217770 A JP4217770 A JP 4217770A JP 21777092 A JP21777092 A JP 21777092A JP H0668672 A JPH0668672 A JP H0668672A
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Abstract
(57)【要約】
【目的】 ビット線上のノイズによる誤動作を防止し、
かつ、データの読み出しの高速化を図る。 【構成】 読みだし動作開始前は、電位制御手段１００
により、ビット線BLはビット線BLの電位とセンスアンプ
回路１１７の回路しきい値との上下関係のマージンが十
分大きくなるようにプリチャージされている。データの
出力を制御するワード線WL上の信号によりメモリセル１
１１からデータのビット線BL上への読みだしが開始され
る。これと同期して、電位制御手段１００により、ビッ
ト線BLの電位とセンスアンプ回路１１７の回路しきい値
との上下関係のマージンが最小となるように、ビット線
BLの電位を調整する。このため、読みだし開始時のビッ
ト線BLのノイズに起因する誤ったデータの出力を防止
し、同時にデータの読み出しを高速化できる。
かつ、データの読み出しの高速化を図る。 【構成】 読みだし動作開始前は、電位制御手段１００
により、ビット線BLはビット線BLの電位とセンスアンプ
回路１１７の回路しきい値との上下関係のマージンが十
分大きくなるようにプリチャージされている。データの
出力を制御するワード線WL上の信号によりメモリセル１
１１からデータのビット線BL上への読みだしが開始され
る。これと同期して、電位制御手段１００により、ビッ
ト線BLの電位とセンスアンプ回路１１７の回路しきい値
との上下関係のマージンが最小となるように、ビット線
BLの電位を調整する。このため、読みだし開始時のビッ
ト線BLのノイズに起因する誤ったデータの出力を防止
し、同時にデータの読み出しを高速化できる。
Description
【０００１】
【産業上の利用分野】この発明は、高速なアクセスタイ
ムを要求される半導体記憶装置に関するものである。
ムを要求される半導体記憶装置に関するものである。
【０００２】
【従来の技術】以下図面を参照しながら、従来の半導体
記憶装置の一例であるＴＬＢ(Translation Look-aside
Buffer) 回路中のＣＡＭ(Content Addressable Memory)
アレイ部について説明する。図７は従来のＴＬＢ回路の
ＣＡＭアレイ部における読みだし系の回路の一部分の概
略構成図を示すものであり（「電子情報通信学会技術研
究報告」vol.９１ No. ２１５ １３〜１９ページ参
照。）、図８は従来例におけるタイミング図である。図
７において、１１はデータを記憶するメモリセルに相当
するＣＡＭセルであり、データを読み出すマッチライン
MLと、データの出力を制御するデータ線DLに接続されて
いる。１２はプリチャージ用ＰチャネルＭＯＳトランジ
スタ（以下「ＰＭＯＳＴｒ」という）であり、ソースは
電位発生回路１４に接続されており、ドレインはマッチ
ラインMLに接続されている。また、ゲートにはプリチャ
ージ制御信号PRが与えられる。１３はマッチラインMLの
データを受け増幅し出力するインバータである。
記憶装置の一例であるＴＬＢ(Translation Look-aside
Buffer) 回路中のＣＡＭ(Content Addressable Memory)
アレイ部について説明する。図７は従来のＴＬＢ回路の
ＣＡＭアレイ部における読みだし系の回路の一部分の概
略構成図を示すものであり（「電子情報通信学会技術研
究報告」vol.９１ No. ２１５ １３〜１９ページ参
照。）、図８は従来例におけるタイミング図である。図
７において、１１はデータを記憶するメモリセルに相当
するＣＡＭセルであり、データを読み出すマッチライン
MLと、データの出力を制御するデータ線DLに接続されて
いる。１２はプリチャージ用ＰチャネルＭＯＳトランジ
スタ（以下「ＰＭＯＳＴｒ」という）であり、ソースは
電位発生回路１４に接続されており、ドレインはマッチ
ラインMLに接続されている。また、ゲートにはプリチャ
ージ制御信号PRが与えられる。１３はマッチラインMLの
データを受け増幅し出力するインバータである。
【０００３】以上のように構成された半導体記憶装置に
ついて、以下その動作について説明する。いま、電位発
生回路１４ではVcc-Vth の電位が発生されている（但
し、Vcc は電源電圧、Vth はＰＭＯＳＴｒ１２のしきい
値電圧である。）。プリチャージ制御信号PRが“Ｌ”レ
ベルの期間には、ＰＭＯＳＴｒ１２が導通状態となり、
マッチラインMLが電位発生回路１４で発生した電位Vcc-
Vth にプリチャージされる。プリチャージ制御信号PRが
“Ｈ”レベルになるとＰＭＯＳＴｒ１２が非導通状態と
なりプリチャージが停止され、マッチラインMLの電位は
Vcc-Vth で固定されている。
ついて、以下その動作について説明する。いま、電位発
生回路１４ではVcc-Vth の電位が発生されている（但
し、Vcc は電源電圧、Vth はＰＭＯＳＴｒ１２のしきい
値電圧である。）。プリチャージ制御信号PRが“Ｌ”レ
ベルの期間には、ＰＭＯＳＴｒ１２が導通状態となり、
マッチラインMLが電位発生回路１４で発生した電位Vcc-
Vth にプリチャージされる。プリチャージ制御信号PRが
“Ｈ”レベルになるとＰＭＯＳＴｒ１２が非導通状態と
なりプリチャージが停止され、マッチラインMLの電位は
Vcc-Vth で固定されている。
【０００４】そこで、その直後の時刻にデータ線DLが
“Ｌ”から“Ｈ”に反転するとデータの読み出しが開始
される。ＣＡＭセル１１から“Ｈ”のデータがマッチラ
インMLに読みだされる場合には、マッチラインMLの電位
は変化しない。したがって、インバータ１３の入力がこ
のインバータ１３の回路しきい値V0を越えないのでイン
バータ１３の出力は“Ｌ”のままである。ＣＡＭセル１
１から“Ｌ”のデータがマッチラインMLに読みだされる
場合には、マッチラインMLの電位は初期状態での電位Vc
c-Vth から接地電位Vss にひき落とされる。このとき、
マッチラインMLの電位がインバータ１３の回路しきい値
V0以下になった時点でインバータ１３の出力に“Ｈ”の
信号が出力される。
“Ｌ”から“Ｈ”に反転するとデータの読み出しが開始
される。ＣＡＭセル１１から“Ｈ”のデータがマッチラ
インMLに読みだされる場合には、マッチラインMLの電位
は変化しない。したがって、インバータ１３の入力がこ
のインバータ１３の回路しきい値V0を越えないのでイン
バータ１３の出力は“Ｌ”のままである。ＣＡＭセル１
１から“Ｌ”のデータがマッチラインMLに読みだされる
場合には、マッチラインMLの電位は初期状態での電位Vc
c-Vth から接地電位Vss にひき落とされる。このとき、
マッチラインMLの電位がインバータ１３の回路しきい値
V0以下になった時点でインバータ１３の出力に“Ｈ”の
信号が出力される。
【０００５】
【発明が解決しようとする課題】上記のような構成にお
いて、ＣＡＭセル１１（メモリセルに相当）から読みだ
されたデータを高速に出力するためには、マッチライン
ML（ビット線に相当）の電位を初期状態の電位から出力
回路となっているインバータ１３の回路しきい値まで引
き落とす時間を短縮することが必要である。このため、
従来はマッチラインMLの初期状態の電位を電源電位Vcc
に設定する替わりに、電位発生回路１４で発生したVcc-
Vth の電位に設定することにより、マッチラインMLの電
位とインバータ１３の回路しきい値の上下関係のマージ
ンを小さくし、データの出力の高速化を図っていた。し
かし、データの読み出しが開始される前からマッチライ
ンMLの電位が一定の値に固定されているために、この値
を小さくし過ぎると、マッチラインMLの電位とインバー
タ１３の回路しきい値の上下関係のマージンが小さくな
りすぎ、マッチラインML上のノイズにより誤ってインバ
ータ１３の出力が反転する可能性があった。
いて、ＣＡＭセル１１（メモリセルに相当）から読みだ
されたデータを高速に出力するためには、マッチライン
ML（ビット線に相当）の電位を初期状態の電位から出力
回路となっているインバータ１３の回路しきい値まで引
き落とす時間を短縮することが必要である。このため、
従来はマッチラインMLの初期状態の電位を電源電位Vcc
に設定する替わりに、電位発生回路１４で発生したVcc-
Vth の電位に設定することにより、マッチラインMLの電
位とインバータ１３の回路しきい値の上下関係のマージ
ンを小さくし、データの出力の高速化を図っていた。し
かし、データの読み出しが開始される前からマッチライ
ンMLの電位が一定の値に固定されているために、この値
を小さくし過ぎると、マッチラインMLの電位とインバー
タ１３の回路しきい値の上下関係のマージンが小さくな
りすぎ、マッチラインML上のノイズにより誤ってインバ
ータ１３の出力が反転する可能性があった。
【０００６】そこで、従来は、マッチラインMLの電位と
インバータ１３の回路しきい値の上下関係のマージンを
ノイズによる誤動作が生じない大きさに確保するため
に、従来例では記載を省いたが、誤ったデータの外部へ
の出力を抑止する手段を設けることなどにより誤動作を
防いでいた。このため、上記のような構成では、マッチ
ラインMLの電位とインバータ１３の回路しきい値の上下
関係のマージンを有る程度以上大きくとらなければなら
ず、データ出力があまり高速化できない、また、データ
出力抑止手段を設けることによりハードウエア量が増大
するという問題点を有していた。
インバータ１３の回路しきい値の上下関係のマージンを
ノイズによる誤動作が生じない大きさに確保するため
に、従来例では記載を省いたが、誤ったデータの外部へ
の出力を抑止する手段を設けることなどにより誤動作を
防いでいた。このため、上記のような構成では、マッチ
ラインMLの電位とインバータ１３の回路しきい値の上下
関係のマージンを有る程度以上大きくとらなければなら
ず、データ出力があまり高速化できない、また、データ
出力抑止手段を設けることによりハードウエア量が増大
するという問題点を有していた。
【０００７】この発明の目的は上記問題点に鑑み、ビッ
ト線上のノイズによる誤動作を防止し、かつ、データの
読み出しの高速化が図れる半導体記憶装置を提供するこ
とである。
ト線上のノイズによる誤動作を防止し、かつ、データの
読み出しの高速化が図れる半導体記憶装置を提供するこ
とである。
【０００８】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、データを記憶するメモリセルと、メモリセル
に接続されデータの入出力を制御するワード線と、メモ
リセルに接続され記憶されたデータを読みだすビット線
と、ビット線に接続されメモリセルから読みだしたデー
タを増幅し出力する出力回路と、ビット線に接続されイ
ネーブル信号によりビット線の電位を出力回路の回路し
きい値に対して充分なマージンを持つ値に設定するプリ
チャージ回路と、イネーブル信号の遷移を検出しパルス
状の制御信号を生成する制御信号生成回路と、ビット線
に接続され制御信号生成回路により生成された制御信号
によりビット線の電位を出力回路の回路しきい値に対し
て最小限のマージンを持つ値に設定する電位設定回路と
を備えている。
憶装置は、データを記憶するメモリセルと、メモリセル
に接続されデータの入出力を制御するワード線と、メモ
リセルに接続され記憶されたデータを読みだすビット線
と、ビット線に接続されメモリセルから読みだしたデー
タを増幅し出力する出力回路と、ビット線に接続されイ
ネーブル信号によりビット線の電位を出力回路の回路し
きい値に対して充分なマージンを持つ値に設定するプリ
チャージ回路と、イネーブル信号の遷移を検出しパルス
状の制御信号を生成する制御信号生成回路と、ビット線
に接続され制御信号生成回路により生成された制御信号
によりビット線の電位を出力回路の回路しきい値に対し
て最小限のマージンを持つ値に設定する電位設定回路と
を備えている。
【０００９】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、電位設定回路を電源
電位と接地電位の間に直列接続した同一導電型の第１お
よび第２のＭＯＳトランジスタで構成し、第１，第２の
ＭＯＳトランジスタの共通接続点をビット線に接続し、
第１，第２のＭＯＳトランジスタの各ゲートに制御信号
生成回路により生成された制御信号を入力するようにし
たことを特徴とする。
１記載の半導体記憶装置において、電位設定回路を電源
電位と接地電位の間に直列接続した同一導電型の第１お
よび第２のＭＯＳトランジスタで構成し、第１，第２の
ＭＯＳトランジスタの共通接続点をビット線に接続し、
第１，第２のＭＯＳトランジスタの各ゲートに制御信号
生成回路により生成された制御信号を入力するようにし
たことを特徴とする。
【００１０】請求項３記載の半導体記憶装置は、データ
を記憶するメモリセルと、メモリセルに接続されデータ
の入出力を制御するワード線と、メモリセルに接続され
記憶されたデータを読みだすビット線と、ビット線に接
続されメモリセルから読みだしたデータを増幅し出力す
る出力回路と、ビット線に接続されイネーブル信号によ
りビット線の電位を出力回路の回路しきい値に対して充
分なマージンを持つ値に設定するプリチャージ回路と、
イネーブル信号から遅延イネーブル信号を生成する遅延
回路と、ビット線に接続されイネーブル信号と遅延イネ
ーブル信号によりビット線の電位を出力回路の回路しき
い値に対して最小限のマージンを持つ値に設定する電位
設定回路とを備えている。
を記憶するメモリセルと、メモリセルに接続されデータ
の入出力を制御するワード線と、メモリセルに接続され
記憶されたデータを読みだすビット線と、ビット線に接
続されメモリセルから読みだしたデータを増幅し出力す
る出力回路と、ビット線に接続されイネーブル信号によ
りビット線の電位を出力回路の回路しきい値に対して充
分なマージンを持つ値に設定するプリチャージ回路と、
イネーブル信号から遅延イネーブル信号を生成する遅延
回路と、ビット線に接続されイネーブル信号と遅延イネ
ーブル信号によりビット線の電位を出力回路の回路しき
い値に対して最小限のマージンを持つ値に設定する電位
設定回路とを備えている。
【００１１】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、電位設定回路を電源
電位と接地電位の間に直列接続した同一導電型の第１，
第２，第３および第４のＭＯＳトランジスタで構成し、
第２，第３のＭＯＳトランジスタのドレイン，ソースの
共通接続点をビット線に接続し、第１，第２のＭＯＳト
ランジスタのいずれか一方のゲートと、第３，第４のＭ
ＯＳトランジスタのいずれか一方のゲートとに遅延イネ
ーブル信号を入力し、第１，第２，第３，第４のＭＯＳ
トランジスタの各ゲートのうち遅延イネーブル信号を入
力しなかったゲートにイネーブル信号を入力するように
したことを特徴とする。
３記載の半導体記憶装置において、電位設定回路を電源
電位と接地電位の間に直列接続した同一導電型の第１，
第２，第３および第４のＭＯＳトランジスタで構成し、
第２，第３のＭＯＳトランジスタのドレイン，ソースの
共通接続点をビット線に接続し、第１，第２のＭＯＳト
ランジスタのいずれか一方のゲートと、第３，第４のＭ
ＯＳトランジスタのいずれか一方のゲートとに遅延イネ
ーブル信号を入力し、第１，第２，第３，第４のＭＯＳ
トランジスタの各ゲートのうち遅延イネーブル信号を入
力しなかったゲートにイネーブル信号を入力するように
したことを特徴とする。
【００１２】請求項５記載の半導体記憶装置は、データ
を記憶するメモリセルと、メモリセルに接続されデータ
の入出力を制御するワード線と、メモリセルに接続され
記憶されたデータを読みだすビット線と、ビット線に接
続されメモリセルから読みだしたデータを増幅し出力す
る出力回路と、ビット線の電位を出力回路の回路しきい
値に対して充分なマージンを持つ値に設定するプリチャ
ージ経路とビット線の電位を出力回路の回路しきい値に
対して最小限のマージンを持つ値に設定するディスチャ
ージ経路を含みイネーブル信号によりプリチャージ経路
とディスチャージ経路の活性化期間を切り替える電位制
御手段とを備えている。そして、電位制御手段を、ドレ
インをビット線に接続しゲートにプリチャージ制御信号
の遅延信号に相当する活性化制御信号を入力した第１の
ＰチャネルＭＯＳトランジスタと、ドレインを第１のＰ
チャネルＭＯＳトランジスタのソースに接続しゲートに
プリチャージ制御信号を入力しソースにプリチャージ制
御信号の反転信号を入力した第２のＰチャネルＭＯＳト
ランジスタと、第２のＰチャネルＭＯＳトランジスタと
各ゲート，各ソース，各ドレインを共通接続したＮチャ
ネルＭＯＳトランジスタとで構成している。
を記憶するメモリセルと、メモリセルに接続されデータ
の入出力を制御するワード線と、メモリセルに接続され
記憶されたデータを読みだすビット線と、ビット線に接
続されメモリセルから読みだしたデータを増幅し出力す
る出力回路と、ビット線の電位を出力回路の回路しきい
値に対して充分なマージンを持つ値に設定するプリチャ
ージ経路とビット線の電位を出力回路の回路しきい値に
対して最小限のマージンを持つ値に設定するディスチャ
ージ経路を含みイネーブル信号によりプリチャージ経路
とディスチャージ経路の活性化期間を切り替える電位制
御手段とを備えている。そして、電位制御手段を、ドレ
インをビット線に接続しゲートにプリチャージ制御信号
の遅延信号に相当する活性化制御信号を入力した第１の
ＰチャネルＭＯＳトランジスタと、ドレインを第１のＰ
チャネルＭＯＳトランジスタのソースに接続しゲートに
プリチャージ制御信号を入力しソースにプリチャージ制
御信号の反転信号を入力した第２のＰチャネルＭＯＳト
ランジスタと、第２のＰチャネルＭＯＳトランジスタと
各ゲート，各ソース，各ドレインを共通接続したＮチャ
ネルＭＯＳトランジスタとで構成している。
【００１３】
【作用】この発明の構成によれば、データの読み出し動
作開始以前の期間にはビット線電位を出力回路の回路し
きい値に対して充分なマージンを持つ値に設定すること
によりビット線上のノイズによる誤動作を防ぎ、読み出
し開始と同時にビット線電位を出力回路の回路しきい値
に対して最小限のマージンを保証した電位に設定するこ
とによりデータの高速な読み出しが可能となる。
作開始以前の期間にはビット線電位を出力回路の回路し
きい値に対して充分なマージンを持つ値に設定すること
によりビット線上のノイズによる誤動作を防ぎ、読み出
し開始と同時にビット線電位を出力回路の回路しきい値
に対して最小限のマージンを保証した電位に設定するこ
とによりデータの高速な読み出しが可能となる。
【００１４】
【実施例】以下この発明の一実施例の半導体記憶装置に
ついて、図面を参照しながら説明する。 〔第１の実施例；請求項１，２に対応〕図１はこの発明
の第１の実施例における半導体記憶装置の概略構成図で
ある。図１において、１００はビット線BLの電位を制御
する電位制御手段である。１１１はデータを記憶するメ
モリセルであり、データの出力を制御するワード線WL
と、データを出力するビット線BLに接続されている。
ついて、図面を参照しながら説明する。 〔第１の実施例；請求項１，２に対応〕図１はこの発明
の第１の実施例における半導体記憶装置の概略構成図で
ある。図１において、１００はビット線BLの電位を制御
する電位制御手段である。１１１はデータを記憶するメ
モリセルであり、データの出力を制御するワード線WL
と、データを出力するビット線BLに接続されている。
【００１５】１１５はビット線BLをプリチャージレベル
V1（V1＞＞Vcc-Vth ）にプリチャージするためのプリチ
ャージ回路に相当するＰチャネルＭＯＳトランジスタ
（以下「ＰＭＯＳＴｒ」という）であり、そのソースに
は電源電位（Vcc ）ノードが、ドレインにはビット線BL
が接続され、ゲートにはプリチャージ制御イネーブル信
号PRが入力されている。
V1（V1＞＞Vcc-Vth ）にプリチャージするためのプリチ
ャージ回路に相当するＰチャネルＭＯＳトランジスタ
（以下「ＰＭＯＳＴｒ」という）であり、そのソースに
は電源電位（Vcc ）ノードが、ドレインにはビット線BL
が接続され、ゲートにはプリチャージ制御イネーブル信
号PRが入力されている。
【００１６】１１２はＮチャネルＭＯＳトランジスタ
（以下「ＮＭＯＳＴｒ」という）１１３，１１４により
構成され、ビット線BLをプリチャージレベルV2にプリチ
ャージする電位設定回路である。１１６は制御信号生成
回路であり、プリチャージ制御イネーブル信号PRを入力
とし電位設定回路１１２を制御するパルス状の制御信号
PR2 を出力する。ＮＭＯＳＴｒ１１３，１１４の各ソー
スにはそれぞれ電源電位（Vcc ）ノード、接地電位（Vs
s ）ノードが接続され、各ドレインはビット線BLに共通
接続されており、共通接続されたドレイン電位がVcc 電
位とVss 電位の中間の電位V2となるように、各トランジ
スタのチャネル長，チャネル幅が設定されている。ま
た、各ゲートには制御信号PR2 が入力されている。
（以下「ＮＭＯＳＴｒ」という）１１３，１１４により
構成され、ビット線BLをプリチャージレベルV2にプリチ
ャージする電位設定回路である。１１６は制御信号生成
回路であり、プリチャージ制御イネーブル信号PRを入力
とし電位設定回路１１２を制御するパルス状の制御信号
PR2 を出力する。ＮＭＯＳＴｒ１１３，１１４の各ソー
スにはそれぞれ電源電位（Vcc ）ノード、接地電位（Vs
s ）ノードが接続され、各ドレインはビット線BLに共通
接続されており、共通接続されたドレイン電位がVcc 電
位とVss 電位の中間の電位V2となるように、各トランジ
スタのチャネル長，チャネル幅が設定されている。ま
た、各ゲートには制御信号PR2 が入力されている。
【００１７】１１７はＮＭＯＳＴｒ１１８，１２１〜１
２３およびＰＭＯＳＴｒ１１９，１２０から構成され、
ビット線BLのわずかな電位の遷移を検出し増幅して出力
する出力回路となるカレントミラー型のセンスアンプ回
路である。センスアンプ回路１１７を構成するＰＭＯＳ
Ｔｒ１２０は、Vcc 電位ノードにソースが接続され、ド
レインとゲートが相互に接続されている。ＰＭＯＳＴｒ
１１９は、Vcc 電位ノードにソースが接続され、ＰＭＯ
ＳＴｒ１２０とゲート相互が接続されている。ＮＭＯＳ
Ｔｒ１２３は、ソース，ゲートが電源電位（Vcc ）ノー
ドに接続されている。ＮＭＯＳＴｒ１１８はＰＭＯＳＴ
ｒ１１９に直列接続され、ゲートにビット線BLが接続さ
れており、ＮＭＯＳＴｒ１２１は、ＰＭＯＳＴｒ１２０
に直列接続され、ゲートにＮＭＯＳＴｒ１２３のドレイ
ンが接続されており、ＮＭＯＳＴｒ１１８，１２１の各
ソースが共通に接続されている。ＮＭＯＳＴｒ１２２
は、ＮＭＯＳＴｒ１１８，１２１のソース相互接続点と
接地電位（Vss ）ノードとの間に直列に接続されてい
る。ここで、ＮＭＯＳＴｒ１２２のゲートにはセンスア
ンプ活性化信号SEが入力され、ＰＭＯＳＴｒ１１９とＮ
ＭＯＳＴｒ１１８の接続点は出力ノードOUT に接続され
ている。
２３およびＰＭＯＳＴｒ１１９，１２０から構成され、
ビット線BLのわずかな電位の遷移を検出し増幅して出力
する出力回路となるカレントミラー型のセンスアンプ回
路である。センスアンプ回路１１７を構成するＰＭＯＳ
Ｔｒ１２０は、Vcc 電位ノードにソースが接続され、ド
レインとゲートが相互に接続されている。ＰＭＯＳＴｒ
１１９は、Vcc 電位ノードにソースが接続され、ＰＭＯ
ＳＴｒ１２０とゲート相互が接続されている。ＮＭＯＳ
Ｔｒ１２３は、ソース，ゲートが電源電位（Vcc ）ノー
ドに接続されている。ＮＭＯＳＴｒ１１８はＰＭＯＳＴ
ｒ１１９に直列接続され、ゲートにビット線BLが接続さ
れており、ＮＭＯＳＴｒ１２１は、ＰＭＯＳＴｒ１２０
に直列接続され、ゲートにＮＭＯＳＴｒ１２３のドレイ
ンが接続されており、ＮＭＯＳＴｒ１１８，１２１の各
ソースが共通に接続されている。ＮＭＯＳＴｒ１２２
は、ＮＭＯＳＴｒ１１８，１２１のソース相互接続点と
接地電位（Vss ）ノードとの間に直列に接続されてい
る。ここで、ＮＭＯＳＴｒ１２２のゲートにはセンスア
ンプ活性化信号SEが入力され、ＰＭＯＳＴｒ１１９とＮ
ＭＯＳＴｒ１１８の接続点は出力ノードOUT に接続され
ている。
【００１８】以上のように構成される半導体記憶装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。図２は上記半導体記憶装置のタイミング図である。
この半導体記憶装置において、初期状態、すなわちセン
スアンプ活性化信号SEが“Ｌ”、プリチャージ制御イネ
ーブル信号PRが“Ｌ”、制御信号PR2 が“Ｌ”の期間に
は、ビット線BLはＰＭＯＳＴｒ１１５によりプリチャー
ジレベルV1（V1＞＞Vcc-Vth ）にプリチャージされ、Ｎ
ＭＯＳＴｒ１２１のゲートにはＮＭＯＳＴｒ１２３によ
りVcc-Vth の電位（但し、Vth はＮＭＯＳＴｒ１２３の
しきい値電圧である。）が与えられ、ＮＭＯＳＴｒ１１
８のゲートには活性化されたＰＭＯＳＴｒ１１５により
Vcc 電位が与えられている。このVcc 電位はプリチャー
ジレベルV1である。この状態ではセンスアンプ回路１１
７は非活性状態であり、出力ノードOUT には一定の電位
Viが出力されており、ＮＭＯＳＴｒ１２１のゲート電圧
（Vcc-Vth ）がこのセンスアンプ回路１１７の回路しき
い値になっている。この出力ノードOUT の電位Viは、Ｐ
ＭＯＳＴｒ１１９，１２０とＮＭＯＳＴｒ１１８，１２
１のチャネル長、チャネル幅を調整することにより、セ
ンスアンプ回路１１７の出力に接続された他の論理回路
が作動しないように設定されている。
ついて、以下図１及び図２を用いてその動作を説明す
る。図２は上記半導体記憶装置のタイミング図である。
この半導体記憶装置において、初期状態、すなわちセン
スアンプ活性化信号SEが“Ｌ”、プリチャージ制御イネ
ーブル信号PRが“Ｌ”、制御信号PR2 が“Ｌ”の期間に
は、ビット線BLはＰＭＯＳＴｒ１１５によりプリチャー
ジレベルV1（V1＞＞Vcc-Vth ）にプリチャージされ、Ｎ
ＭＯＳＴｒ１２１のゲートにはＮＭＯＳＴｒ１２３によ
りVcc-Vth の電位（但し、Vth はＮＭＯＳＴｒ１２３の
しきい値電圧である。）が与えられ、ＮＭＯＳＴｒ１１
８のゲートには活性化されたＰＭＯＳＴｒ１１５により
Vcc 電位が与えられている。このVcc 電位はプリチャー
ジレベルV1である。この状態ではセンスアンプ回路１１
７は非活性状態であり、出力ノードOUT には一定の電位
Viが出力されており、ＮＭＯＳＴｒ１２１のゲート電圧
（Vcc-Vth ）がこのセンスアンプ回路１１７の回路しき
い値になっている。この出力ノードOUT の電位Viは、Ｐ
ＭＯＳＴｒ１１９，１２０とＮＭＯＳＴｒ１１８，１２
１のチャネル長、チャネル幅を調整することにより、セ
ンスアンプ回路１１７の出力に接続された他の論理回路
が作動しないように設定されている。
【００１９】いま、時刻Ts1 からTs2 の期間に、プリチ
ャージ制御イネーブル信号PRが“Ｈ”, 制御信号PR2 が
“Ｈ”となるとＰＭＯＳＴｒ１１５が非導通状態とな
り、ＮＭＯＳＴｒ１１３，１１４が導通状態となる。し
たがって、ビット線BLの電位はVcc からV2に強制的に引
き下げられる。この実施例では、この電位V2がセンスア
ンプ回路１１７が作動する電位（Vcc-Vth ）に対して最
小のマージンを持った値V2（V2＞Vcc-Vth ）になるよう
に各トランジスタのチャネル長，チャネル幅を調整して
いる。なお、電位V2はＮＭＯＳＴｒ１１３，１１４が導
通状態になり、直流電流pathが形成されたときのＮＭＯ
ＳＴｒ１１３，１１４の等価抵抗比により決定する。
ャージ制御イネーブル信号PRが“Ｈ”, 制御信号PR2 が
“Ｈ”となるとＰＭＯＳＴｒ１１５が非導通状態とな
り、ＮＭＯＳＴｒ１１３，１１４が導通状態となる。し
たがって、ビット線BLの電位はVcc からV2に強制的に引
き下げられる。この実施例では、この電位V2がセンスア
ンプ回路１１７が作動する電位（Vcc-Vth ）に対して最
小のマージンを持った値V2（V2＞Vcc-Vth ）になるよう
に各トランジスタのチャネル長，チャネル幅を調整して
いる。なお、電位V2はＮＭＯＳＴｒ１１３，１１４が導
通状態になり、直流電流pathが形成されたときのＮＭＯ
ＳＴｒ１１３，１１４の等価抵抗比により決定する。
【００２０】次に、時刻Ts1 からTs2 の期間のある時刻
に、ワード線WLが“Ｈ”となりメモリセル１１１中に記
憶されたデータが読みだされ、センスアンプ活性化信号
SEが“Ｈ”になると、センスアンプ回路１１７が活性化
状態となりデータの出力が開始される。メモリセル１１
１に記憶されているデータが“Ｌ”のときは、メモリセ
ル１１１からビット線BLには“Ｈ”が読みだされる。す
なわち、ビット線BLの電位はV2のまま固定され、ＮＭＯ
ＳＴｒ１１８は導通状態を維持する。センスアンプ活性
化信号SEが“Ｈ”になると、ＮＭＯＳＴｒ１２２は導通
状態となる。したがって、出力ノードOUT には急速に
“Ｌ”が出力される。また、メモリセル１１１に記憶さ
れているデータが“Ｈ”のときは、ビット線BLには
“Ｌ”が読みだされ、ビット線BLの電位がV2からVss 電
位に引き落とされる。このとき、ＮＭＯＳＴｒ１１８の
ゲートに与えられる電位が下がり、ＮＭＯＳＴｒ１２１
のゲートに与えられている電位Vcc-Vth （センスアンプ
回路１１７のしきい値）以下になるとセンスアンプ回路
１１７が動作状態になり、出力ノードOUT に電位Viがほ
ぼ一定に出力される。
に、ワード線WLが“Ｈ”となりメモリセル１１１中に記
憶されたデータが読みだされ、センスアンプ活性化信号
SEが“Ｈ”になると、センスアンプ回路１１７が活性化
状態となりデータの出力が開始される。メモリセル１１
１に記憶されているデータが“Ｌ”のときは、メモリセ
ル１１１からビット線BLには“Ｈ”が読みだされる。す
なわち、ビット線BLの電位はV2のまま固定され、ＮＭＯ
ＳＴｒ１１８は導通状態を維持する。センスアンプ活性
化信号SEが“Ｈ”になると、ＮＭＯＳＴｒ１２２は導通
状態となる。したがって、出力ノードOUT には急速に
“Ｌ”が出力される。また、メモリセル１１１に記憶さ
れているデータが“Ｈ”のときは、ビット線BLには
“Ｌ”が読みだされ、ビット線BLの電位がV2からVss 電
位に引き落とされる。このとき、ＮＭＯＳＴｒ１１８の
ゲートに与えられる電位が下がり、ＮＭＯＳＴｒ１２１
のゲートに与えられている電位Vcc-Vth （センスアンプ
回路１１７のしきい値）以下になるとセンスアンプ回路
１１７が動作状態になり、出力ノードOUT に電位Viがほ
ぼ一定に出力される。
【００２１】このように、センスアンプ活性化信号SEが
“Ｈ”になる瞬間にはビット線BLの電位をセンスアンプ
回路１１７のしきい値電圧に対して十分なマージンを持
った値V1に設定し、ノイズにより誤まったデータを出力
することを防ぎ、センスアンプ活性化信号SEが“Ｈ”に
なった後、電位設定回路１１２によりビット線BLの電位
を強制的にV2にしてやることにより、センスアンプ回路
１１７のしきい値電圧に対してのマージンを減らしデー
タ出力の高速化が可能となる。
“Ｈ”になる瞬間にはビット線BLの電位をセンスアンプ
回路１１７のしきい値電圧に対して十分なマージンを持
った値V1に設定し、ノイズにより誤まったデータを出力
することを防ぎ、センスアンプ活性化信号SEが“Ｈ”に
なった後、電位設定回路１１２によりビット線BLの電位
を強制的にV2にしてやることにより、センスアンプ回路
１１７のしきい値電圧に対してのマージンを減らしデー
タ出力の高速化が可能となる。
【００２２】以上のようにこの実施例によれば、ＰＭＯ
ＳＴｒ１１５からなるプリチャージ回路と、ビット線BL
を前記プリチャージ回路のプリチャージレベルと異なっ
た電位に制御する電位設定回路１１２と、制御信号生成
回路１１６とからなる電位制御手段１００を設け、読み
だし動作開始前は、電位制御手段１００により、ビット
線BLをビット線BLの電位とセンスアンプ回路１１７の回
路しきい値との上下関係のマージンが十分大きくなるよ
うにプリチャージする。データの出力を制御するワード
線WL上の信号によりメモリセル１１１からデータのビッ
ト線BL上への読みだしを開始する。これと同期して、電
位制御手段１００により、ビット線BLの電位とセンスア
ンプ回路１１７の回路しきい値との上下関係のマージン
が最小となるように、ビット線BLの電位を調整する。こ
のように、データ読み出し開始時期に合わせてビット線
BLの電位を制御することにより、ハードウェア量をほと
んど増加することなく、読みだし開始時のビット線BLの
ノイズに起因する誤ったデータの出力を防止し、ノイズ
に対して安定で、データの読み出しを高速に行なうこと
ができる。
ＳＴｒ１１５からなるプリチャージ回路と、ビット線BL
を前記プリチャージ回路のプリチャージレベルと異なっ
た電位に制御する電位設定回路１１２と、制御信号生成
回路１１６とからなる電位制御手段１００を設け、読み
だし動作開始前は、電位制御手段１００により、ビット
線BLをビット線BLの電位とセンスアンプ回路１１７の回
路しきい値との上下関係のマージンが十分大きくなるよ
うにプリチャージする。データの出力を制御するワード
線WL上の信号によりメモリセル１１１からデータのビッ
ト線BL上への読みだしを開始する。これと同期して、電
位制御手段１００により、ビット線BLの電位とセンスア
ンプ回路１１７の回路しきい値との上下関係のマージン
が最小となるように、ビット線BLの電位を調整する。こ
のように、データ読み出し開始時期に合わせてビット線
BLの電位を制御することにより、ハードウェア量をほと
んど増加することなく、読みだし開始時のビット線BLの
ノイズに起因する誤ったデータの出力を防止し、ノイズ
に対して安定で、データの読み出しを高速に行なうこと
ができる。
【００２３】また、この実施例では、制御信号PR2 とし
てパルス状の信号を用いているので、電位設定回路中の
直流電流pathができる期間を短くすることが可能であ
り、消費電力の増加を押さえることができると言う効果
を有する。 〔第２の実施例；請求項３，４に対応〕以下この発明の
第２の実施例について図面を参照しながら説明する。
てパルス状の信号を用いているので、電位設定回路中の
直流電流pathができる期間を短くすることが可能であ
り、消費電力の増加を押さえることができると言う効果
を有する。 〔第２の実施例；請求項３，４に対応〕以下この発明の
第２の実施例について図面を参照しながら説明する。
【００２４】図３はこの発明の第２の実施例における半
導体記憶装置の概略構成図であり、図４は図３に示す半
導体記憶装置のタイミング図である。この半導体記憶装
置は、図１に示した半導体記憶装置の電位制御手段１０
０とは異なる電位制御手段２００を設けている点が第１
の実施例と異なり、その他の構成は第１の実施例と同じ
であり、同じものには図１と同符号を付している。電位
制御手段２００は、図１の制御信号生成回路１１６の代
わりに遅延回路２１６を用い、電位設定回路１１２の代
わりに電位設定回路２１２を用いている。
導体記憶装置の概略構成図であり、図４は図３に示す半
導体記憶装置のタイミング図である。この半導体記憶装
置は、図１に示した半導体記憶装置の電位制御手段１０
０とは異なる電位制御手段２００を設けている点が第１
の実施例と異なり、その他の構成は第１の実施例と同じ
であり、同じものには図１と同符号を付している。電位
制御手段２００は、図１の制御信号生成回路１１６の代
わりに遅延回路２１６を用い、電位設定回路１１２の代
わりに電位設定回路２１２を用いている。
【００２５】遅延回路２１６は、プリチャージ制御イネ
ーブル信号PRの遅延信号DPR を生成するようになってい
る。電位設定回路２１２は、Vcc 電位とVss 電位の間に
直列接続されたＮＭＯＳＴｒ２０１，２０２，２０３，
２０４で構成され、ＮＭＯＳＴｒ２０１，２０４の各ゲ
ートにプリチャージ制御イネーブル信号PRを入力し、Ｎ
ＭＯＳＴｒ２０２，２０３の各ゲートに遅延信号DPR を
入力し、ＮＭＯＳＴｒ２０２，２０３の共通接続点をビ
ット線BLに接続している。ＮＭＯＳＴｒ２０１，２０
２，２０３，２０４のチャネル長，チャネル幅は、ＮＭ
ＯＳＴｒ２０１，２０２，２０３，２０４がすべて導通
になった状態でＮＭＯＳＴｒ２０２，２０３の共通接続
点にセンスアンプ回路１１７が作動する電位（Vcc-Vth
）に対して最小のマージンを持った値V2（V2＞Vcc-Vth
）になるように調整されている。
ーブル信号PRの遅延信号DPR を生成するようになってい
る。電位設定回路２１２は、Vcc 電位とVss 電位の間に
直列接続されたＮＭＯＳＴｒ２０１，２０２，２０３，
２０４で構成され、ＮＭＯＳＴｒ２０１，２０４の各ゲ
ートにプリチャージ制御イネーブル信号PRを入力し、Ｎ
ＭＯＳＴｒ２０２，２０３の各ゲートに遅延信号DPR を
入力し、ＮＭＯＳＴｒ２０２，２０３の共通接続点をビ
ット線BLに接続している。ＮＭＯＳＴｒ２０１，２０
２，２０３，２０４のチャネル長，チャネル幅は、ＮＭ
ＯＳＴｒ２０１，２０２，２０３，２０４がすべて導通
になった状態でＮＭＯＳＴｒ２０２，２０３の共通接続
点にセンスアンプ回路１１７が作動する電位（Vcc-Vth
）に対して最小のマージンを持った値V2（V2＞Vcc-Vth
）になるように調整されている。
【００２６】この図３の半導体記憶装置においても、図
１に示した半導体記憶装置と同様の動作が行なわれて同
様の効果が得られる。但し、図１の半導体記憶装置にお
いて電位設定回路１１２が動作するのが制御信号PR2 が
“Ｈ”の期間であったのに対し、図３の半導体記憶装置
では、プリチャージ制御イネーブル信号PRと遅延信号DP
R が同時に“Ｈ”となる期間（図４中Ts1 からTs2 の期
間）となるように変更されている。
１に示した半導体記憶装置と同様の動作が行なわれて同
様の効果が得られる。但し、図１の半導体記憶装置にお
いて電位設定回路１１２が動作するのが制御信号PR2 が
“Ｈ”の期間であったのに対し、図３の半導体記憶装置
では、プリチャージ制御イネーブル信号PRと遅延信号DP
R が同時に“Ｈ”となる期間（図４中Ts1 からTs2 の期
間）となるように変更されている。
【００２７】以上のようにこの実施例では、プリチャー
ジ制御イネーブル信号PRと遅延信号DPR により制御さ
れ、プリチャージ回路に相当するＰＭＯＳＴｒ１１５と
異なったプリチャージレベルを持つ電位設定回路２１２
と、簡単な構成の遅延回路２１６とを設けているため、
ノイズに対して安定で、データの読み出しを高速に行な
うことができる。
ジ制御イネーブル信号PRと遅延信号DPR により制御さ
れ、プリチャージ回路に相当するＰＭＯＳＴｒ１１５と
異なったプリチャージレベルを持つ電位設定回路２１２
と、簡単な構成の遅延回路２１６とを設けているため、
ノイズに対して安定で、データの読み出しを高速に行な
うことができる。
【００２８】〔第３の実施例；請求項５に対応〕以下こ
の発明の第３の実施例について図面を参照しながら説明
する。図５はこの発明の第３の実施例における半導体記
憶装置の概略構成図である。この半導体記憶装置は、図
１に示した半導体記憶装置の電位制御手段１００とは異
なる電位制御手段５００を設けている点が第１の実施例
と異なり、その他の構成は第１の実施例と同じであり、
同じものには図１と同符号を付している。電位制御手段
５００は、ＰＭＯＳＴｒ５０１，５０２およびＮＭＯＳ
Ｔｒ５０３により構成している。この電位制御手段５０
０について詳しく説明する。
の発明の第３の実施例について図面を参照しながら説明
する。図５はこの発明の第３の実施例における半導体記
憶装置の概略構成図である。この半導体記憶装置は、図
１に示した半導体記憶装置の電位制御手段１００とは異
なる電位制御手段５００を設けている点が第１の実施例
と異なり、その他の構成は第１の実施例と同じであり、
同じものには図１と同符号を付している。電位制御手段
５００は、ＰＭＯＳＴｒ５０１，５０２およびＮＭＯＳ
Ｔｒ５０３により構成している。この電位制御手段５０
０について詳しく説明する。
【００２９】図５において、ＰＭＯＳＴｒ５０１，５０
２は、ビット線BLと反転プリチャージ制御イネーブル信
号XPR の信号線との間に直列接続されている。ＮＭＯＳ
Ｔｒ５０３は、ＰＭＯＳＴｒ５０２と各ゲート，各ドレ
イン，各ソースを共通接続している。ＰＭＯＳＴｒ５０
１のゲートにはセンスアンプ活性化信号SEが入力され、
共通接続されたＰＭＯＳＴｒ５０２とＮＭＯＳＴｒ５０
３の各ゲートにはプリチャージ制御イネーブル信号PRを
入力している。
２は、ビット線BLと反転プリチャージ制御イネーブル信
号XPR の信号線との間に直列接続されている。ＮＭＯＳ
Ｔｒ５０３は、ＰＭＯＳＴｒ５０２と各ゲート，各ドレ
イン，各ソースを共通接続している。ＰＭＯＳＴｒ５０
１のゲートにはセンスアンプ活性化信号SEが入力され、
共通接続されたＰＭＯＳＴｒ５０２とＮＭＯＳＴｒ５０
３の各ゲートにはプリチャージ制御イネーブル信号PRを
入力している。
【００３０】以上のように構成された半導体記憶装置に
ついて、以下図５、図６を用いてその動作を説明する。
なお、図６は図５に示す半導体記憶装置のタイミング図
である。この半導体記憶装置において、センスアンプ活
性化信号SEが“Ｌ”、プリチャージ制御イネーブル信号
PRが“Ｌ”、反転プリチャージ制御イネーブル信号XPR
が“Ｈ”の期間には、プリチャージ手段となるＰＭＯＳ
Ｔｒ５０１、５０２が導通状態となり、反転プリチャー
ジ制御イネーブル信号XPR が“Ｈ”であるのでビット線
BLがVcc 近辺の電位V1（V1＞＞Vcc-Vth ）までプリチャ
ージされる。ここで、ある時刻Ts1 にプリチャージ制御
イネーブル信号PRが“Ｈ”、反転プリチャージ制御イネ
ーブル信号XPR が“Ｌ”に反転すると、ＰＭＯＳＴｒ５
０２が非導通状態となり、ディスチャージ手段となるＰ
ＭＯＳＴｒ５０１とＮＭＯＳＴｒ５０３が導通状態とな
る。反転プリチャージ制御イネーブル信号XPR が“Ｌ”
であるので、ビット線BLはディスチャージされ始める。
ついて、以下図５、図６を用いてその動作を説明する。
なお、図６は図５に示す半導体記憶装置のタイミング図
である。この半導体記憶装置において、センスアンプ活
性化信号SEが“Ｌ”、プリチャージ制御イネーブル信号
PRが“Ｌ”、反転プリチャージ制御イネーブル信号XPR
が“Ｈ”の期間には、プリチャージ手段となるＰＭＯＳ
Ｔｒ５０１、５０２が導通状態となり、反転プリチャー
ジ制御イネーブル信号XPR が“Ｈ”であるのでビット線
BLがVcc 近辺の電位V1（V1＞＞Vcc-Vth ）までプリチャ
ージされる。ここで、ある時刻Ts1 にプリチャージ制御
イネーブル信号PRが“Ｈ”、反転プリチャージ制御イネ
ーブル信号XPR が“Ｌ”に反転すると、ＰＭＯＳＴｒ５
０２が非導通状態となり、ディスチャージ手段となるＰ
ＭＯＳＴｒ５０１とＮＭＯＳＴｒ５０３が導通状態とな
る。反転プリチャージ制御イネーブル信号XPR が“Ｌ”
であるので、ビット線BLはディスチャージされ始める。
【００３１】次に、時刻Ts2 でセンスアンプ活性化信号
SEが“Ｈ”に変わると、ＰＭＯＳＴｒ５０１が非導通状
態となることにより電位制御手段５００は非動作状態と
なり、ビット線BLから切り離される。このとき同時にセ
ンスアンプ回路１１７が活性化状態となる。この実施例
では、この時刻Ts2 におけるビット線BLの電位V2（V2＞
Vcc-Vth ）がセンスアンプ回路１１７の回路しきい値Vc
c-Vth を越えないように各トランジスタのチャネル長、
チャネル幅を調整している。
SEが“Ｈ”に変わると、ＰＭＯＳＴｒ５０１が非導通状
態となることにより電位制御手段５００は非動作状態と
なり、ビット線BLから切り離される。このとき同時にセ
ンスアンプ回路１１７が活性化状態となる。この実施例
では、この時刻Ts2 におけるビット線BLの電位V2（V2＞
Vcc-Vth ）がセンスアンプ回路１１７の回路しきい値Vc
c-Vth を越えないように各トランジスタのチャネル長、
チャネル幅を調整している。
【００３２】この図５の半導体記憶装置においても、図
１に示した半導体記憶装置と同様に、データ読み出し開
始時期に合わせてビット線BLの電位を制御することによ
り、ノイズに対して安定で、データの読み出しを高速に
行なう半導体記憶装置を構成することができる。以上の
ようにこの実施例では、電位制御手段５００をＰＭＯＳ
Ｔｒ５０１，５０２およびＮＭＯＳＴｒ５０３により構
成しセンスアンプ活性化信号SE、プリチャージ制御イネ
ーブル信号PR、反転プリチャージ制御イネーブル信号XP
R により制御することにより、ノイズに対して安定で、
データの読み出しが高速となる効果を有する。また、出
力回路としてセンスアンプ回路１１７を用い、電位制御
手段５００とセンスアンプ回路１１７に対し同一のセン
スアンプ活性化信号SEを入力し制御することにより、確
実に電位制御手段５００とセンスアンプ回路１１７の同
期が図れるという効果を有する。
１に示した半導体記憶装置と同様に、データ読み出し開
始時期に合わせてビット線BLの電位を制御することによ
り、ノイズに対して安定で、データの読み出しを高速に
行なう半導体記憶装置を構成することができる。以上の
ようにこの実施例では、電位制御手段５００をＰＭＯＳ
Ｔｒ５０１，５０２およびＮＭＯＳＴｒ５０３により構
成しセンスアンプ活性化信号SE、プリチャージ制御イネ
ーブル信号PR、反転プリチャージ制御イネーブル信号XP
R により制御することにより、ノイズに対して安定で、
データの読み出しが高速となる効果を有する。また、出
力回路としてセンスアンプ回路１１７を用い、電位制御
手段５００とセンスアンプ回路１１７に対し同一のセン
スアンプ活性化信号SEを入力し制御することにより、確
実に電位制御手段５００とセンスアンプ回路１１７の同
期が図れるという効果を有する。
【００３３】なお、上記第１〜第３の実施例では、出力
回路としてカレントミラー型のセンスアンプ回路１１７
を用いており、電位制御手段１００，２００，５００を
設けることにより、センスアンプ活性化信号SEを早いタ
イミングで入力することを可能とし、データ出力の一層
の高速化を図ったが、出力回路はインバータ，ＮＡＮＤ
などの簡単なゲートで構成してもよく、この場合には、
回路構成を簡略化することにより半導体集積回路の集積
度を向上させることができる。
回路としてカレントミラー型のセンスアンプ回路１１７
を用いており、電位制御手段１００，２００，５００を
設けることにより、センスアンプ活性化信号SEを早いタ
イミングで入力することを可能とし、データ出力の一層
の高速化を図ったが、出力回路はインバータ，ＮＡＮＤ
などの簡単なゲートで構成してもよく、この場合には、
回路構成を簡略化することにより半導体集積回路の集積
度を向上させることができる。
【００３４】
【発明の効果】以上のようにこの発明は、データの読み
出し動作開始以前の期間にはビット線電位を出力回路の
回路しきい値に対して充分なマージンを持つ値に設定す
ることによりビット線上のノイズによる誤動作を防ぎ、
読み出し開始と同時にビット線電位を出力回路の回路し
きい値に対して最小限のマージンを保証した電位に設定
することによりデータの高速な読み出しが可能となる。
出し動作開始以前の期間にはビット線電位を出力回路の
回路しきい値に対して充分なマージンを持つ値に設定す
ることによりビット線上のノイズによる誤動作を防ぎ、
読み出し開始と同時にビット線電位を出力回路の回路し
きい値に対して最小限のマージンを保証した電位に設定
することによりデータの高速な読み出しが可能となる。
【図１】この発明の第１の実施例における半導体記憶装
置の概略構成図である。
置の概略構成図である。
【図２】同実施例における動作説明のためのタイミング
図である。
図である。
【図３】この発明の第２の実施例における半導体記憶装
置の概略構成図である。
置の概略構成図である。
【図４】同実施例における動作説明のためのタイミング
図である。
図である。
【図５】この発明の第３の実施例における半導体記憶装
置の概略構成図である。
置の概略構成図である。
【図６】同実施例における動作説明のためのタイミング
図である。
図である。
【図７】従来の半導体記憶装置の概略構成図である。
【図８】同従来例における動作説明のためのタイミング
図である。
図である。
１１１ メモリセル １１２ 電位設定回路 １１３，１１４ ＮチャネルＭＯＳトランジスタ １１５ ＰチャネルＭＯＳトランジスタ（プリチャー
ジ回路） １１６ 制御信号生成回路 １１７ センスアンプ回路（出力回路） ２０１〜２０４ ＮチャネルＭＯＳトランジスタ ２１２ 電位設定回路 ２１６ 遅延回路 ５００ 電位制御手段 ５０１，５０２ ＰチャネルＭＯＳトランジスタ ５０３ ＮチャネルＭＯＳトランジスタ ＢＬ ビット線 ＷＬ ワード線 ＰＲ プリチャージ制御イネーブル信号 ＰＲ２ 制御信号 ＳＥ センスアンプ活性化信号 ＤＰＲ 遅延信号 ＸＰＲ 反転プリチャージ制御イネーブル信号
ジ回路） １１６ 制御信号生成回路 １１７ センスアンプ回路（出力回路） ２０１〜２０４ ＮチャネルＭＯＳトランジスタ ２１２ 電位設定回路 ２１６ 遅延回路 ５００ 電位制御手段 ５０１，５０２ ＰチャネルＭＯＳトランジスタ ５０３ ＮチャネルＭＯＳトランジスタ ＢＬ ビット線 ＷＬ ワード線 ＰＲ プリチャージ制御イネーブル信号 ＰＲ２ 制御信号 ＳＥ センスアンプ活性化信号 ＤＰＲ 遅延信号 ＸＰＲ 反転プリチャージ制御イネーブル信号
Claims (5)
- 【請求項１】 データを記憶するメモリセルと、前記メ
モリセルに接続されデータの入出力を制御するワード線
と、前記メモリセルに接続され記憶されたデータを読み
だすビット線と、前記ビット線に接続され前記メモリセ
ルから読みだしたデータを増幅し出力する出力回路と、
前記ビット線に接続されイネーブル信号により前記ビッ
ト線の電位を前記出力回路の回路しきい値に対して充分
なマージンを持つ値に設定するプリチャージ回路と、イ
ネーブル信号の遷移を検出しパルス状の制御信号を生成
する制御信号生成回路と、前記ビット線に接続され前記
制御信号生成回路により生成された制御信号により前記
ビット線の電位を前記出力回路の回路しきい値に対して
最小限のマージンを持つ値に設定する電位設定回路とを
備えた半導体記憶装置。 - 【請求項２】 電位設定回路を電源電位と接地電位の間
に直列接続した同一導電型の第１および第２のＭＯＳト
ランジスタで構成し、前記第１，第２のＭＯＳトランジ
スタの共通接続点をビット線に接続し、前記第１，第２
のＭＯＳトランジスタの各ゲートに制御信号生成回路に
より生成した制御信号を入力することを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 データを記憶するメモリセルと、前記メ
モリセルに接続されデータの入出力を制御するワード線
と、前記メモリセルに接続され記憶されたデータを読み
だすビット線と、前記ビット線に接続され前記メモリセ
ルから読みだしたデータを増幅し出力する出力回路と、
前記ビット線に接続されイネーブル信号により前記ビッ
ト線の電位を前記出力回路の回路しきい値に対して充分
なマージンを持つ値に設定するプリチャージ回路と、イ
ネーブル信号から遅延イネーブル信号を生成する遅延回
路と、前記ビット線に接続され前記イネーブル信号と前
記遅延イネーブル信号により前記ビット線の電位を前記
出力回路の回路しきい値に対して最小限のマージンを持
つ値に設定する電位設定回路とを備えた半導体記憶装
置。 - 【請求項４】 電位設定回路を電源電位と接地電位の間
に直列接続した同一導電型の第１，第２，第３および第
４のＭＯＳトランジスタで構成し、前記第２，第３のＭ
ＯＳトランジスタのドレイン，ソースの共通接続点をビ
ット線に接続し、前記第１，第２のＭＯＳトランジスタ
のいずれか一方のゲートと、前記第３，第４のＭＯＳト
ランジスタのいずれか一方のゲートとに遅延イネーブル
信号を入力し、前記第１，第２，第３，第４のＭＯＳト
ランジスタの各ゲートのうち前記遅延イネーブル信号を
入力しなかったゲートにイネーブル信号を入力すること
を特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 データを記憶するメモリセルと、前記メ
モリセルに接続されデータの入出力を制御するワード線
と、前記メモリセルに接続され記憶されたデータを読み
だすビット線と、前記ビット線に接続され前記メモリセ
ルから読みだしたデータを増幅し出力する出力回路と、
前記ビット線の電位を前記出力回路の回路しきい値に対
して充分なマージンを持つ値に設定するプリチャージ経
路と前記ビット線の電位を前記出力回路の回路しきい値
に対して最小限のマージンを持つ値に設定するディスチ
ャージ経路を含みイネーブル信号により前記プリチャー
ジ経路と前記ディスチャージ経路の活性化期間を切り替
える電位制御手段とを備え、前記電位制御手段を、ドレ
インを前記ビット線に接続しゲートにプリチャージ制御
信号の遅延信号に相当する活性化制御信号を入力した第
１のＰチャネルＭＯＳトランジスタと、ドレインを前記
第１のＰチャネルＭＯＳトランジスタのソースに接続し
ゲートにプリチャージ制御信号を入力しソースにプリチ
ャージ制御信号の反転信号を入力した第２のＰチャネル
ＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳト
ランジスタと各ゲート，各ソース，各ドレインを共通接
続したＮチャネルＭＯＳトランジスタとで構成した半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04217770A JP3086342B2 (ja) | 1992-08-17 | 1992-08-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04217770A JP3086342B2 (ja) | 1992-08-17 | 1992-08-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668672A true JPH0668672A (ja) | 1994-03-11 |
| JP3086342B2 JP3086342B2 (ja) | 2000-09-11 |
Family
ID=16709464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04217770A Expired - Fee Related JP3086342B2 (ja) | 1992-08-17 | 1992-08-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086342B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064512A (ja) * | 2007-09-06 | 2009-03-26 | Panasonic Corp | 半導体記憶装置 |
| WO2010092767A1 (ja) * | 2009-02-12 | 2010-08-19 | パナソニック株式会社 | 半導体記憶装置 |
| US7885124B2 (en) | 2007-09-10 | 2011-02-08 | Panasonic Corporation | Semiconductor storage device |
-
1992
- 1992-08-17 JP JP04217770A patent/JP3086342B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064512A (ja) * | 2007-09-06 | 2009-03-26 | Panasonic Corp | 半導体記憶装置 |
| US7965569B2 (en) | 2007-09-06 | 2011-06-21 | Panasonic Corporation | Semiconductor storage device |
| US7885124B2 (en) | 2007-09-10 | 2011-02-08 | Panasonic Corporation | Semiconductor storage device |
| WO2010092767A1 (ja) * | 2009-02-12 | 2010-08-19 | パナソニック株式会社 | 半導体記憶装置 |
| JP2010186513A (ja) * | 2009-02-12 | 2010-08-26 | Panasonic Corp | 半導体記憶装置 |
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Also Published As
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| JP3086342B2 (ja) | 2000-09-11 |
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