JPS59223992A - Ｍｏｓ記憶装置 - Google Patents
Ｍｏｓ記憶装置Info
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- JPS59223992A JPS59223992A JP58097824A JP9782483A JPS59223992A JP S59223992 A JPS59223992 A JP S59223992A JP 58097824 A JP58097824 A JP 58097824A JP 9782483 A JP9782483 A JP 9782483A JP S59223992 A JPS59223992 A JP S59223992A
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- Japan
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- circuit
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- signals
- signal
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
- B60R25/00—Fittings or systems for preventing or indicating unauthorised use or theft of vehicles
- B60R25/01—Fittings or systems for preventing or indicating unauthorised use or theft of vehicles operating on vehicle systems or fittings, e.g. on doors, seats or windscreens
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60B—VEHICLE WHEELS; CASTORS; AXLES FOR WHEELS OR CASTORS; INCREASING WHEEL ADHESION
- B60B7/00—Wheel cover discs, rings, or the like, for ornamenting, protecting, venting, or obscuring, wholly or in part, the wheel body, rim, hub, or tyre sidewall, e.g. wheel cover discs, wheel cover discs with cooling fins
- B60B7/16—Anti-theft devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
- B60R25/00—Fittings or systems for preventing or indicating unauthorised use or theft of vehicles
- B60R25/30—Detection related to theft or to other events relevant to anti-theft systems
- B60R25/34—Detection related to theft or to other events relevant to anti-theft systems of conditions of vehicle components, e.g. of windows, door locks or gear selectors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成された記憶装置に関するもので、例
えば、アドレス信号の変化を検出して内部回路の動作に
必要なタイミング信号を形成するダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）に有効な技術に関す
るものである。
ランジスタ）で構成された記憶装置に関するもので、例
えば、アドレス信号の変化を検出して内部回路の動作に
必要なタイミング信号を形成するダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）に有効な技術に関す
るものである。
本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを考
えた。すなわち、情報を電荷の形態で記憶するキャパシ
タとアドレス選択用ＭＯ３ＦＥＴとによって構成されろ
グイナミッ々型メモリセルを用いるとともに、その周辺
回路を０ＭＯ３（相補型ＭＯ３）スタティック型回路で
構成し、上記アドレス信号の変化を検出して必要なタイ
ミング信号を得ることによって、外部からはスタティッ
ク型ＲＡＭと同等に扱えるようにするものである。
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを考
えた。すなわち、情報を電荷の形態で記憶するキャパシ
タとアドレス選択用ＭＯ３ＦＥＴとによって構成されろ
グイナミッ々型メモリセルを用いるとともに、その周辺
回路を０ＭＯ３（相補型ＭＯ３）スタティック型回路で
構成し、上記アドレス信号の変化を検出して必要なタイ
ミング信号を得ることによって、外部からはスタティッ
ク型ＲＡＭと同等に扱えるようにするものである。
この場合、次のような問題の生じることが本願発明者の
研究によって明らかにされた。すなわち、複数のアドレ
ス信号の変化に時間ずれ（スキュー）があると、言い換
えれば、ワード線選択動作を開始した後に１つでも遅れ
て変化するアドレス信号があると、読み出しによって破
壊されかかった情報の再書込み時にワード線が切り換わ
ってしまうため、記憶情報の破壊が行われてしまうとい
う重大な問題が生じる。
研究によって明らかにされた。すなわち、複数のアドレ
ス信号の変化に時間ずれ（スキュー）があると、言い換
えれば、ワード線選択動作を開始した後に１つでも遅れ
て変化するアドレス信号があると、読み出しによって破
壊されかかった情報の再書込み時にワード線が切り換わ
ってしまうため、記憶情報の破壊が行われてしまうとい
う重大な問題が生じる。
この発明の目的は、上記アドレススキューによる誤動作
を防止したＭＯ３記憶装置を提供することにある。
を防止したＭＯ３記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの＄１
！！要を簡単に説明すれば、下記の通りである。
！！要を簡単に説明すれば、下記の通りである。
すなわち、アドレスバッファ回路にゲート機能を設ける
ことによって、遅くともワード線選択動作後のアドレス
信号を受は付けないようにするものである。
ことによって、遅くともワード線選択動作後のアドレス
信号を受は付けないようにするものである。
第１回にげ、この発明の一実施例のブロック図が示され
ている。
ている。
同口において、点線で囲まれた各回路ブロックは、公知
の半導体集稍回路のＶ造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
ｒ）Ｏ−Ｄ７．ＡＯ−Ａｌ ４゜ＷＥ、Ｃ３，ＲＥＳＨ
及びＶｃｃ、 Ｖｓｓは、そのり１部端子とされ、端
子ＶＣＣ，Ｖ３Ｓには図示しない適当な外部電源装置か
ら１ら電が行われる。
の半導体集稍回路のＶ造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
ｒ）Ｏ−Ｄ７．ＡＯ−Ａｌ ４゜ＷＥ、Ｃ３，ＲＥＳＨ
及びＶｃｃ、 Ｖｓｓは、そのり１部端子とされ、端
子ＶＣＣ，Ｖ３Ｓには図示しない適当な外部電源装置か
ら１ら電が行われる。
回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された公知の１ＭＯ３型メモリセルがマトリッ
クス状に配置されている。
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された公知の１ＭＯ３型メモリセルがマトリッ
クス状に配置されている。
この実施例では、特に制限されないが、上記メモリセル
は一対の平行に配置された相補データ線り。
は一対の平行に配置された相補データ線り。
百のいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。
交点方式で配置される。
回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃｒを受けて
、相補データ線り、Ｄを短絡してＶｃｃ／２にプリチャ
ージするＭＯＳＦＥＴにより構成される。
ージ回路であり、プリチャージパルスφｐｃｒを受けて
、相補データ線り、Ｄを短絡してＶｃｃ／２にプリチャ
ージするＭＯＳＦＥＴにより構成される。
回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られた０ＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られた０ＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。
タイミングパルスφｐａｌ、φｐａｌ及びφｐａ２．φ
ｐａ２は、上記パワースイッチＭＯ３ＦＥＴを制御する
ためのものである。パワースイッチＭＯ３ＦＥＴは、プ
リチャージ直前にオフ状態にされる。これにより相補デ
ータ線り、Ｄはフローティング状態でＶ ＣＣｉ Ｖ
ｓｓレベルを保持する。そして、上記プリチャージＭ
ＯＳ Ｆ ＥＴのオンにより上記相補データ線り、Ｄｆ
Ｊ＜短絡され、Ｖｃｃ／２にプリチャージされる。
ｐａ２は、上記パワースイッチＭＯ３ＦＥＴを制御する
ためのものである。パワースイッチＭＯ３ＦＥＴは、プ
リチャージ直前にオフ状態にされる。これにより相補デ
ータ線り、Ｄはフローティング状態でＶ ＣＣｉ Ｖ
ｓｓレベルを保持する。そして、上記プリチャージＭ
ＯＳ Ｆ ＥＴのオンにより上記相補データ線り、Ｄｆ
Ｊ＜短絡され、Ｖｃｃ／２にプリチャージされる。
この実施例のメモリアレイのプリチャージ動作は、一対
の相補データ線（ｔ＆述する共通相補データ線も同様で
ある）を単に短絡させることにより、約Ｖｃｃ／２の中
間レベルにするものであるので、従来のダイナミック型
ＲＡ Ｍのように、０ボルトからＶｃｃレベルまでチャ
ージアンプするものに比べ、そのレベル変化量が小さく
、プリチャージλ４０ＳＦＥＴのゲート電圧を通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るからプリチャージ動作を高速に、し
かも低消Ｆｌ電力の下に行うことができる。
の相補データ線（ｔ＆述する共通相補データ線も同様で
ある）を単に短絡させることにより、約Ｖｃｃ／２の中
間レベルにするものであるので、従来のダイナミック型
ＲＡ Ｍのように、０ボルトからＶｃｃレベルまでチャ
ージアンプするものに比べ、そのレベル変化量が小さく
、プリチャージλ４０ＳＦＥＴのゲート電圧を通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るからプリチャージ動作を高速に、し
かも低消Ｆｌ電力の下に行うことができる。
そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３Ｆ
ＥＴのゲート電圧（ワード線選択電圧）として通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、従来のダイナミック型ＲＡＭ
のようにブートストラップ電圧を用いることなく、情報
記憶キャパシタの全電荷読み出しが可能となる。
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３Ｆ
ＥＴのゲート電圧（ワード線選択電圧）として通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、従来のダイナミック型ＲＡＭ
のようにブートストラップ電圧を用いることなく、情報
記憶キャパシタの全電荷読み出しが可能となる。
また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型ＲＡＭのように読み出し基準
電圧を形成するダミーセルが不要になる。
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型ＲＡＭのように読み出し基準
電圧を形成するダミーセルが不要になる。
なお、上記タイミング信号φｐａＬφｐａｌとは互いに
相補的な信号であり、タイミング信号φｐａ２゜と７ｐ
８２も互いに相補的な信号である。図面を簡単にするた
めに、同図においては、タイミング信号φｐａ１．φｐ
ａｌを合わせてＬ■１と表し、タイミング信号φＰａ２
＋φｐａ２を合わせて１皿２と表している。
相補的な信号であり、タイミング信号φｐａ２゜と７ｐ
８２も互いに相補的な信号である。図面を簡単にするた
めに、同図においては、タイミング信号φｐａ１．φｐ
ａｌを合わせてＬ■１と表し、タイミング信号φＰａ２
＋φｐａ２を合わせて１皿２と表している。
回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。
回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ−Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ〜ａ１３．
ａＱ〜ａ８を形成する。なお、以後の説明及び図面では
、一対の内部相補アドレス信号、例えばａｏ、ａｏを内
部相補アドレス信号上０と表すことにする。したがって
、上記内部相補アドレス信号ａＯ〜ａ８．ａｏ−ａ８は
、内部相補アドレス信号ａＱ−ａ３と表す。
バッファであり、外部端子ＡＯ−Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ〜ａ１３．
ａＱ〜ａ８を形成する。なお、以後の説明及び図面では
、一対の内部相補アドレス信号、例えばａｏ、ａｏを内
部相補アドレス信号上０と表すことにする。したがって
、上記内部相補アドレス信号ａＯ〜ａ８．ａｏ−ａ８は
、内部相補アドレス信号ａＱ−ａ３と表す。
回路記号Ｃ−ＡＤＨで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４，７９〜丁１４を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜丁
１４を内部相補アドレス信号−色９〜ａ１４と表す。
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４，７９〜丁１４を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜丁
１４を内部相補アドレス信号−色９〜ａ１４と表す。
回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号１０〜１８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
−ＡＲＹに伝えられる。
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号１０〜１８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
−ＡＲＹに伝えられる。
回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号Ｊ」〜工１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。
スデコーダであり、内部相補アドレス信号Ｊ」〜工１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。
このデータ１［！１１信号は、データ線選択タイミング
信号φｙに同期して、カラムスイッチＣ−５Ｗに伝えら
れる。
信号φｙに同期して、カラムスイッチＣ−５Ｗに伝えら
れる。
回Ｗ’Ｊ ｉｉｅ号Ｐ Ｃ２で示されているのは、共通
相補データ線のプリチャージ回路であり、特に制限さ、
れないが、プリチャージパルスφｐｃｄを受けて共
通相補データ線を短絡する上記プリチャジ回路ＰＣＩと
同様なＭＯＳ Ｆ ＥＴにより構成されている。
相補データ線のプリチャージ回路であり、特に制限さ、
れないが、プリチャージパルスφｐｃｄを受けて共
通相補データ線を短絡する上記プリチャジ回路ＰＣＩと
同様なＭＯＳ Ｆ ＥＴにより構成されている。
回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミングパルスφｍａＬφｍａｌ及びφｍａ２＋φ−８
２は、そのパワースイッチＭＯ３ＦＥＴを制御するため
のものである。なお、このタイミング信号φｍａｌ と
φｍａｌ とは、互いに相補的な信号であり、タイミン
グ信号φｍａ２とφ−ａ２も互いに相補的な信号である
。同図においては、タイミング信号φｍａＬφｍａｌを
合わせて包１と表し、タイミング信号φ＊ａ２＋φｍａ
２を合わせて包２と表している。
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミングパルスφｍａＬφｍａｌ及びφｍａ２＋φ−８
２は、そのパワースイッチＭＯ３ＦＥＴを制御するため
のものである。なお、このタイミング信号φｍａｌ と
φｍａｌ とは、互いに相補的な信号であり、タイミン
グ信号φｍａ２とφ−ａ２も互いに相補的な信号である
。同図においては、タイミング信号φｍａＬφｍａｌを
合わせて包１と表し、タイミング信号φ＊ａ２＋φｍａ
２を合わせて包２と表している。
回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、読み出しタイミングパルスｊｒ１１により、
メインアンプＭＡからの読み出しデータを外部端子ＤＯ
〜Ｄ７にそれぞれ送出する。なお、書込み時には、読み
出しタイミングパルス７ｒ−に店りこのＤＯＢは、不動
作（出力ハイインピーダンス）にされる。
ァであり、読み出しタイミングパルスｊｒ１１により、
メインアンプＭＡからの読み出しデータを外部端子ＤＯ
〜Ｄ７にそれぞれ送出する。なお、書込み時には、読み
出しタイミングパルス７ｒ−に店りこのＤＯＢは、不動
作（出力ハイインピーダンス）にされる。
回路記号ＤＩＢで示されているのは、データ人カバソフ
ァであり、書込みタイミングパルスφｒｖにより、外部
端子ＤＯ−Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｒｗによりこのＤ１Ｂは不動作にされる。
ァであり、書込みタイミングパルスφｒｖにより、外部
端子ＤＯ−Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｒｗによりこのＤ１Ｂは不動作にされる。
上述した各種タイミング信号は、次の各回路ブロックに
より形成される。
より形成される。
回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａＲ（又はａＱ〜ａ８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。
が、アドレス信号ａＯ〜ａＲ（又はａＱ〜ａ８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。
回路記号ＣＥＧで示されているのは、特に制限されない
が、アドレス信号ａ９〜ａ１４ （又は１９〜丁１４）
を受けて、その立ち上がり又は立ち下がりのエツジを検
出するエツジトリガ回路である。
が、アドレス信号ａ９〜ａ１４ （又は１９〜丁１４）
を受けて、その立ち上がり又は立ち下がりのエツジを検
出するエツジトリガ回路である。
上記エツジトリガ回路ＲＥＧは、特に制限されないが、
アドレス信号ａＯ〜ａ８と、その遅延信号とをそれぞれ
受ける排他的論理和回路と、これらの排他的論理和回路
の出力信号を受ける論理和回路とによって構成される。
アドレス信号ａＯ〜ａ８と、その遅延信号とをそれぞれ
受ける排他的論理和回路と、これらの排他的論理和回路
の出力信号を受ける論理和回路とによって構成される。
すなわち、アドレス信号とそのアドレス信号の遅延信号
とを受ける排他的回路が各アドレス信号に対して設けら
れている。この場合９個の排他的論理和回路が設けられ
ており、この９個の排他的論理和回路の出力信号が論理
和回路に入力されている。このエツジトリガ回路ＲＥＧ
は、アドレス信号ａＯ〜ａ８のうちいずれかが変化する
と、その変化タイミングに同期したエツジ検出パルスφ
ｒを形成する。
とを受ける排他的回路が各アドレス信号に対して設けら
れている。この場合９個の排他的論理和回路が設けられ
ており、この９個の排他的論理和回路の出力信号が論理
和回路に入力されている。このエツジトリガ回路ＲＥＧ
は、アドレス信号ａＯ〜ａ８のうちいずれかが変化する
と、その変化タイミングに同期したエツジ検出パルスφ
ｒを形成する。
上記エツジトリガ回ＦｆＣＦ、Ｇは、上記エツジトリガ
回路ＲＥＧと同様な構成にされてい、乙。すなわち、ア
ドレス信号ａ９〜ａ１４と、その遅延信号とをそれぞれ
受ける排他的論理和回路と、これらの排他的論理和回路
の出力信号を受ける論理和回路とによって構成されてい
る。このエツジトリガ回路ＣＥＧは、上記エツジトリガ
回路ＲＥＧと同様に、アドレス信号ａ９〜ａ１４のうち
いずれかが変化したとき、その変化タイミングに同期し
たエツジ検出パルスφＣを形成する。
回路ＲＥＧと同様な構成にされてい、乙。すなわち、ア
ドレス信号ａ９〜ａ１４と、その遅延信号とをそれぞれ
受ける排他的論理和回路と、これらの排他的論理和回路
の出力信号を受ける論理和回路とによって構成されてい
る。このエツジトリガ回路ＣＥＧは、上記エツジトリガ
回路ＲＥＧと同様に、アドレス信号ａ９〜ａ１４のうち
いずれかが変化したとき、その変化タイミングに同期し
たエツジ検出パルスφＣを形成する。
回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、エツジ検出パルスφｒ。
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、エツジ検出パルスφｒ。
φＣの他、外部端子から供給されるライトイネ−１
プル信号ＷＥ、チップ選択信号Ｃ８を受けて、上記一連
のタイミングパルスを形成する。
のタイミングパルスを形成する。
回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号φｒｅｆに従って、上記アドレスバッファＲ−ＡＤ
Ｂで形成された内部相補アドレス信号１０〜１８と、上
記自動リフレッシュ回路ＲＥＦで形成された内部相補ア
ドレス信号１０〜１８とを選択的に上記デコーダＲ−Ｄ
ＣＨに伝える。
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号φｒｅｆに従って、上記アドレスバッファＲ−ＡＤ
Ｂで形成された内部相補アドレス信号１０〜１８と、上
記自動リフレッシュ回路ＲＥＦで形成された内部相補ア
ドレス信号１０〜１８とを選択的に上記デコーダＲ−Ｄ
ＣＨに伝える。
回路記号ｖｂｂ−ｃで示されているのは、基板バイアス
電圧発生回路である。
電圧発生回路である。
回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。
すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、制御信号２ φｒｅｆによってマルチプレクサＭＰＸを切り換えて、
内蔵のリフレッシュアドレスカウンタからの内部アドレ
ス信号をロウデコーダＲ−ＤＣＨに伝えて一本のワード
線選択によるリフレッシュ動作（オートリフレッシュ）
を行う。また、リフレッシュ信号ＲＥＳＨをロウレベル
にしつづけるとタイ−？−ｆＪ＜作動して、一定時間毎
にリフレッシュアドレスカウンタが歩進させられて、こ
の間連続的なリフレッシュ動作（セルフリフレッシュ）
を行う。
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、制御信号２ φｒｅｆによってマルチプレクサＭＰＸを切り換えて、
内蔵のリフレッシュアドレスカウンタからの内部アドレ
ス信号をロウデコーダＲ−ＤＣＨに伝えて一本のワード
線選択によるリフレッシュ動作（オートリフレッシュ）
を行う。また、リフレッシュ信号ＲＥＳＨをロウレベル
にしつづけるとタイ−？−ｆＪ＜作動して、一定時間毎
にリフレッシュアドレスカウンタが歩進させられて、こ
の間連続的なリフレッシュ動作（セルフリフレッシュ）
を行う。
第２図には、上記アドレスバッファＲ−ＡＤＢ。
Ｃ−ＡＤＢの具体的一実施例の回路図が示されている。
この実施例では、アドレススキューによって記憶情報が
破壊されてしまうのを防止するため、 ・次のような
デー１−ｔＪＩ！能が付加される。
破壊されてしまうのを防止するため、 ・次のような
デー１−ｔＪＩ！能が付加される。
すなわち、外部アドレス信号端子Ａｔからの信号は、ｐ
チャンネルＭＯ３ＦＥＴＱＩとｎチャンネルＭＯ３ＦＥ
ＴＱ２とで構成されたＣＭＯＳインバータに入力される
。上記両ＭＯ３ＦＥＴＱＩ。
チャンネルＭＯ３ＦＥＴＱＩとｎチャンネルＭＯ３ＦＥ
ＴＱ２とで構成されたＣＭＯＳインバータに入力される
。上記両ＭＯ３ＦＥＴＱＩ。
Ｑ２と電源電圧Ｖｃｃと回路の接地電位との間には、そ
れぞれパワースイッチ手段としてのｐチャンネルＭＯ３
ＦＥＴＱ３とｎチャンネルＭＯ３ＦＥＴＱ４が設けられ
る。これらのＭＯ３ＦＥＴＱ３゜Ｑ４のゲートには、タ
イミング信号φ、φが印加されることによって、ゲート
機能が付加される。
れぞれパワースイッチ手段としてのｐチャンネルＭＯ３
ＦＥＴＱ３とｎチャンネルＭＯ３ＦＥＴＱ４が設けられ
る。これらのＭＯ３ＦＥＴＱ３゜Ｑ４のゲートには、タ
イミング信号φ、φが印加されることによって、ゲート
機能が付加される。
このタイミング信号φ、φは、特に制限されないが、ワ
ード線選択動作が開始されてから、阿書込み（アクティ
ブリストア）が終了するまで間、上記ゲート機能を閉じ
るように、言い換えれば、タイミング信号φをロウレベ
ル（回路の接地電位）とし、タイミング信号φをハイレ
ベル（電源電圧Ｖｃｃ）とすることによって、上記両Ｍ
Ｏ３ＦＥＴＱ３．Ｑ４をオフ状態にさせる。上記構成の
入力回路の出力信号は、ｐチャンネルＭＯ３ＦＥＴＱ５
とｎチャンネルＭＯ３ＦＥＴＱ６とで構成されたＣＭＯ
Ｓインバータを通して上記相補アドレス信号ａｌが形成
される。また、インバータＩＶによってその反転アドレ
ス信号ａｌが形成される。
ード線選択動作が開始されてから、阿書込み（アクティ
ブリストア）が終了するまで間、上記ゲート機能を閉じ
るように、言い換えれば、タイミング信号φをロウレベ
ル（回路の接地電位）とし、タイミング信号φをハイレ
ベル（電源電圧Ｖｃｃ）とすることによって、上記両Ｍ
Ｏ３ＦＥＴＱ３．Ｑ４をオフ状態にさせる。上記構成の
入力回路の出力信号は、ｐチャンネルＭＯ３ＦＥＴＱ５
とｎチャンネルＭＯ３ＦＥＴＱ６とで構成されたＣＭＯ
Ｓインバータを通して上記相補アドレス信号ａｌが形成
される。また、インバータＩＶによってその反転アドレ
ス信号ａｌが形成される。
上記ＭＯ３ＦＥＴＱ５．Ｑ６で構成されたインバータの
出力は、上記入力回路と同様なＭＯ３ＦＥＴ０７〜ＱＩ
Ｏで構成された回路を通してその入力帰還される。すな
わち、上記入力回路が閉じた時のアドレス信号を保持す
るため、パワースイッチ手段としてのＭＯ３ＦＥＴＱ９
．ＱＩＯのゲートに供給されるタイミング信号φ、φと
して、上記入力回路とこの帰還回路とを相補的に動作状
態とするものである。
出力は、上記入力回路と同様なＭＯ３ＦＥＴ０７〜ＱＩ
Ｏで構成された回路を通してその入力帰還される。すな
わち、上記入力回路が閉じた時のアドレス信号を保持す
るため、パワースイッチ手段としてのＭＯ３ＦＥＴＱ９
．ＱＩＯのゲートに供給されるタイミング信号φ、φと
して、上記入力回路とこの帰還回路とを相補的に動作状
態とするものである。
次に、第３図のタイミング図に従って、この実施例回路
の動作を説明する。
の動作を説明する。
アドレス信号ＡＯ〜Ａｎのうち、アドレス信号ＡＯ，Ａ
１等のように、あまり大きな時間遅れなく変化すると、
上記排他的論理和回路等によってそれぞれのエツジに同
期した検出パルスφｅｌ、 φｅ２等が形成される。
１等のように、あまり大きな時間遅れなく変化すると、
上記排他的論理和回路等によってそれぞれのエツジに同
期した検出パルスφｅｌ、 φｅ２等が形成される。
これらの論理和により形成されるエツジ検出パルスφｒ
（φＣ）は、次々に形成される検出パルスに従ったパ
ルス幅のパルス信号となる。
（φＣ）は、次々に形成される検出パルスに従ったパ
ルス幅のパルス信号となる。
タイミング発生回路ＴＧは、その立ち下がりエツジに同
期して、必要なタイミング信号を発生する。この時、特
に制限されないが、ワード線選択５ タイミング信号φＸがロウレベルのリセット状態にされ
る。アドレスデコーダ等の回路が動作する時間遅れに従
った所定の遅延回路により、上記ワード線選択タイミン
グ信号φＸがハイレベルに変化する。このタイミング信
号φＸに同期してワード線の選択動作が行われる。この
実施例では、この後に入力されるアドレス信号を受は付
けると上記誤動作が発生するので、上記入力回路を制御
するタイミング信号φをロウレベルに、タイミング信号
φをハイレベルにして、上記ＭＯ８ＦＥＴＱ３、Ｑ４を
共にオフ状態とすることによってゲートを閉じる。すな
わち、アドレス信号Ａｎのように遅れて変化するアドレ
ス信号があっても、上記ＭＯ３ＦＥＴＱ３．Ｑ４をオフ
状態とすることによって、その変化を受は付けないよう
にする。上記タイミング信号φのロウレベル及びタイミ
ング信号φのハイレベルによＪｌ）ＭＯ３ＦＥＴＱ９．
Ｑ１０がオン状態となって上記ＭＯ３ＦＥＴＱ５゜Ｑ６
で構成されたインバータの出力信号を入力側に正帰還さ
せることによってそれまでに取り込ん６ だアドレス信号を保持させる。
期して、必要なタイミング信号を発生する。この時、特
に制限されないが、ワード線選択５ タイミング信号φＸがロウレベルのリセット状態にされ
る。アドレスデコーダ等の回路が動作する時間遅れに従
った所定の遅延回路により、上記ワード線選択タイミン
グ信号φＸがハイレベルに変化する。このタイミング信
号φＸに同期してワード線の選択動作が行われる。この
実施例では、この後に入力されるアドレス信号を受は付
けると上記誤動作が発生するので、上記入力回路を制御
するタイミング信号φをロウレベルに、タイミング信号
φをハイレベルにして、上記ＭＯ８ＦＥＴＱ３、Ｑ４を
共にオフ状態とすることによってゲートを閉じる。すな
わち、アドレス信号Ａｎのように遅れて変化するアドレ
ス信号があっても、上記ＭＯ３ＦＥＴＱ３．Ｑ４をオフ
状態とすることによって、その変化を受は付けないよう
にする。上記タイミング信号φのロウレベル及びタイミ
ング信号φのハイレベルによＪｌ）ＭＯ３ＦＥＴＱ９．
Ｑ１０がオン状態となって上記ＭＯ３ＦＥＴＱ５゜Ｑ６
で構成されたインバータの出力信号を入力側に正帰還さ
せることによってそれまでに取り込ん６ だアドレス信号を保持させる。
したがって、上記アドレス信号Ａｎのように大幅に遅れ
て変化するようなアドレス信号があつてもこれを受は付
けないので、ワード線選択動作によって破壊されかかっ
たメモリセルの記憶情報がワード線の切り換え動作によ
って放置されしまうことにより生じる情報の破壊が防止
できる。言い換えれば、上記ワード線の選択動作によっ
て記憶情報が破壊されかかったメモリセルは、ワード線
選択タイミング信号φＸがブートストラップ動作によっ
て高レベルにされた時に行われる再書込み（アクティブ
リストア動作）によってその情報の回復が行われる。す
なわち、同じメモリセルに同じ情報の再書込みが行われ
る。
て変化するようなアドレス信号があつてもこれを受は付
けないので、ワード線選択動作によって破壊されかかっ
たメモリセルの記憶情報がワード線の切り換え動作によ
って放置されしまうことにより生じる情報の破壊が防止
できる。言い換えれば、上記ワード線の選択動作によっ
て記憶情報が破壊されかかったメモリセルは、ワード線
選択タイミング信号φＸがブートストラップ動作によっ
て高レベルにされた時に行われる再書込み（アクティブ
リストア動作）によってその情報の回復が行われる。す
なわち、同じメモリセルに同じ情報の再書込みが行われ
る。
この再書込み終了とともに、上記タイミング信号φはハ
イレベルに、タイミング信号φはロウレベルにされ、次
の動作サイクルでのアドレス信号の取込みに備えるもの
である。
イレベルに、タイミング信号φはロウレベルにされ、次
の動作サイクルでのアドレス信号の取込みに備えるもの
である。
なお、特に制限されないが、上記タイミング信号φは、
タイミング信号φＸの立ち上がりに同期して立ち下がり
、タイミング信号φＸがブートストラップ効果によって
高レベルにされることに同期して立ち下げられるように
形成される。
タイミング信号φＸの立ち上がりに同期して立ち下がり
、タイミング信号φＸがブートストラップ効果によって
高レベルにされることに同期して立ち下げられるように
形成される。
（１）エツジ検出パルスφｒ、φＣ等が形成されてワー
ド線の選択動作が開始された後は、外部アドレス信号の
受付を禁止するものであるので、大きなアドレススキュ
ーがあってもメモリセルの記憶情報が破壊されてしまう
ということを防止できるという効果が得られる。
ド線の選択動作が開始された後は、外部アドレス信号の
受付を禁止するものであるので、大きなアドレススキュ
ーがあってもメモリセルの記憶情報が破壊されてしまう
ということを防止できるという効果が得られる。
＋２）上記（１）により、外部アドレス信号を形成する
回路に、特別なアドレススキューに関する禁止機能を設
ける必要がないので、その取り扱いが簡便となるという
効果が得られる。
回路に、特別なアドレススキューに関する禁止機能を設
ける必要がないので、その取り扱いが簡便となるという
効果が得られる。
（３）アドレス信号を受けるＣＭＯＳインバータニパワ
ースイッチ手段を設けるという極めて簡単な回路により
、上記ゲート機能を付加させることができるという効果
が得られる。
ースイッチ手段を設けるという極めて簡単な回路により
、上記ゲート機能を付加させることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更回
部であることはいうまでもない。例えば、アドレスバッ
ファに設けられる上記ゲート機能は、フリップフロップ
回路、通常の論理回路又は伝送ゲートＭＯ３ＦＥＴによ
って実現するものであってよい。また、上記擬像スタテ
ィック型ＲＡＭを構成する周辺回路の具体的回路構成は
、種々の実施形感を採ることができるものである。なお
、自動リフレッシュ回路は、特に必要とされるものでは
ない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更回
部であることはいうまでもない。例えば、アドレスバッ
ファに設けられる上記ゲート機能は、フリップフロップ
回路、通常の論理回路又は伝送ゲートＭＯ３ＦＥＴによ
って実現するものであってよい。また、上記擬像スタテ
ィック型ＲＡＭを構成する周辺回路の具体的回路構成は
、種々の実施形感を採ることができるものである。なお
、自動リフレッシュ回路は、特に必要とされるものでは
ない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍについて説明したが、これに限定されるものではなく
、上記同様にその内部回路の動作タイミングがアドレス
信号の変化タイミングを検出することによって形成され
るＭＯ３記憶装置、例えばスタティック型ＲＡＭ等にも
同様に適用できる。このスタティック型ＲＡＭにあって
は、ワード線の二重選択動作によって、その記憶９ 情報が破壊される虞が生じるものであるので、上記同様
な効果が期待できるものである。
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍについて説明したが、これに限定されるものではなく
、上記同様にその内部回路の動作タイミングがアドレス
信号の変化タイミングを検出することによって形成され
るＭＯ３記憶装置、例えばスタティック型ＲＡＭ等にも
同様に適用できる。このスタティック型ＲＡＭにあって
は、ワード線の二重選択動作によって、その記憶９ 情報が破壊される虞が生じるものであるので、上記同様
な効果が期待できるものである。
第１図は、この発明の一実施例を示すのブロック図。
第２図は、そのアドレスバッファの一実施例を示す回路
図、 第３図は、第１図に示されたＲＡＭの動作波形図である
。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃｔ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−Ａｒ）Ｂ・・ロウア
ドレスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−Ａ
ＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウ
アドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコ
ーダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインア
ンプ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、ＴＧ・・
タイミング発生回路、ＲＥＦ・・自動リフレッシュ回路
、ＤＯＢ・・データ出力バッファ、ＤＩＢ・・データ入
カバソファ、ＭＰＸ・・マルチプレク０ す、Ｖｂｂ−Ｇ・・基板バイアス回路。 代理人弁理士 高橋 明夫 （″ ＼１ 、′ 第 １ 図 「−一−−−’−−−−−−−’１ １４開日Ｒ５９−２２３９９２（７） 第 ２ 図 第 ３ 図 Ｏ Ａ仁 Ａη ■ φｅノ ψｅ２ （ りｂ−（ゾＣ〕 φＺ″′−Ｘ
図、 第３図は、第１図に示されたＲＡＭの動作波形図である
。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃｔ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−Ａｒ）Ｂ・・ロウア
ドレスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−Ａ
ＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウ
アドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコ
ーダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインア
ンプ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、ＴＧ・・
タイミング発生回路、ＲＥＦ・・自動リフレッシュ回路
、ＤＯＢ・・データ出力バッファ、ＤＩＢ・・データ入
カバソファ、ＭＰＸ・・マルチプレク０ す、Ｖｂｂ−Ｇ・・基板バイアス回路。 代理人弁理士 高橋 明夫 （″ ＼１ 、′ 第 １ 図 「−一−−−’−−−−−−−’１ １４開日Ｒ５９−２２３９９２（７） 第 ２ 図 第 ３ 図 Ｏ Ａ仁 Ａη ■ φｅノ ψｅ２ （ りｂ−（ゾＣ〕 φＺ″′−Ｘ
Claims (1)
- 【特許請求の範囲】 １、アドレス信号の変化を検出して、内部回路の動作の
タイミング信号を形成するＭＯ３記憶装置において、そ
のアドレスバッファに対して、遅くともワード線選択動
作が行われる前からそのサイクルでの動作が終了する前
の間その アドレス信号の取込みを禁止するゲート機能
を設けたことを特徴とするＭＯ３記憶装置。 ２、情報記憶のためのメモリセルは、情報記憶用キャパ
シタと、アドレス選択用のＭＯＳ Ｆ ＥＴとにより構
成され、このメモリセルの書込み及び読み出しのための
周辺回路は、０Ｍ０３回路で構成されるものであること
を特徴とする特許請求の範囲第１項記載のＭＯ３記憶装
置。 ３、上記アドレスバッファ回路は、アドレス信号を受け
るＣＭＯＳインバータ回路と、タイミング信号を受けて
上記ＣＭＯＳインバータ回路に電源供給を行うパワース
イッチＭＯ３ＦＥＴとからなる入力回路と、この入力回
路の出力信号を保持するラッチ回路とからなるものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
のＭＯ３記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097824A JPH0762958B2 (ja) | 1983-06-03 | 1983-06-03 | Ｍｏｓ記憶装置 |
| KR1019840003095A KR850000125A (ko) | 1983-06-03 | 1984-06-02 | Mos 기억장치 |
| DE8484106362T DE3485038D1 (de) | 1983-06-03 | 1984-06-04 | Mos-speicher. |
| US06/617,098 US4581718A (en) | 1983-06-03 | 1984-06-04 | MOS memory |
| EP84106362A EP0128499B1 (en) | 1983-06-03 | 1984-06-04 | Mos memory |
| SG43293A SG43293G (en) | 1983-06-03 | 1993-04-13 | Mos memory |
| HK695/93A HK69593A (en) | 1983-06-03 | 1993-07-15 | Mos memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097824A JPH0762958B2 (ja) | 1983-06-03 | 1983-06-03 | Ｍｏｓ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223992A true JPS59223992A (ja) | 1984-12-15 |
| JPH0762958B2 JPH0762958B2 (ja) | 1995-07-05 |
Family
ID=14202473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097824A Expired - Lifetime JPH0762958B2 (ja) | 1983-06-03 | 1983-06-03 | Ｍｏｓ記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4581718A (ja) |
| EP (1) | EP0128499B1 (ja) |
| JP (1) | JPH0762958B2 (ja) |
| KR (1) | KR850000125A (ja) |
| DE (1) | DE3485038D1 (ja) |
| HK (1) | HK69593A (ja) |
| SG (1) | SG43293G (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229786A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS63155494A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 擬似スタテイツクメモリ装置 |
| KR100296367B1 (ko) * | 1997-06-25 | 2001-08-07 | 아끼구사 나오유끼 | 클록동기형입력회로및그것을이용한반도체기억장치 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211692A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 半導体記憶装置 |
| US4712194A (en) * | 1984-06-08 | 1987-12-08 | Matsushita Electric Industrial Co., Ltd. | Static random access memory |
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| KR950000341B1 (ko) * | 1984-11-26 | 1995-01-13 | 가부시기가이샤 히다찌세이사꾸쇼 | 메모리를 내장한 반도체 집적회로 장치 |
| US4747082A (en) * | 1984-11-28 | 1988-05-24 | Hitachi Ltd. | Semiconductor memory with automatic refresh means |
| US4701937A (en) * | 1985-05-13 | 1987-10-20 | Industrial Technology Research Institute Republic Of China | Signal storage and replay system |
| DE3683477D1 (de) * | 1985-07-12 | 1992-02-27 | Anamartic Ltd | Scheibenbereichsschaltungsintegrierter speicher. |
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| US4661931A (en) * | 1985-08-05 | 1987-04-28 | Motorola, Inc. | Asynchronous row and column control |
| US4701884A (en) * | 1985-08-16 | 1987-10-20 | Hitachi, Ltd. | Semiconductor memory for serial data access |
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| JPH0770214B2 (ja) * | 1986-11-14 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| KR880009375A (ko) * | 1987-01-17 | 1988-09-15 | 강진구 | 씨모오스 어드레스 버퍼 |
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JP2534757B2 (ja) * | 1988-07-06 | 1996-09-18 | 株式会社東芝 | リフレッシュ回路 |
| US5217917A (en) * | 1990-03-20 | 1993-06-08 | Hitachi, Ltd. | Semiconductor memory device with improved substrate arrangement to permit forming a plurality of different types of random access memory, and a testing method therefor |
| JPH05217367A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5268863A (en) * | 1992-07-06 | 1993-12-07 | Motorola, Inc. | Memory having a write enable controlled word line |
| JP2739802B2 (ja) * | 1992-12-01 | 1998-04-15 | 日本電気株式会社 | ダイナミックｒａｍ装置 |
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| KR100214462B1 (ko) * | 1995-11-27 | 1999-08-02 | 구본준 | 반도체메모리셀의 라이트 방법 |
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-
1983
- 1983-06-03 JP JP58097824A patent/JPH0762958B2/ja not_active Expired - Lifetime
-
1984
- 1984-06-02 KR KR1019840003095A patent/KR850000125A/ko not_active Application Discontinuation
- 1984-06-04 EP EP84106362A patent/EP0128499B1/en not_active Expired
- 1984-06-04 US US06/617,098 patent/US4581718A/en not_active Expired - Fee Related
- 1984-06-04 DE DE8484106362T patent/DE3485038D1/de not_active Expired - Lifetime
-
1993
- 1993-04-13 SG SG43293A patent/SG43293G/en unknown
- 1993-07-15 HK HK695/93A patent/HK69593A/xx not_active IP Right Cessation
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|---|---|
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| DE3485038D1 (de) | 1991-10-17 |
| SG43293G (en) | 1993-06-25 |
| JPH0762958B2 (ja) | 1995-07-05 |
| HK69593A (en) | 1993-07-23 |
| KR850000125A (ko) | 1985-02-25 |
| EP0128499A3 (en) | 1988-03-23 |
| EP0128499B1 (en) | 1991-09-11 |
| US4581718A (en) | 1986-04-08 |
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