JP2003216670A - コンピュータ読み取り可能な記録媒体および半導体集積回路装置 - Google Patents
コンピュータ読み取り可能な記録媒体および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 メモリＩＰにおけるインタフェースの仕様変
更を容易にし、かつメモリＩＰの再利用性を向上する。 【解決手段】 システムＬＳＩなどに搭載されるメモリ
モジュール１は、ベイシックアレイ２とインタフェース
３とからなる。ベイシックアレイ２は、直接周辺回路、
および記憶回路７から構成されている。ベイシックアレ
イ２は、レイアウトパターンデータ、ベイシックアレイ
２の動作を定義する論理シミュレーションモデル、レイ
アウトなどのＬＳＩパターン情報、ＭＯＳ素子の特性や
レイアウトルールなどのデバイス情報、各種信号タイミ
ングなどのインタフェース情報、および端子情報などの
デバイス仕様データからなるライブラリデータが、ＣＤ
−Ｒや磁気テープなどの記憶媒体に格納されてユーザに
配布される。
更を容易にし、かつメモリＩＰの再利用性を向上する。 【解決手段】 システムＬＳＩなどに搭載されるメモリ
モジュール１は、ベイシックアレイ２とインタフェース
３とからなる。ベイシックアレイ２は、直接周辺回路、
および記憶回路７から構成されている。ベイシックアレ
イ２は、レイアウトパターンデータ、ベイシックアレイ
２の動作を定義する論理シミュレーションモデル、レイ
アウトなどのＬＳＩパターン情報、ＭＯＳ素子の特性や
レイアウトルールなどのデバイス情報、各種信号タイミ
ングなどのインタフェース情報、および端子情報などの
デバイス仕様データからなるライブラリデータが、ＣＤ
−Ｒや磁気テープなどの記憶媒体に格納されてユーザに
配布される。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ読み
取り可能な記録媒体および半導体集積回路装置に関し、
特に、メモリＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏ
ｐｅｒｔｙ）の再利用化に適用して有効な技術に関する
ものである。
取り可能な記録媒体および半導体集積回路装置に関し、
特に、メモリＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏ
ｐｅｒｔｙ）の再利用化に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】様々なＩＰが組み合わされて構成される
半導体集積回路装置として、いわゆる、システムＬＳＩ
が広く知られている。
半導体集積回路装置として、いわゆる、システムＬＳＩ
が広く知られている。
【０００３】このシステムＬＳＩにおいては、メモリＩ
Ｐとして、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）などのクロック同期式メモリ
が搭載されている場合が多く、メモリインタフェースも
ユーザの利用形態に左右されないように簡易な仕様とな
っている。
Ｐとして、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）などのクロック同期式メモリ
が搭載されている場合が多く、メモリインタフェースも
ユーザの利用形態に左右されないように簡易な仕様とな
っている。
【０００４】なお、この種のＩＰを用いた半導体集積回
路装置の設計技術について詳しく述べてある例として
は、特開２００１−１４２９２３号公報があり、この文
献には、２つのＩＰコアのインタフェース回路を自動生
成する方法についてが記載されている。
路装置の設計技術について詳しく述べてある例として
は、特開２００１−１４２９２３号公報があり、この文
献には、２つのＩＰコアのインタフェース回路を自動生
成する方法についてが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なシステムＬＳＩに搭載されるメモリＩＰでは、次のよ
うな問題点があることが本発明者により見い出された。
なシステムＬＳＩに搭載されるメモリＩＰでは、次のよ
うな問題点があることが本発明者により見い出された。
【０００６】近年、システムＬＳＩにおいては、メモリ
ＩＰのカスタム化の要望が高まりつつある。たとえば、
ＣＰＵコアとの整合性の向上やセキュリティ性の向上な
どである。
ＩＰのカスタム化の要望が高まりつつある。たとえば、
ＣＰＵコアとの整合性の向上やセキュリティ性の向上な
どである。
【０００７】ＣＰＵコアとの整合性を高める場合には、
メモリＩＰのインタフェースを改良する必要があり、コ
ストアップなどを招いてしまうという問題がある。ま
た、セキュリティ性の向上するには、メモリアドレスの
エンコード、デコードなどでメモリデータを読みとれな
いようにデコード回路にスクランブルをかけるなどの対
策が必要であるが、このようなセキュリティに関する対
策は施されていないという問題がある。
メモリＩＰのインタフェースを改良する必要があり、コ
ストアップなどを招いてしまうという問題がある。ま
た、セキュリティ性の向上するには、メモリアドレスの
エンコード、デコードなどでメモリデータを読みとれな
いようにデコード回路にスクランブルをかけるなどの対
策が必要であるが、このようなセキュリティに関する対
策は施されていないという問題がある。
【０００８】本発明の目的は、メモリＩＰにおけるイン
タフェースの仕様変更を容易に行い、かつメモリＩＰの
再利用性を向上することのできるコンピュータ読み取り
可能な記録媒体および半導体集積回路装置を提供するこ
とにある。
タフェースの仕様変更を容易に行い、かつメモリＩＰの
再利用性を向上することのできるコンピュータ読み取り
可能な記録媒体および半導体集積回路装置を提供するこ
とにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。 １．本発明は、コンピュータ読み取り可能な記録媒体で
あって、半導体メモリを含むベイシックアレイのレイア
ウトパターンデータを有するハードＩＰと、該ベイシッ
クアレイのデバイス仕様データとを記憶したものであ
る。 ２．前記第１項において、デバイス仕様データは、ベイ
シックアレイの動作を定義する論理シミュレーションモ
デル、レイアウトパターン、デバイス情報、インタフェ
ース情報、および端子情報を含むものである。 ３．前記第１または第２項において、ベイシックアレイ
は、記憶回路と、直接周辺回路とを含み、該直接周辺回
路にはデコード信号が入力されるものである。 ４．前記第１〜第３のいずれか１項において、ベイシッ
クアレイは、クロック信号に非同期で動作し、かつイン
タフェースをモニタ信号により制御するモニタ制御部を
備えたものである。 ５．前記４項において、モニタ制御部が出力するモニタ
信号は、直接周辺回路に設けられた読み書き回路が読み
出し動作の際に出力する第１のモニタ信号と、直接周辺
回路に設けられたワード選択回路が、読み出し動作の際
に出力する第２のモニタ信号とよりなるものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。 １．本発明は、コンピュータ読み取り可能な記録媒体で
あって、半導体メモリを含むベイシックアレイのレイア
ウトパターンデータを有するハードＩＰと、該ベイシッ
クアレイのデバイス仕様データとを記憶したものであ
る。 ２．前記第１項において、デバイス仕様データは、ベイ
シックアレイの動作を定義する論理シミュレーションモ
デル、レイアウトパターン、デバイス情報、インタフェ
ース情報、および端子情報を含むものである。 ３．前記第１または第２項において、ベイシックアレイ
は、記憶回路と、直接周辺回路とを含み、該直接周辺回
路にはデコード信号が入力されるものである。 ４．前記第１〜第３のいずれか１項において、ベイシッ
クアレイは、クロック信号に非同期で動作し、かつイン
タフェースをモニタ信号により制御するモニタ制御部を
備えたものである。 ５．前記４項において、モニタ制御部が出力するモニタ
信号は、直接周辺回路に設けられた読み書き回路が読み
出し動作の際に出力する第１のモニタ信号と、直接周辺
回路に設けられたワード選択回路が、読み出し動作の際
に出力する第２のモニタ信号とよりなるものである。
【００１１】また、本願のその他の発明の概要を簡単に
示す。 ６．本発明の半導体集積回路装置は、記憶回路と、該記
憶回路の直接周辺回路とを有し、ハードＩＰから構成さ
れた２以上のベイシックアレイと、それらベイシックア
レイのインタフェースとして設けられたプリミティブと
を備えたものである。 ７．前記第６項において、ベイシックアレイには、プリ
ミティブから出力されるデコード信号が入力されるもの
である。 ８．前記第６項または第７項において、ベイシックアレ
イは、クロック信号に非同期で動作し、かつベイシック
アレイは、プリミティブをモニタ信号により制御するモ
ニタ制御部を備えたものである。 ９．前記第８項において、モニタ制御部が出力するモニ
タ信号は、直接周辺回路に設けられた読み書き回路が読
み出し動作の際に出力する第１のモニタ信号と、該直接
周辺回路に設けられたワード選択回路が、読み出し動作
の際に出力する第２のモニタ信号とよりなるものであ
る。
示す。 ６．本発明の半導体集積回路装置は、記憶回路と、該記
憶回路の直接周辺回路とを有し、ハードＩＰから構成さ
れた２以上のベイシックアレイと、それらベイシックア
レイのインタフェースとして設けられたプリミティブと
を備えたものである。 ７．前記第６項において、ベイシックアレイには、プリ
ミティブから出力されるデコード信号が入力されるもの
である。 ８．前記第６項または第７項において、ベイシックアレ
イは、クロック信号に非同期で動作し、かつベイシック
アレイは、プリミティブをモニタ信号により制御するモ
ニタ制御部を備えたものである。 ９．前記第８項において、モニタ制御部が出力するモニ
タ信号は、直接周辺回路に設けられた読み書き回路が読
み出し動作の際に出力する第１のモニタ信号と、該直接
周辺回路に設けられたワード選択回路が、読み出し動作
の際に出力する第２のモニタ信号とよりなるものであ
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】図１は、本発明の一実施の形態によるメモ
リモジュールのブロック図、図２は、本発明の一実施の
形態によるベイシックアレイをＣＰＵコアに接続した際
のブロック図、図３は、図２のベイシックアレイにソフ
トマクロジュールで構成したインタフェースを用いた場
合の説明図、図４は、図３のベイシックアレイとインタ
フェースとの詳細な接続構成を示す説明図、図５は、図
４のベイシックアレイが、モニタ信号によってラッチ回
路を制御する際の各部信号のタイミングチャート、図６
は、図４のインタフェースのデコード回路を設計変更
し、セキュリティを向上させた場合の一例を示す説明
図、図７は、図６のアドレス割り付けの仕様を変更する
メモリモジュールの一例を示すブロック図、図８は、図
４のベイシックアレイを異なるシステムＬＳＩに搭載す
る際の再利用性条件の説明図、図９は、図８の再利用性
条件によりベイシックアレイを再利用した異なるシステ
ムＬＳＩの説明図、図１０は、図４のベイシックアレイ
２におけるライブラリデータのリリース形態におけるフ
ローチャート、図１１は、ライブラリとして提供される
ベイシックアレイ、およびそのベイシックアレイを用い
て構成されるＣＲＡＭの説明図、図１２は、ベイシック
アレイ２のライブラリデータにおける論理シミュレーシ
ョンモデルのモニタ信号端子の定義例を示す説明図、図
１３は、ベイシックアレイ２のライブラリデータにおけ
る論理シミュレーションモデルのモニタ信号の記述例を
示す説明図、図１４は、図１２、および図１３の論理シ
ミュレーションモデルによるベイシックアレイを用いた
メモリモジュールの結線例を示す説明図、図１５は、図
１４の結線されたメモリモジュールにおける信号波形を
示すタイミングチャートである。
リモジュールのブロック図、図２は、本発明の一実施の
形態によるベイシックアレイをＣＰＵコアに接続した際
のブロック図、図３は、図２のベイシックアレイにソフ
トマクロジュールで構成したインタフェースを用いた場
合の説明図、図４は、図３のベイシックアレイとインタ
フェースとの詳細な接続構成を示す説明図、図５は、図
４のベイシックアレイが、モニタ信号によってラッチ回
路を制御する際の各部信号のタイミングチャート、図６
は、図４のインタフェースのデコード回路を設計変更
し、セキュリティを向上させた場合の一例を示す説明
図、図７は、図６のアドレス割り付けの仕様を変更する
メモリモジュールの一例を示すブロック図、図８は、図
４のベイシックアレイを異なるシステムＬＳＩに搭載す
る際の再利用性条件の説明図、図９は、図８の再利用性
条件によりベイシックアレイを再利用した異なるシステ
ムＬＳＩの説明図、図１０は、図４のベイシックアレイ
２におけるライブラリデータのリリース形態におけるフ
ローチャート、図１１は、ライブラリとして提供される
ベイシックアレイ、およびそのベイシックアレイを用い
て構成されるＣＲＡＭの説明図、図１２は、ベイシック
アレイ２のライブラリデータにおける論理シミュレーシ
ョンモデルのモニタ信号端子の定義例を示す説明図、図
１３は、ベイシックアレイ２のライブラリデータにおけ
る論理シミュレーションモデルのモニタ信号の記述例を
示す説明図、図１４は、図１２、および図１３の論理シ
ミュレーションモデルによるベイシックアレイを用いた
メモリモジュールの結線例を示す説明図、図１５は、図
１４の結線されたメモリモジュールにおける信号波形を
示すタイミングチャートである。
【００１４】本実施の形態において、メモリモジュール
１は、たとえば、システムＬＳＩなどに搭載されるＳＲ
ＡＭモジュールである。メモリモジュール１は、図１に
示すように、ベイシックアレイ２とインタフェース３と
から構成されている。
１は、たとえば、システムＬＳＩなどに搭載されるＳＲ
ＡＭモジュールである。メモリモジュール１は、図１に
示すように、ベイシックアレイ２とインタフェース３と
から構成されている。
【００１５】また、ベイシックアレイ２は、読み書き回
路４、ワード選択回路５、制御回路（モニタ制御部）６
からなる直接周辺回路、および記憶回路７から構成され
ている。
路４、ワード選択回路５、制御回路（モニタ制御部）６
からなる直接周辺回路、および記憶回路７から構成され
ている。
【００１６】読み書き回路４は、少なくとも読み出し機
能を有し、メモリセルのセル読み出し信号を増幅するセ
ンスアンプ、カラム（列）方向のビット線を選択して選
択パルス電圧を与えるカラムデコーダなどから構成され
ている。
能を有し、メモリセルのセル読み出し信号を増幅するセ
ンスアンプ、カラム（列）方向のビット線を選択して選
択パルス電圧を与えるカラムデコーダなどから構成され
ている。
【００１７】ワード選択回路５は、記憶回路におけるロ
ウ（行）方向のワード線を選択し、選択したワード線に
選択パルス電圧を与えるロウデコーダなどからなる。制
御回路６は、コマンド信号を受けて読み書き回路４やワ
ード選択回路５などの制御を司る。記憶回路７は、記憶
の最小単位であるメモリセルが規則正しくアレイ状に並
べられたメモリマットからなる。
ウ（行）方向のワード線を選択し、選択したワード線に
選択パルス電圧を与えるロウデコーダなどからなる。制
御回路６は、コマンド信号を受けて読み書き回路４やワ
ード選択回路５などの制御を司る。記憶回路７は、記憶
の最小単位であるメモリセルが規則正しくアレイ状に並
べられたメモリマットからなる。
【００１８】さらに、インタフェース３は、ラッチ回路
８、ならびにデコード回路９から構成されている。ラッ
チ回路８には、データ、クロック信号、およびアドレス
信号、ライトイネーブル信号、アウトプットイネーブル
信号、チップセレクト信号などのコマンドなどが入力さ
れる。
８、ならびにデコード回路９から構成されている。ラッ
チ回路８には、データ、クロック信号、およびアドレス
信号、ライトイネーブル信号、アウトプットイネーブル
信号、チップセレクト信号などのコマンドなどが入力さ
れる。
【００１９】デコード回路９は、ラッチ回路８を介して
入力されたアドレス信号をデコードし、その結果をデコ
ード信号としてワード選択回路５に出力する。
入力されたアドレス信号をデコードし、その結果をデコ
ード信号としてワード選択回路５に出力する。
【００２０】このような構成のメモリモジュール１にお
いて、ベイシックアレイ２はハードＩＰであり、インタ
フェース３はユーザが設計した論理回路からなるユーザ
回路となる。
いて、ベイシックアレイ２はハードＩＰであり、インタ
フェース３はユーザが設計した論理回路からなるユーザ
回路となる。
【００２１】また、図２に、ベイシックアレイ２をＣＰ
Ｕコア（制御手段）１０に接続した際のシステム構成を
示す。
Ｕコア（制御手段）１０に接続した際のシステム構成を
示す。
【００２２】ベイシックアレイ２は、インタフェース３
を介してＣＰＵコア１０に接続されている。インタフェ
ース３は、半導体デバイスの設計のために使われるプロ
グラミング言語であるＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅ
ｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）記述などによ
る設計論理（以下、ソフトマクロジュールという）によ
り構成されており、ＣＰＵコア１０は、ハードウェアの
モジュール、すなわちハードマクロモジュールから構成
されている。
を介してＣＰＵコア１０に接続されている。インタフェ
ース３は、半導体デバイスの設計のために使われるプロ
グラミング言語であるＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅ
ｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）記述などによ
る設計論理（以下、ソフトマクロジュールという）によ
り構成されており、ＣＰＵコア１０は、ハードウェアの
モジュール、すなわちハードマクロモジュールから構成
されている。
【００２３】ＣＰＵコア１０からは、データと、アドレ
ス信号、ライトイネーブル信号、アウトプットイネーブ
ル信号、およびチップセレクト信号などのコマンドとが
クロック信号に同期してインタフェース３にそれぞれ入
出力される。
ス信号、ライトイネーブル信号、アウトプットイネーブ
ル信号、およびチップセレクト信号などのコマンドとが
クロック信号に同期してインタフェース３にそれぞれ入
出力される。
【００２４】そして、インタフェース３からは、デー
タ、コマンド、およびアドレス信号をデコードしたデコ
ード信号が、クロック非同期でベイシックアレイ２にそ
れぞれ入出力されている。
タ、コマンド、およびアドレス信号をデコードしたデコ
ード信号が、クロック非同期でベイシックアレイ２にそ
れぞれ入出力されている。
【００２５】よって、インタフェース３をソフトマクロ
ジュールで構成したユーザ回路とすることにより、ベイ
シックアレイ２や、ＣＰＵコア１０などのインタフェー
スの違いによる回路変更などを不要とすることができ
る。
ジュールで構成したユーザ回路とすることにより、ベイ
シックアレイ２や、ＣＰＵコア１０などのインタフェー
スの違いによる回路変更などを不要とすることができ
る。
【００２６】このソフトマクロジュールで構成したイン
タフェース３を用いる場合には、図３に示すように、ベ
イシックアレイ２から出力されるモニタ信号を利用して
該インタフェース３を制御するようにもできる。
タフェース３を用いる場合には、図３に示すように、ベ
イシックアレイ２から出力されるモニタ信号を利用して
該インタフェース３を制御するようにもできる。
【００２７】この場合のベイシックアレイ２とインタフ
ェース３との詳細な接続構成を図４に示す。図示したよ
うに、制御回路６からは、モニタ信号Ｍ１，Ｍ２がイン
タフェース３のラッチ回路８にそれぞれ出力される。ラ
ッチ回路８は、これらモニタ信号Ｍ１，Ｍ２に基づいて
データのラッチを行う。
ェース３との詳細な接続構成を図４に示す。図示したよ
うに、制御回路６からは、モニタ信号Ｍ１，Ｍ２がイン
タフェース３のラッチ回路８にそれぞれ出力される。ラ
ッチ回路８は、これらモニタ信号Ｍ１，Ｍ２に基づいて
データのラッチを行う。
【００２８】モニタ信号（第１のモニタ信号）Ｍ１は、
制御回路６から出力される読み書き回路４に設けられた
センスアンプの制御信号であり、モニタ信号（第２のモ
ニタ信号）Ｍ２は、同じく制御回路６から出力されるワ
ード選択回路５の制御信号である。
制御回路６から出力される読み書き回路４に設けられた
センスアンプの制御信号であり、モニタ信号（第２のモ
ニタ信号）Ｍ２は、同じく制御回路６から出力されるワ
ード選択回路５の制御信号である。
【００２９】モニタ信号Ｍ１，Ｍ２によってラッチ回路
８を制御する際の各部信号のタイミングチャートを図５
に示す。図５においては、上方から下方にかけて、イン
タフェース３から出力されるコマンド、データ、制御回
路６から出力されるモニタ信号Ｍ１，Ｍ２、ラッチ回路
８に入力されるデータ、および該ラッチ回路８から出力
されるデータの信号タイミングについてそれぞれ示して
いる。
８を制御する際の各部信号のタイミングチャートを図５
に示す。図５においては、上方から下方にかけて、イン
タフェース３から出力されるコマンド、データ、制御回
路６から出力されるモニタ信号Ｍ１，Ｍ２、ラッチ回路
８に入力されるデータ、および該ラッチ回路８から出力
されるデータの信号タイミングについてそれぞれ示して
いる。
【００３０】まず、制御回路６にライトコマンドが入力
されるとともに、読み書き回路４にはデータが入力され
る。制御回路６はライトコマンドを受けて、センスアン
プに対して書き込み動作を行う制御信号を出力する。こ
の制御信号は、モニタ信号Ｍ２としてラッチ回路８に出
力される。
されるとともに、読み書き回路４にはデータが入力され
る。制御回路６はライトコマンドを受けて、センスアン
プに対して書き込み動作を行う制御信号を出力する。こ
の制御信号は、モニタ信号Ｍ２としてラッチ回路８に出
力される。
【００３１】また、制御回路６は、ワード選択回路５に
書き込み動作を行う制御信号を出力する。この制御信号
は、モニタ信号Ｍ１としてラッチ回路８に出力される。
そして、ラッチ回路８は、入力されたモニタ信号Ｍ１，
Ｍ２から書き込み動作であることを判断し、入力された
データをラッチする。
書き込み動作を行う制御信号を出力する。この制御信号
は、モニタ信号Ｍ１としてラッチ回路８に出力される。
そして、ラッチ回路８は、入力されたモニタ信号Ｍ１，
Ｍ２から書き込み動作であることを判断し、入力された
データをラッチする。
【００３２】一方、読み出し動作の場合、制御回路６に
リードコマンドが入力される。制御回路６はリードコマ
ンドを受けて、センスアンプに対して読み出し動作を行
う制御信号を出力するとともに、ワード選択回路５に読
み出し動作を行う制御信号を出力する。これら制御信号
は、モニタ信号Ｍ１，Ｍ２としてラッチ回路８に出力さ
れる。
リードコマンドが入力される。制御回路６はリードコマ
ンドを受けて、センスアンプに対して読み出し動作を行
う制御信号を出力するとともに、ワード選択回路５に読
み出し動作を行う制御信号を出力する。これら制御信号
は、モニタ信号Ｍ１，Ｍ２としてラッチ回路８に出力さ
れる。
【００３３】ラッチ回路８は、入力されたモニタ信号Ｍ
１，Ｍ２から読み出し動作であることを判断し、読み書
き回路４を介して記憶回路７から読み出したデータを出
力する。
１，Ｍ２から読み出し動作であることを判断し、読み書
き回路４を介して記憶回路７から読み出したデータを出
力する。
【００３４】このように、モニタ信号Ｍ１，Ｍ２を用い
てインタフェース３を制御する場合には、１つのインタ
フェース３に、２つ以上（複数個）のベイシックアレイ
２を接続した際に動作中のベイシックアレイ２を特定す
ることができるので、特に有効な接続構成である。
てインタフェース３を制御する場合には、１つのインタ
フェース３に、２つ以上（複数個）のベイシックアレイ
２を接続した際に動作中のベイシックアレイ２を特定す
ることができるので、特に有効な接続構成である。
【００３５】また、ソフトマクロジュールのインタフェ
ース３では、デコード回路９を容易に設計変更すること
ができるので、データのセキュリティを容易に向上する
ことができる。
ース３では、デコード回路９を容易に設計変更すること
ができるので、データのセキュリティを容易に向上する
ことができる。
【００３６】たとえば、図６の上方には、デコード回路
８の設計変更を行わない場合のアドレス割り付けの仕様
を示しており、図６の下方には、該デコード回路９の設
計変更を行い、デコード信号を変更することによってワ
ード選択信号を変更してアドレス割り付けの仕様を変更
し、セキュリティを向上させた場合の一例を示してい
る。
８の設計変更を行わない場合のアドレス割り付けの仕様
を示しており、図６の下方には、該デコード回路９の設
計変更を行い、デコード信号を変更することによってワ
ード選択信号を変更してアドレス割り付けの仕様を変更
し、セキュリティを向上させた場合の一例を示してい
る。
【００３７】この図６の下方に示したアドレス割り付け
の仕様を変更するメモリモジュール１の一例を図７に示
す。図示したように、ソフトマクロジュールにより構成
したインタフェース３にスクランブル論理を追加するこ
とによって、容易にセキュリティ機能を備えることがで
きる。
の仕様を変更するメモリモジュール１の一例を図７に示
す。図示したように、ソフトマクロジュールにより構成
したインタフェース３にスクランブル論理を追加するこ
とによって、容易にセキュリティ機能を備えることがで
きる。
【００３８】たとえば、ＩＣカードなどに図７の構成の
メモリモジュール１を用いることにより、高いセキュリ
ティを実現することができ、該ＩＣカードなどの電子シ
ステムの信頼性を向上することができる。
メモリモジュール１を用いることにより、高いセキュリ
ティを実現することができ、該ＩＣカードなどの電子シ
ステムの信頼性を向上することができる。
【００３９】さらに、異なるシステムＬＳＩにベイシッ
クアレイ２を搭載する場合、いわゆるベイシックアレイ
２の再利用における再利用性条件について説明する。
クアレイ２を搭載する場合、いわゆるベイシックアレイ
２の再利用における再利用性条件について説明する。
【００４０】ベイシックアレイ２を再利用するには、図
８に示すように、該ベイシックアレイ２が提供するライ
ブラリデータＬＤを入手し、システムＬＳＩの回路設計
や製造環境などを共有することが必要である。
８に示すように、該ベイシックアレイ２が提供するライ
ブラリデータＬＤを入手し、システムＬＳＩの回路設計
や製造環境などを共有することが必要である。
【００４１】ライブラリデータＬＤとしては、ベイシッ
クアレイのレイアウトパターンデータ、ならびにデバイ
ス仕様データなどである。デバイス仕様データは、たと
えば、ベイシックアレイ２の動作を定義する論理シミュ
レーションモデル、レイアウトなどのＬＳＩパターン情
報、ＭＯＳ素子の特性やレイアウトルールなどのデバイ
ス情報、各種信号タイミングなどのインタフェース情
報、および端子情報などである。
クアレイのレイアウトパターンデータ、ならびにデバイ
ス仕様データなどである。デバイス仕様データは、たと
えば、ベイシックアレイ２の動作を定義する論理シミュ
レーションモデル、レイアウトなどのＬＳＩパターン情
報、ＭＯＳ素子の特性やレイアウトルールなどのデバイ
ス情報、各種信号タイミングなどのインタフェース情
報、および端子情報などである。
【００４２】このライブラリデータＬＤは、ワークステ
ーションやパーソナルコンピュータなどの端末などを用
いて、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅｃｏ
ｒｄａｂｌｅ）や磁気テープなどの記憶媒体に格納さ
れ、ユーザに配布される。
ーションやパーソナルコンピュータなどの端末などを用
いて、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅｃｏ
ｒｄａｂｌｅ）や磁気テープなどの記憶媒体に格納さ
れ、ユーザに配布される。
【００４３】そして、ユーザ側は、提供されたライブラ
リデータＬＤに則したシステムＬＳＩを製造することに
より、図９に示すように、異なるシステムＬＳＩであっ
てもベイシックアレイ２を再利用することが可能とな
る。
リデータＬＤに則したシステムＬＳＩを製造することに
より、図９に示すように、異なるシステムＬＳＩであっ
てもベイシックアレイ２を再利用することが可能とな
る。
【００４４】ここで、ベイシックアレイ２におけるライ
ブラリデータＬＤのリリース形態について、図１０のフ
ローチャートを用いて説明する。
ブラリデータＬＤのリリース形態について、図１０のフ
ローチャートを用いて説明する。
【００４５】ベイシックアレイ２などのＩＰ開発には、
図１０の上方に示すように、セットメーカなどのユー
ザ、デバイス開発製造などを行うシリコンファウンダ
リ、いわゆるファブ、およびライブラリ開発会社（以
下、ＥＤＡ：ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎ Ａｕ
ｔｏｍａｔｉｏｎという）などが関係する。
図１０の上方に示すように、セットメーカなどのユー
ザ、デバイス開発製造などを行うシリコンファウンダ
リ、いわゆるファブ、およびライブラリ開発会社（以
下、ＥＤＡ：ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎ Ａｕ
ｔｏｍａｔｉｏｎという）などが関係する。
【００４６】まず、ユーザからＳＲＡＭなどのニーズが
あると、そのニーズに基づいて、ファブがメモリＩＰを
構想する。このメモリＩＰの構想とファブが製造する際
のデバイスの仕様（レイアウトパターンルール、デバイ
ス情報など）とをＥＤＡに提供する。そして、ＥＤＡ
は、提供された情報からＤＡツールを開発する。ファブ
は、そのＤＡツールを用いてメモリ開発を行い、メモリ
ライブラリを生成する。
あると、そのニーズに基づいて、ファブがメモリＩＰを
構想する。このメモリＩＰの構想とファブが製造する際
のデバイスの仕様（レイアウトパターンルール、デバイ
ス情報など）とをＥＤＡに提供する。そして、ＥＤＡ
は、提供された情報からＤＡツールを開発する。ファブ
は、そのＤＡツールを用いてメモリ開発を行い、メモリ
ライブラリを生成する。
【００４７】次に、開発されたＩＰを活用する場合につ
いて説明する。
いて説明する。
【００４８】ここでは、図１０の下方に示すように、ユ
ーザとファブとが関係し、ＥＤＡとのやり取りはない。
ーザとファブとが関係し、ＥＤＡとのやり取りはない。
【００４９】まず、ユーザが、半導体チップの構想を行
う。ファブは、様々なメモリライブラリの中からユーザ
の構想に見合ったメモリライブラリを選択し、ユーザに
提供する。
う。ファブは、様々なメモリライブラリの中からユーザ
の構想に見合ったメモリライブラリを選択し、ユーザに
提供する。
【００５０】ユーザは、メモリライブラリを提供される
と、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅ
ｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）記述やＲＴＬ
（Ｒｅｇｉｓｔｏｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）
記述などによって論理設計を行い、その後、論理シミュ
レーションなどにより論理検証を行う。
と、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅ
ｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）記述やＲＴＬ
（Ｒｅｇｉｓｔｏｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）
記述などによって論理設計を行い、その後、論理シミュ
レーションなどにより論理検証を行う。
【００５１】論理検証が終了すると、ファブは、ユーザ
の論理設計に基づいて、半導体チップ内の配置配線を行
い、マスクを製造する。そして、そのマスクを用いて、
半導体チップを製造し、ユーザに提供する。ユーザは、
提供された半導体チップをセットに組み込む。
の論理設計に基づいて、半導体チップ内の配置配線を行
い、マスクを製造する。そして、そのマスクを用いて、
半導体チップを製造し、ユーザに提供する。ユーザは、
提供された半導体チップをセットに組み込む。
【００５２】さらに、メモリライブラリとして提供され
るベイシックアレイ２、および該ベイシックアレイ２を
用いて構成されるＣ（コンパイルド）ＲＡＭ（半導体集
積回路装置）１２について、図１１を用いて説明する。
るベイシックアレイ２、および該ベイシックアレイ２を
用いて構成されるＣ（コンパイルド）ＲＡＭ（半導体集
積回路装置）１２について、図１１を用いて説明する。
【００５３】まず、レイアウトパターンとしては、図１
１の左側に示すように、ベイシックアレイ２のメモリ容
量が予め設定された数種類に固定されている。論理シミ
ュレーションモデルにおいては、デコード信号、イネー
ブル信号、ならびにモニタ信号などである。
１の左側に示すように、ベイシックアレイ２のメモリ容
量が予め設定された数種類に固定されている。論理シミ
ュレーションモデルにおいては、デコード信号、イネー
ブル信号、ならびにモニタ信号などである。
【００５４】また、ＣＲＡＭ１２におけるレイアウトパ
ターンとしては、図１１の左側に示すように、２つ以上
のベイシックアレイ２とプリミティブ１３との組み合わ
せとなっている。プリミティブ１３は、ベイシックアレ
イ２に設けられていない間接周辺回路やインタフェース
などから構成されている。ＣＲＡＭ１２の論理シミュレ
ーションモデルにおいては、通常用いられる同期式ＳＲ
ＡＭなどのインタフェースと同等となっている。
ターンとしては、図１１の左側に示すように、２つ以上
のベイシックアレイ２とプリミティブ１３との組み合わ
せとなっている。プリミティブ１３は、ベイシックアレ
イ２に設けられていない間接周辺回路やインタフェース
などから構成されている。ＣＲＡＭ１２の論理シミュレ
ーションモデルにおいては、通常用いられる同期式ＳＲ
ＡＭなどのインタフェースと同等となっている。
【００５５】図１２は、ライブラリデータＬＤにおける
論理シミュレーションモデルのモニタ信号端子の定義例
を示したものである。また、図１３は、モニタ信号Ｍ１
の記述例を示している。
論理シミュレーションモデルのモニタ信号端子の定義例
を示したものである。また、図１３は、モニタ信号Ｍ１
の記述例を示している。
【００５６】これら図１２、図１３においては、２つの
ベイシックアレイ２1 ，２2 を用いた場合の記述例であ
り、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅ
ｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）などの規格に
従っていずれも記述されている。
ベイシックアレイ２1 ，２2 を用いた場合の記述例であ
り、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅ
ｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）などの規格に
従っていずれも記述されている。
【００５７】また、図１２、図１３の論理シミュレーシ
ョンモデルによるベイシックアレイ２1 ，２2 を用いた
メモリモジュールの結線例を図１４に示す。
ョンモデルによるベイシックアレイ２1 ，２2 を用いた
メモリモジュールの結線例を図１４に示す。
【００５８】ベイシックアレイ２1 ，２2 は、ソフトマ
クロジュールにより構成されたインタフェース３にそれ
ぞれ接続されている。インタフェース３には、デコード
回路、ラッチ回路８、および選択制御回路１１が設けら
れている。
クロジュールにより構成されたインタフェース３にそれ
ぞれ接続されている。インタフェース３には、デコード
回路、ラッチ回路８、および選択制御回路１１が設けら
れている。
【００５９】選択制御回路１１は、入力されるコマンド
ｃｋに基づいて、アクティブにするベイシックアレイ２
1 ，２2 をいずれか選択する。ベイシックアレイ２1 を
選択する際には制御信号ｅ０をベイシックアレイ２1 に
対して出力し、ベイシックアレイ２2 を選択する際には
制御信号ｅ１を該ベイシックアレイ２2 に対して出力す
る。
ｃｋに基づいて、アクティブにするベイシックアレイ２
1 ，２2 をいずれか選択する。ベイシックアレイ２1 を
選択する際には制御信号ｅ０をベイシックアレイ２1 に
対して出力し、ベイシックアレイ２2 を選択する際には
制御信号ｅ１を該ベイシックアレイ２2 に対して出力す
る。
【００６０】ベイシックアレイ２1 ，２2 から出力され
たモニタ信号Ｍ１は、ラッチ回路８に入力されるように
接続されている。また、図１４においては省略されてい
るが、ベイシックアレイ２1 ，２2 から出力されたモニ
タ信号Ｍ２もラッチ回路８に入力されるように接続され
ている。
たモニタ信号Ｍ１は、ラッチ回路８に入力されるように
接続されている。また、図１４においては省略されてい
るが、ベイシックアレイ２1 ，２2 から出力されたモニ
タ信号Ｍ２もラッチ回路８に入力されるように接続され
ている。
【００６１】このように結線されたメモリモジュールに
おける信号波形を図１５に示す。図１５においては、上
方から下方にかけて、選択制御回路１１に入力されるチ
ップ選択用のコマンドｃｋ、ラッチ回路７から出力され
るデータｑ、ラッチ回路８に入力されるモニタ信号Ｍ
１、ベイシックアレイ２1 に入力される制御信号ｅ０、
ベイシックアレイ２1 から出力されるモニタ信号Ｍ１、
ベイシックアレイ２１から出力されるデータｂａｑ０、
ベイシックアレイ２2 に入力される制御信号ｅ１、ベイ
シックアレイ２2 から出力されるモニタ信号Ｍ１、なら
びにベイシックアレイ２2 から出力されるデータｂａｑ
１における各信号タイミングを示している。
おける信号波形を図１５に示す。図１５においては、上
方から下方にかけて、選択制御回路１１に入力されるチ
ップ選択用のコマンドｃｋ、ラッチ回路７から出力され
るデータｑ、ラッチ回路８に入力されるモニタ信号Ｍ
１、ベイシックアレイ２1 に入力される制御信号ｅ０、
ベイシックアレイ２1 から出力されるモニタ信号Ｍ１、
ベイシックアレイ２１から出力されるデータｂａｑ０、
ベイシックアレイ２2 に入力される制御信号ｅ１、ベイ
シックアレイ２2 から出力されるモニタ信号Ｍ１、なら
びにベイシックアレイ２2 から出力されるデータｂａｑ
１における各信号タイミングを示している。
【００６２】インタフェース３の選択制御回路１１にコ
マンドｃｋが入力されると、該選択制御回路１１は、コ
マンドｃｋに基づいて制御信号ｅ０（ベイシックアレイ
２1が選択された場合）を出力する。
マンドｃｋが入力されると、該選択制御回路１１は、コ
マンドｃｋに基づいて制御信号ｅ０（ベイシックアレイ
２1が選択された場合）を出力する。
【００６３】ベイシックアレイ２1 は、制御信号ｅ０を
受けてアクティブとなり、該ベーシックアレイ２1 から
読み出したデータｂａｑ０をラッチ回路８に出力する。
またベーシックアレイ２1 は、モニタ信号Ｍ１をラッチ
回路８に対して出力する。ラッチ回路８は、モニタ信号
Ｍ１を受けてラッチしたデータｂａｑ０を出力する。
受けてアクティブとなり、該ベーシックアレイ２1 から
読み出したデータｂａｑ０をラッチ回路８に出力する。
またベーシックアレイ２1 は、モニタ信号Ｍ１をラッチ
回路８に対して出力する。ラッチ回路８は、モニタ信号
Ｍ１を受けてラッチしたデータｂａｑ０を出力する。
【００６４】それにより、本実施の形態によれば、ベイ
シックアレイ２とＣＰＵコア１０とのインタフェース３
をソフトマクロジュールにより構成するので、該インタ
フェース３の設計変更を容易に行うことができるので、
拡張性が高く、かつ整合性の高いメモリモジュール１を
低コストで構築することができる。
シックアレイ２とＣＰＵコア１０とのインタフェース３
をソフトマクロジュールにより構成するので、該インタ
フェース３の設計変更を容易に行うことができるので、
拡張性が高く、かつ整合性の高いメモリモジュール１を
低コストで構築することができる。
【００６５】また、ベイシックアレイ２のレイアウトパ
ターンデータとデバイス仕様データとをライブラリデー
タＬＤとして提供するので、該ライブラリデータＬＤが
共通しているシステムＬＳＩであれば、異なるシステム
ＬＳＩにもベイシックアレイ２を搭載することができる
ので、再利用ベイシックアレイ２の再利用性を高くする
ことができ、低コストでシステムＬＳＩなどを構成する
ことができる。
ターンデータとデバイス仕様データとをライブラリデー
タＬＤとして提供するので、該ライブラリデータＬＤが
共通しているシステムＬＳＩであれば、異なるシステム
ＬＳＩにもベイシックアレイ２を搭載することができる
ので、再利用ベイシックアレイ２の再利用性を高くする
ことができ、低コストでシステムＬＳＩなどを構成する
ことができる。
【００６６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６８】（１）ベイシックアレイのレイアウトパタ
ーンデータとデバイス仕様データとをライブラリデータ
として提供するので、異なる半導体集積回路装置であっ
ても容易にベイシックアレイ２を搭載することができる
ので、該ベイシックアレイの再利用性を向上することが
できる。
ーンデータとデバイス仕様データとをライブラリデータ
として提供するので、異なる半導体集積回路装置であっ
ても容易にベイシックアレイ２を搭載することができる
ので、該ベイシックアレイの再利用性を向上することが
できる。
【００６９】（２）また、ベイシックアレイのインタフ
ェースをソフトマクロジュールにより構成することがで
きるので、該インタフェースの設計変更が容易になり、
拡張性が高く、かつ整合性の高いメモリモジュールを低
コストで構築することができる。
ェースをソフトマクロジュールにより構成することがで
きるので、該インタフェースの設計変更が容易になり、
拡張性が高く、かつ整合性の高いメモリモジュールを低
コストで構築することができる。
【００７０】（３）上記（１）、（２）により、低コス
トで、かつ信頼性が高い、半導体集積回路装置を構成す
ることができる。
トで、かつ信頼性が高い、半導体集積回路装置を構成す
ることができる。
【図１】本発明の一実施の形態によるメモリモジュール
のブロック図である。
のブロック図である。
【図２】本発明の一実施の形態によるベイシックアレイ
をＣＰＵコアに接続した際のブロック図である。
をＣＰＵコアに接続した際のブロック図である。
【図３】図２のベイシックアレイにソフトマクロジュー
ルで構成したインタフェースを用いた場合の説明図であ
る。
ルで構成したインタフェースを用いた場合の説明図であ
る。
【図４】図３のベイシックアレイとインタフェースとの
詳細な接続構成を示す説明図である。
詳細な接続構成を示す説明図である。
【図５】図４のベイシックアレイが、モニタ信号によっ
てラッチ回路を制御する際の各部信号のタイミングチャ
ートである。
てラッチ回路を制御する際の各部信号のタイミングチャ
ートである。
【図６】図４のインタフェースのデコード回路を設計変
更し、セキュリティを向上させた場合の一例を示す説明
図である。
更し、セキュリティを向上させた場合の一例を示す説明
図である。
【図７】図６のアドレス割り付けの仕様を変更するメモ
リモジュールの一例を示すブロック図である。
リモジュールの一例を示すブロック図である。
【図８】図４のベイシックアレイを異なるシステムＬＳ
Ｉに搭載する際の再利用性条件の説明図である。
Ｉに搭載する際の再利用性条件の説明図である。
【図９】図８の再利用性条件によりベイシックアレイを
再利用した異なるシステムＬＳＩの説明図である。
再利用した異なるシステムＬＳＩの説明図である。
【図１０】図４のベイシックアレイ２におけるライブラ
リデータのリリース形態におけるフローチャートであ
る。
リデータのリリース形態におけるフローチャートであ
る。
【図１１】ライブラリとして提供されるベイシックアレ
イ、およびそのベイシックアレイを用いて構成されるＣ
ＲＡＭの説明図である。
イ、およびそのベイシックアレイを用いて構成されるＣ
ＲＡＭの説明図である。
【図１２】ベイシックアレイ２のライブラリデータにお
ける論理シミュレーションモデルのモニタ信号端子の定
義例を示す説明図である。
ける論理シミュレーションモデルのモニタ信号端子の定
義例を示す説明図である。
【図１３】ベイシックアレイ２のライブラリデータにお
ける論理シミュレーションモデルのモニタ信号の記述例
を示す説明図である。
ける論理シミュレーションモデルのモニタ信号の記述例
を示す説明図である。
【図１４】図１２、および図１３の論理シミュレーショ
ンモデルによるベイシックアレイを用いたメモリモジュ
ールの結線例を示す説明図である。
ンモデルによるベイシックアレイを用いたメモリモジュ
ールの結線例を示す説明図である。
【図１５】図１４の結線されたメモリモジュールにおけ
る信号波形を示すタイミングチャートである。
る信号波形を示すタイミングチャートである。
１ メモリモジュール
２ ベイシックアレイ
２1 ，２2 ベイシックアレイ
３ インタフェース
４ 読み書き回路
５ ワード選択回路
６ 制御回路（モニタ制御部）
７ 記憶回路
８ ラッチ回路
９ デコード回路
１０ ＣＰＵコア（制御手段）
１１ 選択制御回路
１２ ＣＲＡＭ
１３ プリミティブ
Ｍ１ モニタ信号（第１のモニタ信号）
Ｍ２ モニタ信号（第２のモニタ信号）
ＬＤ ライブラリデータ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山岡 雅直
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 日下田 恵一
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 柳澤 一正
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 島田 茂
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 山内 宏道
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 篠▲崎▼ 義弘
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 田口 靖郎
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5B046 AA08 BA03
5F038 CA04 DF01 DF04 DF11 EZ09
EZ20
5F064 BB02 BB09 BB13 HH06 HH08
HH12
Claims (9)
- 【請求項１】 半導体メモリを含むベイシックアレイの
レイアウトパターンデータを有するハードＩＰと、前記
ベイシックアレイのデバイス仕様データとを記憶したこ
とを特徴とするコンピュータ読み取り可能な記録媒体。 - 【請求項２】 請求項１記載のコンピュータ読み取り可
能な記録媒体において、前記デバイス仕様データは、前
記ベイシックアレイの動作を定義する論理シミュレーシ
ョンモデル、レイアウトパターン、デバイス情報、イン
タフェース情報、および端子情報を含むことを特徴とす
るコンピュータ読み取り可能な記録媒体。 - 【請求項３】 請求項１または２記載のコンピュータ読
み取り可能な記録媒体において、前記ベイシックアレイ
は、記憶回路と、前記記憶回路の直接周辺回路とを含
み、前記直接周辺回路には、デコード信号が入力される
ことを特徴とするコンピュータ読み取り可能な記録媒
体。 - 【請求項４】 請求項１〜３のいずれか１項に記載のコ
ンピュータ読み取り可能な記録媒体において、前記ベイ
シックアレイは、クロック信号に非同期で動作し、かつ
前記ベイシックアレイは、前記ベイシックアレイを制御
する制御手段との間に接続されるインタフェースをモニ
タ信号により制御するモニタ制御部を備えたことを特徴
とするコンピュータ読み取り可能な記録媒体。 - 【請求項５】 請求項４記載のコンピュータ読み取り可
能な記録媒体において、前記モニタ制御部が出力するモ
ニタ信号は、前記直接周辺回路に設けられた読み書き回
路が読み出し動作の際に出力する第１のモニタ信号と、
前記直接周辺回路に設けられたワード選択回路が、読み
出し動作の際に出力する第２のモニタ信号とよりなり、
前記インタフェースのラッチ回路が、前記第１、および
第２のモニタ信号に基づいてデータのラッチを行うこと
を特徴とするコンピュータ読み取り可能な記録媒体。 - 【請求項６】 記憶回路と、前記記憶回路の直接周辺回
路とを有し、ハードＩＰから構成された２以上のベイシ
ックアレイと、前記ベイシックアレイのインタフェース
として設けられたプリミティブとを備えたことを特徴と
する半導体集積回路装置。 - 【請求項７】 請求項６記載の半導体集積回路装置にお
いて、前記ベイシックアレイには、前記プリミティブか
ら出力されるデコード信号が入力されることを特徴とす
る半導体集積回路装置。 - 【請求項８】 請求項６または７記載の半導体集積回路
装置において、前記ベイシックアレイは、クロック信号
に非同期で動作し、かつ前記ベイシックアレイは、前記
プリミティブを、モニタ信号により制御するモニタ制御
部を備えたことを特徴とする半導体集積回路装置。 - 【請求項９】 請求項８記載の半導体集積回路装置にお
いて、前記モニタ制御部が出力するモニタ信号は、前記
直接周辺回路に設けられた読み書き回路が読み出し動作
の際に出力する第１のモニタ信号と、前記直接周辺回路
に設けられたワード選択回路が、読み出し動作の際に出
力する第２のモニタ信号とよりなり、前記プリミティブ
に設けられたラッチ回路が、前記第１、および第２のモ
ニタ信号に基づいてデータのラッチを行うことを特徴と
する半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002016410A JP2003216670A (ja) | 2002-01-25 | 2002-01-25 | コンピュータ読み取り可能な記録媒体および半導体集積回路装置 |
| US10/330,358 US20030145177A1 (en) | 2002-01-25 | 2002-12-30 | Computer readable storage medium and semiconductor integrated circuit device |
| KR10-2003-0000547A KR20030064277A (ko) | 2002-01-25 | 2003-01-06 | 컴퓨터 판독 가능한 기록매체 및 반도체 집적회로장치 |
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