JPH113366A - 遅延時間算出方法、遅延時間算出装置、テーブル作成方法及び記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】依存性要素の数が増えてもデータ量の増加を抑
えることができる遅延時間算出方法を提供する。 【解決手段】第４データファイルに記憶された回路素子
の基準遅延時間データに対する遅延時間比率データの係
数テーブルを、強い相関関係があるプロセス条件、使用
温度及び第１動作電源Ｖ１の電圧よりなる第１係数テー
ブル１５と、強い相関関係がある第１，第２動作電源Ｖ
１，Ｖ２の電圧よりなる第２係数テーブル１６にて構成
するそして、第１，第２係数テーブル１５，１６からそ
れぞれ読み出した第１，第２係数データと、回路素子の
基準遅延時間データとを演算して所望の回路使用条件に
おける遅延時間を算出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセミカスタムＬＳＩ
を設計する上で、論理シミュレーションや論理合成、タ
イミング解析等で使用される回路の遅延時間を見積もる
ための遅延時間算出方法、遅延時間算出装置、テーブル
作成方法及び記憶媒体に関する。

【０００２】近年の半導体装置においては、高集積化及
び開発期間の短縮が要求されている。高集積化された半
導体装置は、半導体装置の論理回路やレイアウトが仕様
を満足しているか否かを判断する論理シミュレーション
等の検証検証の時間が長くなり、設計期間を長期化させ
る。そのため、半導体装置の検証にかかる時間を短くす
る要求がある。

【０００３】

【従来の技術】近年、半導体装置の大規模化・高集積化
に伴い、設計段階において半導体装置が仕様通りに設計
されているか否かを検証することが重要となっている。
その半導体装置の検証のためのツールの１つにタイミン
グ・シミュレーションがある。タイミング・シミュレー
ションは、半導体装置の配線や各回路（ゲート，セルな
ど）の遅延時間を考慮した論理回路シミュレーションで
あり、実際の回路動作に近づけてハザード発生等の回路
タイミング関係を検証する。そのため、半導体装置の遅
延時間を見積もるためのツール（以下、遅延時間計算装
置という）が用いられる。遅延時間計算装置は、半導体
装置の設計データ（論理回路データ、レイアウトパター
ンデータ等）に基づいて、半導体装置の遅延時間を見積
もる。

【０００４】半導体装置の遅延時間は、その半導体装置
に供給される電源電圧、半導体装置を作成するプロセ
ス、半導体装置の使用温度等に依存する。遅延時間が依
存する電源電圧等を遅延時間の依存性要素という。そし
て、遅延時間計算装置は、依存性要素に基づいて半導体
装置の遅延時間を見積もる。その見積もった遅延時間に
基づいてタイミング・シミュレーションを行うことによ
り、半導体装置のタイミング検証が行われる。

【０００５】また、近年の半導体装置は、動作電源電圧
を低くすることにより、半導体装置が搭載されるシステ
ムの低消費電力化が図られている。一方、半導体装置に
は動作電源電圧が低電圧化されていない物があり、低電
圧電源にて動作する半導体装置には、その動作電源電圧
よりも高い電圧の信号が入力される場合がある。そのた
め、低消費電力化に対応した半導体装置には、入力され
る振幅の大きい信号に対応した電圧の高い動作電源（第
１動作電源）と、第１動作電源よりも電圧の低い第２動
作電源とが供給される。低消費電力のための低い。や、
低消費電力化に対応していないものがある。また、従来
の低電圧化されていない半導体装置の出力信号や、規格
等によって半導体装置の動作電源電圧よりも高い電圧振
幅の信号が入力される場合がある。そのため、上所定の
振幅（電圧）の信号を出力するものがある。そのため、
低消費電力化に対応した半導体装置には、低消費電力化
複数の電位の動作電源電圧が供給されている。その半導
体装置には、内部回路とインタフェース回路が備えられ
る。内部回路は、供給される低電圧化された動作電源に
て動作する。インタフェース回路には低電圧化された動
作電源と外部信号の電圧に対応した動作電源とが供給さ
れる。インタフェース回路は、入力される信号の電圧を
内部回路に適したレベルに変換するレベル変換機能を備
える。

【０００６】更に、近年の半導体装置では、半導体装置
が備えられるシステムの多様化に伴い、動作範囲の拡大
が図られている。半導体装置は、任意の動作電源電圧に
て動作するよう設計されている。例えば、半導体装置に
は、仕様によって２．５Ｖと３Ｖの動作電源が供給され
る。内部回路は、２．５Ｖにて動作する。インタフェー
ス回路には両動作電源が供給される。インタフェース回
路は、外部から入力される信号の振幅（３Ｖ）を振幅が
２．５Ｖの信号にレベル変換して内部回路に出力する。
また、インタフェース回路は、内部回路から出力される
２．５Ｖの振幅の信号を３Ｖの振幅の信号にレベル変換
して外部に出力する。

【０００７】また、別の仕様では、半導体装置には、内
部回路用に２Ｖの動作電源とインタフェース回路用に
２．８Ｖの動作電源が供給される。同様に、インタフェ
ース回路には両動作電源が供給され、２Ｖ振幅の信号を
と２．８Ｖ振幅の信号に、２．８Ｖ振幅の信号を２Ｖ振
幅の信号にレベル変換する。

【０００８】そして、回路の遅延時間は、供給される動
作電源電圧が高いほど短くなり、電圧が低くなるに従っ
て長くなる。また、半導体装置の遅延時間は、その半導
体装置の製造プロセス、使用温度によっても変化する。
即ち、遅延時間算出装置は、半導体装置の遅延時間を算
出するために、その半導体装置の複数の依存性要素に対
応して作成された遅延時間データを備えている。その遅
延時間データを図１０に示す。

【０００９】遅延時間データは、半導体装置を構成する
回路素子の遅延時間が依存する要素の数の次元で構成さ
れたマトリックス・テーブル７１から構成される。例え
ば、依存性要素がプロセス条件、使用温度、２つの動作
電源Ｖ１，Ｖ２の電圧の場合、このマトリックス・テー
ブル７１は、４次元のマトリックス・テーブルの構成と
なる。即ち、マトリックス・テーブル７１は、プロセス
条件と動作電源Ｖ１との２次元テーブル７２を使用温度
に対応した数だけ備えた３次元マトリックス・テーブル
７３を、更に動作電源Ｖ２の電圧に対応した数だけ備え
て構成される。

【００１０】マトリックス・テーブル７１には、依存性
要素の値により求められた遅延時間比率値が格納されて
いる。この遅延時間比率値は、半導体装置の所定の回路
使用条件における遅延時間を基準遅延時間とし、この基
準遅延時間と依存性要素の値により求められる遅延時間
との比率の値である。

【００１１】遅延時間を算出する場合、マトリックス・
テーブルから半導体装置の回路使用条件で定まる１つの
遅延時間比率値を取得する。そして、この遅延時間比率
値を回路素子の基準遅延時間に乗算することにより、回
路使用条件における回路素子の遅延時間が求められる。
この求めた各回路素子の遅延時間により半導体装置のタ
イミング検証が行われる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
マトリックス・テーブル７１では、回路素子の依存性要
素が増えると、その増加した要素の数に対応してマトリ
ックス・テーブルの数が増加する。例えば、３つの依存
性要素では２次元のマトリックス・テーブルが１０個で
あったものが、依存性要素が４つになると２次元マトリ
ックス・テーブルは１００個必要となる。従って、依存
性要素が多くなるにつれてマトリックス・テーブルの量
が増大するため、回路使用条件における遅延時間を算出
する時間が長くなり、タイミング検証時間の長期化につ
ながる。

【００１３】また、近年では、能力が向上したパーソナ
ルコンピュータを用いて半導体装置の設計が行われる機
会が増大している。しかしながら、マトリックス・テー
ブルの量が増大すると、コンピュータに搭載されたメモ
リやハードディスク等の容量が少ないパーソナルコンピ
ュータでは、依存性要素の数によって増大するマトリッ
クス・テーブルを記憶することができない。即ち、使用
機器の制限を受けることになる。

【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は依存性要素の数が増えて
もデータ量の増加を抑えることができる遅延時間算出方
法、遅延時間算出装置及びテーブル作成方法を提供する
ことにある。

【００１５】また、依存性要素の数が増えてもデータ量
の増加を抑えることができる遅延時間算出プログラムを
記憶した記憶媒体を提供することにある。

【００１６】

【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明は、半導体装置を構成
する回路素子に対して、予め設定された回路使用条件を
基準となる条件として算出された基準遅延時間と、前記
基準遅延時間に対して予め求められた複数の依存性要素
により決定される回路使用条件における遅延時間の比率
値が記憶された係数テーブルとを予め作成しておき、前
記基準遅延時間と目的とする回路使用条件における遅延
時間比率値とを演算して目的とする回路使用条件におけ
る遅延時間を算出する遅延時間算出方法において、前記
係数テーブルを、複数の強い相関関係のある依存性要素
により決定される比率値により構成された複数のマトリ
ックス・テーブルにて構成し、前記各マトリックス・テ
ーブルから目的とする回路使用条件における依存性要素
の値に基づいてそれぞれ読み出した遅延時間比率値と前
記基準遅延時間とを演算して前記目的とする回路使用条
件における遅延時間を算出する。

【００１７】請求項２に記載の発明は、請求項１に記載
の遅延時間算出方法において、前記係数テーブルを、複
数の強い相関関係のある依存性要素のうちの１つの要素
の値により他の要素の値が相対値で表される場合に、前
記１つの要素の値と相対値とによりマトリックス・テー
ブルを構成し、前記各マトリックス・テーブルから目的
とする回路使用条件における依存性要素の値に基づいて
それぞれ読み出した遅延時間比率値と前記基準遅延時間
とを演算して前記目的とする回路使用条件における遅延
時間を算出する。

【００１８】請求項３に記載の発明は、請求項１又は２
に記載の遅延時間算出方法において、同じ依存性要素に
対応して作成された係数テーブルを参照する前記回路素
子には単一又は複数の動作電源が供給される回路素子が
含まれ、前記回路素子に対して供給される動作電源の組
み合わせに対応した複数の演算式が予め定義され、前記
回路素子を表すために記述された機能モデルに対して該
回路素子の遅延時間を定める依存性要素の数に対応した
識別機能を示す識別用データが含まれ、前記回路素子の
識別用データを読み出し、その識別用データに基づいて
前記定義された複数の演算式のうちの１つを選択し、そ
の選択した演算式を用いて当該回路素子に対する遅延時
間を算出するようにした。

【００１９】請求項４に記載の発明は、請求項３に記載
の遅延時間算出方法において、前記識別用データは、回
路素子の機能や動作を等価的に表した論理モデル、回路
素子の遅延時間モデルのうちの少なくとも一方に含まれ
るようにした。

【００２０】請求項５に記載の発明は、請求項１乃至４
のうちの何れか１項に記載の遅延時間算出方法におい
て、前記半導体装置の遅延時間は、該半導体装置を製造
する際のプロセス条件、前記半導体装置の使用温度、前
記半導体装置に供給される第１及び第２動作電源の電圧
に依存し、前記係数テーブルは、前記プロセス条件、使
用温度及び第１動作電源電圧を依存性要素とする第１係
数テーブルと、前記第１動作電源と第２動作電源とを依
存性要素とする第２係数テーブルとから構成した。

【００２１】請求項６に記載の発明は、半導体装置を構
成する回路素子に対して、予め設定された回路使用条件
を基準となる条件として算出された基準遅延時間が含ま
れたデータファイルと、前記基準遅延時間に対して予め
求められた複数の依存性要素により決定される回路使用
条件における遅延時間の比率値が記憶された係数テーブ
ルが予め記憶されたデータファイルを予め作成してお
き、前記基準遅延時間と目的とする回路使用条件におけ
る遅延時間比率値とを演算して目的とする回路使用条件
における遅延時間を算出する遅延時間算出装置におい
て、前記係数テーブルを、複数の強い相関関係のある依
存性要素により決定される比率値により構成された複数
のマトリックス・テーブルにて構成し、前記各マトリッ
クス・テーブルから目的とする回路使用条件における依
存性要素の値に基づいてそれぞれ遅延時間比率データを
読み出すデータ読みだし手段と、前記読み出した遅延時
間比率値と前記基準遅延時間とを演算して前記目的とす
る回路使用条件における遅延時間を算出する算出手段と
を備えた。

【００２２】請求項７に記載の発明は、請求項６に記載
の遅延時間算出装置において、前記係数テーブルを、複
数の強い相関関係のある依存性要素のうちの１つの要素
の値により他の要素の値が相対値で表される場合に、前
記１つの要素の値と相対値とによりマトリックス・テー
ブルを構成した。

【００２３】請求項８に記載の発明は、請求項６又は７
に記載の遅延時間算出装置において、同じ依存性に対応
した係数テーブルを参照する前記回路素子には単一又は
複数の動作電源が供給される回路素子が含まれ、前記回
路素子に対して供給される動作電源の組み合わせに対応
した複数の演算式が予め定義され、前記回路素子を表す
ために記述された機能モデルに対して該回路素子の遅延
時間を定める依存性要素の数に対応した識別機能を示す
識別用データが含まれるデータファイルを備え、前記回
路素子の識別用データを読み出す識別用データ読み出し
手段と、前記読み出された識別用データに基づいて前記
定義された複数の演算式のうちの１つを選択する選択手
段と、前記算出手段は選択された演算式を用いて当該回
路素子に対する遅延時間を算出するようにした。

【００２４】請求項９に記載の発明は、請求項８に記載
の遅延時間算出装置において、前記識別用データは、回
路素子の機能や動作を等価的に表した論理モデル、回路
素子の遅延時間モデルのうちの少なくとも一方に含まれ
る。

【００２５】請求項１０に記載の発明は、請求項６乃至
９のうちの何れか１項に記載の遅延時間算出装置におい
て、前記半導体装置の遅延時間は、該半導体装置を製造
する際のプロセス条件、前記半導体装置の使用温度、前
記半導体装置に供給される第１及び第２動作電源の電圧
に依存し、前記係数テーブルは、前記プロセス条件、使
用温度及び第１動作電源電圧を依存性要素とする第１係
数テーブルと、前記第１動作電源と第２動作電源とを依
存性要素とする第２係数テーブルとから構成される。

【００２６】請求項１１に記載の発明は、複数の依存性
要素に基づいて目的とする回路使用条件における遅延時
間を算出するために、基準となる回路使用条件において
予め算出された基準遅延時間に対して複数の依存性要素
により決定される回路使用条件における遅延時間の比率
値が記憶された係数テーブルを予め作成するためのテー
ブル作成方法であって、前記係数テーブルを、複数の強
い相関関係のある依存性要素により決定される比率値に
より構成された複数のマトリックス・テーブルにて構成
するようにした。

【００２７】請求項１２に記載の発明は、請求項１１に
記載のテーブル作成方法において、前記マトリックス・
テーブルを構成するための複数の強い相関関係のある依
存性要素のうちの１つの要素の値により他の要素の値が
相対値で表される場合に、前記１つの要素の値と相対値
とによりマトリックス・テーブルを構成した。

【００２８】請求項１３に記載の発明は、請求項１乃至
５のうちの何れか１項に記載の遅延時間算出方法にて遅
延時間を算出する遅延時間算出プログラムを記憶媒体に
記憶した。

【００２９】（作用）従って、請求項１に記載の発明に
よれば、係数テーブルは、複数の強い相関関係のある依
存性要素により決定される比率値により構成された複数
のマトリックス・テーブルにて構成され、テーブル数が
少なくなる。各マトリックス・テーブルから目的とする
回路使用条件における依存性要素の値に基づいてそれぞ
れ読み出された遅延時間比率値と基準遅延時間とが演算
されて目的とする回路使用条件における遅延時間が算出
される。

【００３０】請求項２に記載の発明によれば、係数テー
ブルは、複数の強い相関関係のある依存性要素のうちの
１つの要素の値により他の要素の値が相対値で表される
場合に、１つの要素の値と相対値とによりマトリックス
・テーブルが構成され、テーブル数が少なくなる。各マ
トリックス・テーブルから目的とする回路使用条件にお
ける依存性要素の値に基づいてそれぞれ読み出された遅
延時間比率値と基準遅延時間とが演算されて目的とする
回路使用条件における遅延時間が算出される。

【００３１】請求項３に記載の発明によれば、同じ依存
性要素に対応して作成された係数テーブルを参照する回
路素子には単一又は複数の動作電源が供給される回路素
子が含まれる。各回路素子に対して供給される動作電源
の組み合わせに対応した複数の演算式が予め定義される
とともに、回路素子を表すために記述された機能モデル
に対して該回路素子の遅延時間を定める依存性要素の数
に対応した識別機能を示す識別用データが含まれる。そ
して、回路素子の識別用データを読み出され、その識別
用データに基づいて定義された複数の演算式のうちの最
適な演算式が選択される。更に、その選択した演算式を
用いて当該回路素子に対する遅延時間が算出されるの
で、算出時間が短くなる。

【００３２】請求項４に記載の発明によれば、識別用デ
ータは、回路素子の機能や動作を等価的に表した論理モ
デル、回路素子の遅延時間モデルのうちの少なくとも一
方に含まれる。

【００３３】請求項５に記載の発明によれば、半導体装
置の遅延時間は、該半導体装置を製造する際のプロセス
条件、半導体装置の使用温度、半導体装置に供給される
第１及び第２動作電源の電圧に依存する。係数テーブル
は、プロセス条件、使用温度及び第１動作電源電圧を依
存性要素とする第１係数テーブルと、第１動作電源と第
２動作電源とを依存性要素とする第２係数テーブルとか
ら構成され、テーブル数が少なくなる。

【００３４】請求項６に記載の発明によれば、係数テー
ブルが、複数の強い相関関係のある依存性要素により決
定される比率値により構成された複数のマトリックス・
テーブルにて構成され、テーブル数が少なくなる。そし
て、データ読みだし手段は、各マトリックス・テーブル
から目的とする回路使用条件における依存性要素の値に
基づいてそれぞれ遅延時間比率データを読み出し、算出
手段は、読み出した遅延時間比率値と基準遅延時間とを
演算して目的とする回路使用条件における遅延時間を算
出するので、算出のための時間が短くなる。

【００３５】請求項７に記載の発明によれば、係数テー
ブルは、複数の強い相関関係のある依存性要素のうちの
１つの要素の値により他の要素の値が相対値で表される
場合に、１つの要素の値と相対値とによりマトリックス
・テーブルが構成される。

【００３６】請求項８に記載の発明によれば、同じ依存
性に対応した係数テーブルを参照する回路素子には単一
又は複数の動作電源が供給される回路素子が含まれる。
その回路素子に対して供給される動作電源の組み合わせ
に対応した複数の演算式が予め定義され、回路素子を表
すために記述された機能モデルに対して該回路素子の遅
延時間を定める依存性要素の数に対応した識別機能を示
す識別用データが含まれるデータファイルが備えられ
る。データ読み出し手段は回路素子の識別用データを読
み出し、選択手段は、読み出された識別用データに基づ
いて定義された複数の演算式のうちの最適な演算式を選
択する。そして、算出手段は選択された演算式を用いて
当該回路素子に対する遅延時間を算出するため、算出の
ための時間が短くなる。

【００３７】請求項９に記載の発明によれば、識別用デ
ータが、回路素子の機能や動作を等価的に表した論理モ
デル、回路素子の遅延時間モデルのうちの少なくとも一
方に含まれる。

【００３８】請求項１０に記載の発明によれば、半導体
装置の遅延時間は、該半導体装置を製造する際のプロセ
ス条件、半導体装置の使用温度、半導体装置に供給され
る第１及び第２動作電源の電圧に依存する。そして、係
数テーブルは、プロセス条件、使用温度及び第１動作電
源電圧を依存性要素とする第１係数テーブルと、第１動
作電源と第２動作電源とを依存性要素とする第２係数テ
ーブルとから構成され、テーブル数が少なくなる。

【００３９】請求項１１に記載の発明によれば、係数テ
ーブルが、複数の強い相関関係のある依存性要素により
決定される比率値により構成された複数のマトリックス
・テーブルにて構成され、テーブル数が少なくなる。

【００４０】請求項１２に記載の発明によれば、マトリ
ックス・テーブルを構成するための複数の強い相関関係
のある依存性要素のうちの１つの要素の値により他の要
素の値が相対値で表される場合に、１つの要素の値と相
対値とによりマトリックス・テーブルが構成される。

【００４１】請求項１３に記載の発明によれば、請求項
１乃至５のうちの何れか１項に記載の遅延時間算出方法
にて遅延時間を算出する遅延時間算出プログラムが記憶
媒体に記憶され供給される。

【００４２】

【発明の実施の形態】

（第一実施形態）以下、本発明を具体化した第一実施形
態を図１〜図５に従って説明する。

【００４３】図１は、本実施形態の遅延時間計算装置の
システム構成を示す。遅延時間計算装置１は、中央処理
装置（以下、ＣＰＵという）２、メモリ３、磁気ディス
ク装置４、表示器５、キーボード６及び磁気テープ装置
７を備え、それらはバス８により相互に接続されてい
る。

【００４４】磁気ディスク装置４には、図２に示す遅延
時間算出処理のプログラムデータが記憶されている。プ
ログラムデータは記録媒体としての磁気テープ９に記録
され供給される。ＣＰＵ２は、磁気テープ装置７を制御
して磁気テープ９からプログラムデータを読み出し、磁
気ディスク装置４に記憶させる。ＣＰＵ２は、キーボー
ド６の操作に基づき、図２に示すステップに従って遅延
時間算出処理を実行する。

【００４５】また、磁気ディスク装置４には、図２に示
す複数のデータファイル１１〜１５が記憶されている。
第１データファイル１１には、半導体装置を設計するた
めのセルやマクロセル等の回路素子の機能データを多数
集めたセルライブラリデータが格納されている。機能デ
ータは、入力信号に対する出力信号の論理，必要とする
動作電源の種類・電圧，基本遅延時間データ等から構成
される。基本遅延時間データは、各セル（回路素子）に
おける遅延時間であり、一般的な回路シミュレーション
（例えば、ＳＰＩＣＥ）により予め算出され、第１デー
タファイル１１に記憶されている。

【００４６】第２データファイル１２には、半導体装置
のレイアウトデータが格納されている。第３データファ
イル１３には半導体装置の論理接続データ（ネットリス
トデータ）が格納されている。レイアウトデータ及びネ
ットリストデータは、予めＣＡＤ装置（図示略）により
回路設計及びレイアウト設計が行われ、データファイル
に格納されている。

【００４７】第４データファイル１４には、各回路素子
に対する第１，第２遅延時間比率係数テーブル（以下、
単に第１，第２係数テーブルという）１５，１６が記憶
されている。第１，第２係数テーブル１５，１６には、
それぞれ回路素子の遅延時間が依存する複数の依存性要
素のうち、大きな相関関係を持つ依存性要素毎にまとめ
られたテーブルが予め作成され記憶されている。

【００４８】例えば、図４に示す半導体装置３１では、
動作電源として第１，第２動作電源Ｖ１，Ｖ２が供給さ
れている。第１動作電源は第２動作電源の電圧以下の電
圧にて供給される。第１動作電源Ｖ１は、２．５Ｖにて
供給され、第２動作電源は３．３Ｖにて供給される。内
部回路３２には低い電圧の第１動作電源Ｖ１が供給さ
れ、半導体装置３１の消費電力を低減する。従って、内
部回路３２の遅延時間は、第１動作電源Ｖ１の電圧に依
存し、第１動作電源Ｖ１の電圧が内部回路３２に対する
依存性要素となる。

【００４９】図５に示すように、インタフェース回路３
３は、第１，第２動作電源Ｖ１，Ｖ２が供給される。イ
ンタフェース回路３３（入力回路）は、外部から第２動
作電源Ｖ２の振幅で入力される信号を第１動作電源Ｖ１
の振幅にレベル変換して内部回路３２に出力する。ま
た、インタフェース回路３３（出力回路）は、内部回路
３２の出力信号（第１動作電源Ｖ１の振幅）を第２動作
電源Ｖ２の振幅にレベル変換して外部に出力する。従っ
て、インタフェース回路３３は、第１，第２動作電源Ｖ
１，Ｖ２の電圧に依存し、第１，第２動作電源Ｖ１，Ｖ
２の電圧がインタフェース回路３３に対する依存性要素
となる。

【００５０】また、内部回路３２及びインタフェース回
路３３の遅延時間は、半導体装置３１の製造工程におけ
る条件（プロセス条件）、使用温度に依存する。従っ
て、半導体装置３１の遅延時間を見積もる場合、プロセ
ス条件、使用温度、第１動作電源Ｖ１及び第２動作電源
Ｖ２が依存性要素となる。

【００５１】これらの依存性要素のうち、プロセス条
件、使用温度及び第１動作電源Ｖ１は大きな相関関係を
持つ。また、第１動作電源Ｖ１と第２動作電源Ｖ２は大
きな相関関係を持つ。

【００５２】従って、第１係数テーブル１５には、大き
な相関関係を持つプロセス条件、使用温度及び第１動作
電源Ｖ１の３つの依存性要素からなる遅延比率係数デー
タがマトリックス・テーブル構成により記憶されてい
る。また、第２係数テーブル１６には、大きな相関関係
を持つ第１，第２動作電源Ｖ１，Ｖ２を依存性要素とす
る遅延時間比率係数データがマトリックス・テーブル構
成により記憶されている。

【００５３】図３に示すように、第１係数テーブル１５
は、プロセス条件、使用温度及び第１動作電源Ｖ１の３
つの依存性要素に基づいて３次元のマトリックス・テー
ブル構成となっている。ここで、各依存性要素はそれぞ
れ１０個の値をとるとする。即ち、半導体装置３１の製
造には、１０通りのプロセス条件が設定される。また、
半導体装置３１の使用温度は、所定範囲（例えば、１５
℃〜６０℃）を所定間隔（例えば５℃毎）に分割した値
（１５℃，２０℃，・・・，６０℃）の値とする。更
に、半導体装置３１に供給される第１動作電源Ｖ１は、
所定範囲（例えば、２．４Ｖ〜３．３Ｖ）を所定間隔
（例えば０．１Ｖ毎）に分割した値とする。更に又、半
導体装置３１に供給される第２動作電源Ｖ２は、所定範
囲（例えば、２．４Ｖ〜３．３Ｖ）を所定間隔（例えば
０．１Ｖ毎）に分割した値とする。

【００５４】すると、図３に示すように、第１係数テー
ブル１５は、各使用温度に対するプロセス条件と第１動
作電源Ｖ１よりなる２次元テーブルＳa1〜Ｓa10 により
構成される。即ち、第１係数テーブル１５は、２次元マ
トリックス・テーブルに換算すると、テーブル数は１０
個になる。

【００５５】同様に、第２係数テーブル１６は、第１動
作電源Ｖ１と第２動作電源Ｖ２よりなる２次元テーブル
Ｓb により構成される。即ち、第２係数テーブル１６
は、２次元マトリックス・テーブルに換算すると、テー
ブル数は１個になる。

【００５６】即ち、プロセス条件、使用温度、第１動作
電源Ｖ１の電圧及び第２動作電源Ｖ２の電圧により依存
する回路素子の遅延時間比率係数テーブルは、２次元マ
トリックス・テーブルに換算すると、テーブル数は１１
個になる。

【００５７】尚、１つの動作電源電圧に依存する回路素
子の遅延時間比率係数テーブルは、複数の動作電源電圧
間における遅延時間比率係数テーブルを必要としない。
従って、遅延時間比率係数テーブルは、プロセス条件、
使用温度及び動作電源電圧よりなる１０個の２次元テー
ブルにより構成される。

【００５８】ところで、従来の遅延時間比率係数テーブ
ルでは、依存性要素が４つの場合、４次元のマトリック
ス・テーブル構成となる。従って、従来の係数テーブル
は、２次元マトリックス・テーブルに換算すると、テー
ブル数は１００個となる。

【００５９】しかしながら、本実施形態では、大きな相
関関係の依存性要素毎に複数のテーブルに分割している
ため、２次元マトリックス・テーブルに換算したテーブ
ル数が１１個となるため、従来のテーブル数に比べて焼
く９分の１となる。従って、磁気ディスク装置４に回路
素子の係数テーブルを記憶するための容量は、従来に比
べて非常に小さくなる。また、テーブル数が少ないの
で、所望の係数データを読み出すまでの時間は、従来に
比べて短い。

【００６０】ＣＰＵ２は、上記のように構成された第
１，第２係数テーブル１５，１６に記憶されたデータに
基づいて、半導体装置３１を構成する各回路素子に対し
て、所望の回路使用条件における遅延時間を算出する。
このとき、ＣＰＵ２は、第１〜第３データファイル１１
〜１３に記憶された各種データに基づいて、先ず基準使
用条件における半導体装置３１の遅延時間を算出する。
ＣＰＵ２は、第１データファイル１１に記憶された各回
路素子の基本遅延時間を読み出し、その基本遅延時間と
回路素子の配線の負荷等による遅延時間を演算して基準
遅延時間ｔpd0 を算出する。

【００６１】そして、ＣＰＵ２は、算出した基準遅延時
間ｔpd0 に基づいて所望の回路使用条件における遅延時
間を算出する。第１係数テーブル１５から読み出した回
路使用条件における第１係数データをＤＭＡＧ１(p,t,V
1)、第２係数テーブル１６から読み出した回路使用条件
における第２係数データをＤＭＡＧ２(V1,V2) とする。
すると、回路素子に対する回路使用条件における遅延時
間ｔpdは、 ｔpd＝ｔpd0 ×ＤＭＡＧ１(t,p,V1)×ＤＭＡＧ２(V1,V2) --(1) となる。

【００６２】尚、第１，第２係数テーブル１５，１６に
は、回路素子の依存性要素をそのまま依存性要素とした
物ではなく、１つ又は複数の依存性要素を基準として、
その基準とした依存性要素に対する関係を新たな依存性
要素としたものであってもよい。例えば、第２係数テー
ブル１６を構成する依存性要素である第１，第２動作電
源Ｖ１，Ｖ２のうち、第１動作電源Ｖ１を基準となる依
存性要素とする。そして、その基準となる依存性要素に
対して、第１動作電源Ｖ１と第２動作電源Ｖ２との間の
差電圧を新たな依存性要素とする。即ち、第２係数テー
ブル１６を、第１動作電源Ｖ１の電圧と、第１，第２動
作電源Ｖ１，Ｖ２の差電圧とを依存性要素として構成し
てもよい。この場合、回路素子に対する回路使用条件に
おける遅延時間ｔpdは、 ｔpd＝ｔpd0 ×ＤＭＡＧ１(t,p,V1)×ＤＭＡＧ２(V1,ΔV) --(2) となる。但し、ΔV は、第１動作電源Ｖ１に対する第２
動作電源Ｖ２の差電圧である。尚、ΔV は、第２動作電
源Ｖ２に対する第１動作電源Ｖ１の差電圧であってもよ
く、その場合には、第２係数テーブル１６から読み出し
た第２係数データがＤＭＡＧ２(V2,ΔV)となる。

【００６３】尚、ＣＰＵ２は、同種類の回路素子の遅延
時間を算出する場合、同じ第１，第２係数テーブル１
５，１６を用いる。同種類の回路素子は、回路構成が同
じ（入力信号数，出力信号数等が同じ）回路素子であっ
て、構成するトランジスタ等の電気的特性が異なる、例
えば出力電流量等が異なる。従って、同種類の回路素子
は、基準遅延時間データに対する回路使用条件における
遅延時間の比率、即ち、遅延時間比率係数データがほぼ
同じとなる。従って、同種類の回路素子に対して１通り
の第１，第２係数テーブル１５，１６を作成することに
より、遅延時間を算出することが可能となる。そして、
同種類の複数の回路素子に対して１通りの第１，第２係
数テーブル１５，１６を用いることにより、テーブル数
が少なくなって容量の小さな磁気ディスク装置４にも記
憶させることができる。ＣＰＵ２は、算出した各回路素
子の遅延時間を第５データファイル１５に記憶する。第
５データファイル１５は、タイミング検証に利用され
る。即ち、図示しないタイミング検証装置（タイミング
シミュレータ）は、第５データファイル１５に記憶され
た各階路素子の遅延時間データと、第２，第３データフ
ァイル１２，１３に記憶された各種データに基づいて、
半導体装置のタイミング検証を行う。その結果、仕様を
満足しない信号経路（ネット）等は、仕様を満足するよ
うに、配線の変更，回路素子の変更（駆動能力等の変
更）が行われる。

【００６４】次に、上記のように構成された遅延時間計
算装置１の作用を図２のフローチャートに従って説明す
る。ここでは、遅延時間が複数の動作電源に依存する、
即ち、複数の動作電源電圧が依存性要素となる回路素子
について説明する。

【００６５】第１，第２動作電源Ｖ１，Ｖ２が供給され
るインタフェース回路３３の遅延時間を算出する場合、
図１のＣＰＵ２は、ステップ２１において、第１データ
ファイル１１からインタフェース回路３３の基準遅延時
間データｔpd0 を算出する。

【００６６】次に、ステップ２２において、ＣＰＵ２
は、第４データファイル１４内の回路素子に対応する第
１係数テーブル１５から回路使用条件（プロセス条件、
使用温度、第１動作電源Ｖ１の電圧）に対する第１遅延
時間比率係数データＤＭＡＧ１(t,p,V1)を読み出す。更
に、ステップ２３において、ＣＰＵ２は、第４データフ
ァイル１４内の回路素子に対応する第２係数テーブル１
６から回路使用条件（第１動作電源Ｖ１の電圧、第２動
作電源Ｖ２の電圧）に対する第２遅延時間比率係数デー
タＤＭＡＧ２(V1,V2) を読み出す。

【００６７】そして、ステップ２４において、ＣＰＵ２
は、読み出した基準遅延時間データｔpd0 と第１，第２
遅延時間比率係数データＤＭＡＧ１(t,p,V1)，ＤＭＡＧ
２(V1,V2) とを上記（１）式に従って、インタフェース
回路３３に対する回路使用条件における遅延時間ｔpdを
演算する。

【００６８】次に、ステップ２５において、ＣＰＵ２
は、演算したインタフェース回路３３の遅延時間ｔpdを
第５データファイル１５に記憶する。尚、ＣＰＵ２は、
ステップ２１における処理を、半導体装置３１を構成す
る全ての回路素子に対して一度に行い、各回路素子毎に
ステップ２２〜２５の処理を繰り返し実行して遅延時間
を算出する。ＣＰＵ２は、各回路素子毎にステップ２１
〜２５の処理を繰り返し実行して遅延時間を算出するよ
うにしてもよい。

【００６９】尚、第１動作電源Ｖ１のみが供給される回
路素子、例えば内部回路３２を構成する回路素子の遅延
時間を算出する場合、図１のＣＰＵ２は、第１データフ
ァイル１１から読み出した回路素子の基本遅延時間に基
づいて基準遅延時間データｔpd0 を算出する。更に、Ｃ
ＰＵ２は、第４データファイル１４内の回路素子に対応
する第１係数テーブル１５から算出する条件（プロセス
条件、使用温度、第１動作電源Ｖ１の電圧）に対する第
１遅延時間比率係数データＤＭＡＧ１(t,p,V1)を読み出
す。ＣＰＵ２は、基準遅延時間データｔpd0 と第１遅延
時間比率係数データＤＭＡＧ１(t,p,V1)とを乗算する。
従って、回路素子の目的とする条件における遅延時間ｔ
pdは、 ｔpd＝ｔpd0 ×ＤＭＡＧ１(t,p,V1) --(3) となる。そして、ＣＰＵ２は、算出した回路素子の遅延
時間を第５データファイル１５に記憶する。

【００７０】以上記述したように、本実施形態の遅延時
間計算装置によれば、以下の効果を奏する。 ○第４データファイルに記憶された回路素子の基準遅延
時間データに対する遅延時間比率データの係数テーブル
を、強い相関関係があるプロセス条件、使用温度及び第
１動作電源Ｖ１の電圧よりなる第１係数テーブル１５
と、強い相関関係がある第１，第２動作電源Ｖ１，Ｖ２
の電圧よりなる第２係数テーブル１６にて構成した。そ
の結果、従来に比べてテーブル数が少なくなるので、デ
ータを読み出すための時間が短くなる。更に、テーブル
数が少なくなるので、第４データファイルを格納するた
めのハードディスク等の容量の制限が緩やかになり、パ
ーソナルコンピュータ等においても遅延時間を算出する
ことが可能となる。

【００７１】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図６〜図９に従って説明する。尚、説
明の便宜上、第一実施形態と同様の構成については同一
の符号を付してその説明を一部省略する。

【００７２】また、図１の磁気ディスク装置４には、図
６に示す第６データファイル４１が記憶されている。第
６データファイル４１には、図７に示す半導体装置３１
ａを設計するための回路素子の機能モデルデータが記憶
されている。機能モデルデータには、各回路素子が依存
する動作電源の数に対応した情報が含まれる。

【００７３】図７に示す半導体装置３１ａには、第１動
作電源Ｖ１の振幅（電圧）の信号に加えて、本実施形態
と同じ低消費電力化された他の半導体装置から信号が入
力される場合がある。その場合、信号は内部回路３２に
て処理される振幅（電圧、本実施形態の場合は内部回路
３２に供給される第２動作電源Ｖ２の電圧）と同程度の
振幅の信号である。従って、半導体装置３１ａには、２
種類のインタフェース回路３３ａ，３３ｂが備えられて
いる。図８に示すように、第１インタフェース回路３３
ａは、第１，第２動作電源Ｖ１，Ｖ２が供給される。第
１インタフェース回路３３ａは、例えば、第１動作電源
Ｖ１の振幅の力信号Ａ２を第２動作電源Ｖ２の振幅の出
力信号Ｘ２にレベル変換して内部回路３２に出力する。
第２インタフェース回路３３ｂは、第１動作電源Ｖ１の
みが供給される。第２インタフェース回路３３ｂは、第
１動作電源Ｖ１にて動作し、入力信号Ａ１を出力信号Ｘ
１として内部回路３２に出力する。

【００７４】第１，第２インタフェース回路３３ａ，３
３ｂは、同じ種類の回路素子であるので、回路使用条件
における遅延時間を算出する場合には同じ係数データが
使用される。しかしながら、第１インタフェース回路３
３ａは第１，第２動作電源Ｖ１，Ｖ２が依存性要素とな
り、第２インタフェース回路３３ｂは第１動作電源Ｖ１
のみが依存性要素となる。尚、第１，第２インタフェー
ス回路３３ａ，３３ｂは、共にプロセス条件及び使用温
度が依存性要素となっている。

【００７５】従って、第２インタフェース回路３３ｂに
は、第２係数データ１６が作成されていない。そのた
め、ＣＰＵ２が遅延時間を算出するときに使用する式が
相違する。すると、第１，第２動作電源Ｖ１，Ｖ２の電
圧に依存する第１インタフェース回路３３ａの遅延時間
は、上記（１）式又は（２）式により算出される。一
方、第１動作電源Ｖ１にのみ依存する第２インタフェー
ス回路３３ｂの遅延時間は、上記（３）式により算出さ
れる。

【００７６】上記の理由により、ＣＰＵ２は、上記
（１）式又は（２）式と、（３）式とを選択する必要が
ある。その選択を容易にするために、回路素子の機能モ
デルには、選択を示す識別コードが格納されている。Ｃ
ＰＵ２は、識別コードに基づいて、使用する式を選択
し、第１，第２インタフェース回路３３ａ，３３ｂの遅
延時間をそれぞれ求める。

【００７７】ここで、機能モデルについて説明する。機
能モデルデータは、回路素子の論理モデル，遅延時間モ
デルのうちの少なくとも一方を備える。論理モデルは、
回路素子の機能や動作を等価的に記述した論理式を含
む。遅延時間モデルは、回路素子の信号経路における遅
延時間情報を含む。

【００７８】図９は、回路素子に対する機能モデルデー
タのうち、遅延時間モデルを示す。尚、図９は、２つの
回路素子に対する遅延時間モデルを示している。図９に
従って説明すると、遅延時間モデルは、複数のキーワー
ドにより記述され、キーワード『ＮＡＭＥ』〜『ＥＮＤ
ＮＡＭＥ』間の記述が１つの回路素子に対するモデル記
述領域であり、この例では２つの回路素子ＸＸＸ，ＹＹ
Ｙに対して記述されている。第１インタフェース回路３
３ａは、回路素子ＹＹＹとして記述されている。第２イ
ンタフェース回路３３ｂは、回路素子ＸＸＸとして記述
されている。

【００７９】そして、キーワード『ＤＥＬＡＹ』〜『Ｅ
ＮＤＤＥＬＡＹ』間が、回路素子ＸＸＸ，ＹＹＹの遅延
時間に対する情報記述領域である。領域の信号経路記述
文には、どの入力信号に対してどの出力信号がどのよう
に変化するかが記述されている。そして、遅延時間情報
記述文には、その信号変化に対する遅延時間が記述され
ている。例えば、第２インタフェース回路３３ａの場
合、信号経路記述文には入力信号Ａ２に対して出力信号
Ｘ２が立ち上がる場合が示され、遅延時間情報記述文に
はその時の遅延時間が記述されている。

【００８０】キーワード『ＰＡＲＭ』〜『ＥＮＤＰＡＲ
Ｍ』間が着目回路に対する各種情報パラメータ記述領域
である。この領域には、依存性要素の識別用パラメータ
であることを示すキーワードを用い、回路モデル毎にそ
のキーワード『ＳＯＵＲＣＥ』にパラメータを対応付け
る方式で記述されている。尚、記述先は回路モデル毎で
なくてもよく、遅延時間を定義する信号経路に設定する
方式でも、予め全体に対する初期値を指定しておき、必
要なモデルのみ、又は信号経路のみ記述する方式でもよ
い。

【００８１】回路素子ＸＸＸはＳＯＵＲＣＥのパラメー
タが『ＴＹＰＥ１』となっており、コア領域の電位にの
み依存していることを示している。一方、回路素子ＹＹ
ＹはＳＯＵＲＣＥのパラメータが『ＴＹＰＥ２』となっ
ており、２電源に依存していることを示している。

【００８２】ＣＰＵ２は、遅延時間を算出する際に、予
め第６データファイル４１に記憶された各回路素子の識
別データを読み込み、その識別データに基づいて予め識
別データに対応付けて定義された式を選択する。そし
て、ＣＰＵ２は、選択した式（（１），（２）式又は
（３）式）を用いて回路使用条件における各回路素子の
遅延時間ｔpdを算出する。従って、ＣＰＵ２は、第２係
数データ１６が作成されていない回路素子である第２イ
ンタフェース回路３３ｂの遅延時間を算出する場合に、
第２係数データ１６が作成されているか否かを検索する
必要がないので、その分だけ算出時間が短い。

【００８３】次に、上記のように構成された第二実施形
態の遅延時間計算装置の作用を図６のフローチャートに
従って説明する。尚、第一実施形態における遅延時間算
出処理と同じ処理については同じ符号を付して詳細な説
明を省略し、第一実施形態と相違する処理について詳細
に説明する。

【００８４】先ず、ステップ２１においてＣＰＵ２は回
路素子の基準遅延時間を算出する。次に、ステップ５１
においてＣＰＵ２は、第６データファイル４１から回路
素子に対する識別データを読み出す。更に、ステップ２
２においてＣＰＵ２は、第１係数テーブル１５から回路
使用条件に対する回路素子の第１係数データを読み出
す。

【００８５】次に、ステップ５２において、ＣＰＵ２
は、ステップ５１において読み出した識別コードに基づ
いて、第２係数テーブル１６が必要か否かを判断する。
具体的には、ＣＰＵ２は、キーワード『ＳＯＵＲＣＥ』
に記述され読み出した識別コードが『ＴＹＰＥ１』か
『ＴＹＰＥ２』かを判断する。そして、識別コードが
『ＴＹＰＥ１』の場合、ＣＰＵ２はステップ５３に進
み、識別コードが『ＴＹＰＥ２』の場合、ＣＰＵ２はス
テップ５４に進む。

【００８６】第２インタフェース回路３３ｂの遅延時間
を算出する場合、当該回路３３ｂ（回路素子ＸＸＸ）の
識別コードが『ＴＹＰＥ１』であるので、ＣＰＵ２はス
テップ５３に進む。そのステップ５３において、ＣＰＵ
２は、上記の（３）式を選択し、その（３）式を用いて
ステップ２４において回路使用条件における第２インタ
フェース回路３３ｂの遅延時間を算出する。

【００８７】一方、第１インタフェース回路３３ａの遅
延時間を算出する場合、当該回路３３ａ（回路素子ＸＸ
Ｘ）の識別コードが『ＴＹＰＥ２』であるので、ＣＰＵ
２はステップ２３に進む。そのステップステップ２３に
おいて、ＣＰＵ２は、第２係数テーブル１６から第１イ
ンタフェース回路３３ａの第２係数データを読み出す。
次に、ＣＰＵ２は、ステップ５４において、上記の
（１）式（第２係数テーブル１６に記憶されたデータが
第１，第２動作電源Ｖ１，Ｖ２の差電圧の場合には
（２）式）を選択し、ステップ２４において選択した式
を用いて回路使用条件における第１インタフェース回路
３３ａの遅延時間を算出する。

【００８８】即ち、第１，第２動作電源Ｖ１，Ｖ２で動
作する第１インタフェース回路３３ａは、第２係数テー
ブル１６が作成されている。一方、第１動作電源Ｖ１の
みで動作する第２インタフェース回路３３ｂは第２係数
テーブル１６が作成されていない。従って、ＣＰＵ２
は、第２インタフェース回路３３ｂの遅延時間を算出す
るときには、第２係数テーブル１６をアクセスしない。

【００８９】以上記述したように、本実施の形態によれ
ば、第一実施形態の効果に加えて以下の効果を奏する。 ○回路素子の機能モデルに、供給される動作電源の組み
合わせが異なる場合の識別データを含むようにした。そ
の結果、各回路素子に対して最適な演算式を容易に選択
することができるようになり、遅延時間算出のための時
間が短くなる。

【００９０】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 ○上記実施形態では、第１，第２動作電源Ｖ１，Ｖ２が
供給されて動作する半導体装置３１，３１ａの遅延時間
を算出する場合について説明したが、３つ以上複数の動
作電源が供給された半導体装置の遅延時間に適用しても
よい。例えば、第１〜第３動作電源が半導体装置に供給
される場合、上記実施形態と同様に、第１係数テーブル
を半導体装置のプロセス条件、使用温度及び第１動作電
源電圧にて作成し、第２係数テーブルを第１〜第３動作
電源電圧にて作成してもよい。また、第１，第２動作電
源電圧と、第２，第３動作電源電圧がそれぞれ強う相関
関係にある場合、第１，第２動作電源電圧にて第２係数
テーブルを作成し、第２，第３動作電源電圧にて新たな
係数テーブルを作成して実施してもよい。

【００９１】○半導体装置の依存性要素が５つ以上の場
合に適用されてもよい。その場合、上記各実施形態と同
様に、強い相関関係のある依存性要素毎に複数の係数テ
ーブルを作成することにより、マトリックス・テーブル
の増加を抑えることができる。

【００９２】

【発明の効果】以上詳述したように、請求項１乃至１２
に記載の発明によれば、依存性要素が多くなっても依存
性要素により決定される回路素子の遅延時間比率係数デ
ータを格納するテーブル数の増大を押さえることができ
る。

【００９３】また、請求項１３に記載の発明によれば、
依存性要素が多くなってもテーブル数の増大を押さえる
ことができる遅延時間算出プログラムを容易に供給する
ことができる。

【図面の簡単な説明】

【図１】 遅延時間計算装置の概略構成図。

【図２】 第一実施形態の遅延時間算出処理のフローチ
ャート。

【図３】 遅延時間比率係数データの構成図。

【図４】 第一実施形態の半導体装置の概略平面図。

【図５】 第一実施形態の半導体装置の一部回路図。

【図６】 第二実施形態の遅延時間算出処理のフローチ
ャート。

【図７】 第一実施形態の半導体装置の概略平面図。

【図８】 第二実施形態の半導体装置の一部回路図。

【図９】 第二実施形態における機能モデルデータの構
成を示す概略図。

【図１０】 従来の遅延時間比率データを示す概略図。

【符号の説明】

１５ 第１係数データ １６ 第２係数データ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 高志 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 鈴木 理恵子 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体装置を構成する回路素子に対し
   て、予め設定された回路使用条件を基準となる条件とし
   て算出された基準遅延時間と、前記基準遅延時間に対し
   て予め求められた複数の依存性要素により決定される回
   路使用条件における遅延時間の比率値が記憶された係数
   テーブルとを予め作成しておき、前記基準遅延時間と目
   的とする回路使用条件における遅延時間比率値とを演算
   して目的とする回路使用条件における遅延時間を算出す
   る遅延時間算出方法において、 前記係数テーブルを、複数の強い相関関係のある依存性
   要素により決定される比率値により構成された複数のマ
   トリックス・テーブルにて構成し、 前記各マトリックス・テーブルから目的とする回路使用
   条件における依存性要素の値に基づいてそれぞれ読み出
   した遅延時間比率値と前記基準遅延時間とを演算して前
   記目的とする回路使用条件における遅延時間を算出する
   遅延時間算出方法。
2. 【請求項２】 請求項１に記載の遅延時間算出方法にお
   いて、 前記係数テーブルを、複数の強い相関関係のある依存性
   要素のうちの１つの要素の値により他の要素の値が相対
   値で表される場合に、前記１つの要素の値と相対値とに
   よりマトリックス・テーブルを構成し、 前記各マトリックス・テーブルから目的とする回路使用
   条件における依存性要素の値に基づいてそれぞれ読み出
   した遅延時間比率値と前記基準遅延時間とを演算して前
   記目的とする回路使用条件における遅延時間を算出する
   遅延時間算出方法。
3. 【請求項３】 請求項１又は２に記載の遅延時間算出方
   法において、 同じ依存性に対応して作成された係数テーブルを参照す
   る前記回路素子には単一又は複数の動作電源が供給され
   る回路素子が含まれ、 前記回路素子に対して供給される動作電源の組み合わせ
   に対応した複数の演算式が予め定義され、 前記回路素子を表すために記述された機能モデルに対し
   て該回路素子の遅延時間を定める依存性要素の数に対応
   した識別機能を示す識別用データが含まれ、 前記回路素子の識別用データを読み出し、その識別用デ
   ータに基づいて前記定義された複数の演算式のうちの１
   つを選択し、その選択した演算式を用いて当該回路素子
   に対する遅延時間を算出するようにした遅延時間算出方
   法。
4. 【請求項４】 請求項３に記載の遅延時間算出方法にお
   いて、 前記識別用データは、回路素子の機能や動作を等価的に
   表した論理モデル、回路素子の遅延時間モデルのうちの
   少なくとも一方に含まれる遅延時間算出方法。
5. 【請求項５】 請求項１乃至４のうちの何れか１項に記
   載の遅延時間算出方法において、 前記半導体装置の遅延時間は、該半導体装置を製造する
   際のプロセス条件、前記半導体装置の使用温度、前記半
   導体装置に供給される第１及び第２動作電源の電圧に依
   存し、 前記係数テーブルは、 前記プロセス条件、使用温度及び第１動作電源電圧を依
   存性要素とする第１係数テーブルと、 前記第１動作電源と第２動作電源とを依存性要素とする
   第２係数テーブルとから構成された遅延時間算出方法。
6. 【請求項６】 半導体装置を構成する回路素子に対し
   て、予め設定された回路使用条件を基準となる条件とし
   て算出された基準遅延時間が含まれたデータファイル
   と、前記基準遅延時間に対して予め求められた複数の依
   存性要素により決定される回路使用条件における遅延時
   間の比率値が記憶された係数テーブルが予め記憶された
   データファイルを予め作成しておき、前記基準遅延時間
   と目的とする回路使用条件における遅延時間比率値とを
   演算して目的とする回路使用条件における遅延時間を算
   出する遅延時間算出装置において、 前記係数テーブルを、複数の強い相関関係のある依存性
   要素により決定される比率値により構成された複数のマ
   トリックス・テーブルにて構成し、 前記各マトリックス・テーブルから目的とする回路使用
   条件における依存性要素の値に基づいてそれぞれ遅延時
   間比率データを読み出すデータ読みだし手段と、 前記読み出した遅延時間比率値と前記基準遅延時間とを
   演算して前記目的とする回路使用条件における遅延時間
   を算出する算出手段とを備えた遅延時間算出装置。
7. 【請求項７】 請求項６に記載の遅延時間算出装置にお
   いて、 前記係数テーブルを、複数の強い相関関係のある依存性
   要素のうちの１つの要素の値により他の要素の値が相対
   値で表される場合に、前記１つの要素の値と相対値とに
   よりマトリックス・テーブルを構成した遅延時間算出装
   置。
8. 【請求項８】 請求項６又は７に記載の遅延時間算出装
   置において、 同じ依存性に対応して作成された係数テーブルを参照す
   る前記回路素子には単一又は複数の動作電源が供給され
   る回路素子が含まれ、 前記回路素子に対して供給される動作電源の組み合わせ
   に対応した複数の演算式が予め定義され、 前記回路素子を表すために記述された機能モデルに対し
   て該回路素子の遅延時間を定める依存性要素の数に対応
   した識別機能を示す識別用データが含まれるデータファ
   イルを備え、 前記回路素子の識別用データを読み出す識別用データ読
   み出し手段と、 前記読み出された識別用データに基づいて前記定義され
   た複数の演算式のうちの１つを選択する選択手段と、 前記算出手段は選択された演算式を用いて当該回路素子
   に対する遅延時間を算出するようにした遅延時間算出装
   置。
9. 【請求項９】 請求項８に記載の遅延時間算出装置にお
   いて、 前記識別用データは、回路素子の機能や動作を等価的に
   表した論理モデル、回路素子の遅延時間モデルのうちの
   少なくとも一方に含まれる遅延時間算出装置。
10. 【請求項１０】 請求項６乃至９のうちの何れか１項に
    記載の遅延時間算出装置において、 前記半導体装置の遅延時間は、該半導体装置を製造する
    際のプロセス条件、前記半導体装置の使用温度、前記半
    導体装置に供給される第１及び第２動作電源の電圧に依
    存し、 前記係数テーブルは、 前記プロセス条件、使用温度及び第１動作電源電圧を依
    存性要素とする第１係数テーブルと、 前記第１動作電源と第２動作電源とを依存性要素とする
    第２係数テーブルとから構成された遅延時間算出装置。
11. 【請求項１１】 複数の依存性要素に基づいて目的とす
    る回路使用条件における遅延時間を算出するために、基
    準となる回路使用条件において予め算出された基準遅延
    時間に対して複数の依存性要素により決定される回路使
    用条件における遅延時間の比率値が記憶された係数テー
    ブルを予め作成するためのテーブル作成方法であって、 前記係数テーブルを、複数の強い相関関係のある依存性
    要素により決定される比率値により構成された複数のマ
    トリックス・テーブルにて構成するようにしたテーブル
    作成方法。
12. 【請求項１２】 請求項１１に記載のテーブル作成方法
    において、 前記マトリックス・テーブルを構成するための複数の強
    い相関関係のある依存性要素のうちの１つの要素の値に
    より他の要素の値が相対値で表される場合に、前記１つ
    の要素の値と相対値とによりマトリックス・テーブルを
    構成したテーブル作成方法。
13. 【請求項１３】 請求項１乃至５のうちの何れか１項に
    記載の遅延時間算出方法にて遅延時間を算出する遅延時
    間算出プログラムを記憶した記憶媒体。