JPS61253697A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分腎〕 この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、カラム系選択回路がスタティック型回路により構
成されたものに利用して有効な技術に関するものである
。

〔背景技術〕

カラム系選択回路をスタティック型回路により構成し、
ワード線を選択状態にしたままカラムアドレス信号を変
化させてデータ線を次々に切り換えることによって、上
記ワード線に結合されたメモリセルの連続的な読み出し
／書き込み動作を行うようにした、いわゆるスタティッ
クカラムモードのダイナミック型ＲＡＭが開発されてい
る。このようなスタティックカラムモードによる連続読
み出し動作にあっては、カラム系のアドレス切り換えを
外部端子から供給されるアドレス信号によって行うもの
である。この場合、動作速度は、外部端子から供給され
るアドレス信号のスキュー（アドレス信号の変化タイミ
ング差）等によって制限される。すなわち、多ビットか
らなるアドレス信号のうちの最も遅く変化するアドレス
信号を待ってカラム選択動作が行われることになるから
である。（ダイナミック型ＲＡＭに関しては、例えば日
経マグロウヒル社１９８３年７月１８日付の雑誌「日経
エレクトロニクスＪ第１６９頁ないし１９３頁参照）。

〔発明の目的〕

この発明の目的は、動作の多機能化と高速動作化を図っ
たダイナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本家において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、カラムアドレスストローブ信号に従ってパル
スの計数動作を行うカラムアドレスカンウタ回路を設け
るとともに、アドレスバッファにマルチプレクサ機能を
持たせて外部端子からのアドレス信号と上記内部アドレ
ス信号とを選択的に受け付けるようにし、これらを外部
制御端子で制御して上記内部アドレス信号によるカラム
アドレス切り換えを行うようにするものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子及び
回路ブロックは、公知の半導体集積回路の製造技術によ
って、特に制限されないが、１個の単結晶シリコンのよ
うな半導体基板上に形成される。

１ビツトのメモリセルＭＣは、図示されているようにア
ドレス選択用ＭＯ３ＦＥＴＱｍと、その一方の電極がＱ
ｍに結合されその他方の電極が回路の電源電圧レベルに
維持される情報記憶キャパシタＣ３とからなり、論理１
１”、“ｏｌの情報はキャパシタＣｓに電荷が有るか無
いかの形と対応して記憶される。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬに結合させ、デｉ
り線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に
応じてどのような変化が起きるかをセンスすることによ
って行われる。

特に制限されないが、このような微少な信号を検出する
ための基準電位を形成するためにダミーセルＤＣが設け
られている。このダミーセルＤＣは、そのキャパシタＣ
ｄの容量値がメモリセルＭＣのキャパシタＣｓのはり半
分であることを除き゛、メモリセルＭＣと同じ製造条件
、同じ設計定数で−作られている。キャパシタＣｄは、
タイミング信号φｄを受けるＭＯＳＦＥＴＱｄ’　によ
ってアドレッシングに先立ってリセット（放電）される
。

上記のように、キャパシタＣｄは、その容量値がキャパ
シタＣｓのそれの約半分の容量値に設定されているので
、メモリセルＭＣからの読み出し信号のほぼ半分に等し
い基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａで決まるセンス期間に拡大するセ
ンスアンプであり、１対の平行に配置された相補データ
線ＤＬ、ＤＬにその入出力ノードが結合されている。こ
のセンスアンプＳＡは、一対の交差結線されたＭＯＳＦ
ＥＴＱＩ。

Ｑ２を有し、これらの正帰還作用により、相補データ線
ＤＬ、ＤＬに現れた微少な信号を差動的に増幅する。

相補データ線ＤＬ、ＤＬのそれぞれに結合されるメモリ
セルの数は゛、検出精度を上げるため互いに等しくされ
る。相補データ線ＤＬ、ＤＬのそれぞれは、また１個ず
つのダミーセルが結合されている。また、各メモリセル
ＭＣは、１本のワード線ＷＬと相補対データ線の一方と
の間に結合される。各ワード線ＷＬがデータ線対の双方
と交差している場合、ワード線ＷＬの電位が変化された
ときに不所望な結合容量を介して各データ線に与えられ
る雑音成分は、コモンモード雑音とみなされる。このよ
うなコモンモード雑音は、差動型のセンスアンプＳＡに
よって実質的に無視される。

アドレッシングの結果として、相補データ線対ＤＬ、Ｔ
ｆＴの一方に結合されたメモリセルＭＣが選択される場
合、他方のデータ線には必ずダミーセルＤＣが結合され
るように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が
選択される。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧ＶＣＣに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、タイミング信号φｒｓによリロウレベルの
信号に対して何ら影響を与えずハイレベルの信号にのみ
選択的に電源電圧Ｖｃｃの電位にブースト（昇圧）する
働きがある。

同図において代表として示されている相補データ線対Ｄ
Ｌ、ＤＬは、カラムスイッチ回路ＣＷを介して共通相補
データ線ＣＤＬ、ＣＤＬに選択的に結合される。すなわ
ち、上記相補データ線ＤＬ。

ＤＬと共通相補データ線ＣＤＬ、ＣＤＬとの間には、カ
ラムデコーダＣ−ＤＣＨの出力により制御されるカラム
スイッチＭＯ３ＦＥＴＱ３．Ｑ４が設けられる。（ｔの
代表として示されている相補データ線にも上記類似のＭ
Ｏ３ＦＥＴＱ５．Ｑ６が設けられる。

上記共通相補データ線対ＣＤＬ、ＣＤＬは、データ入カ
バソファＤＩＢの出力端子とメインアンプを含むデータ
出力バッファＤＯＢの入力端子に結合されている。上記
データ人カバソファＤＩＢの入力端子は、書き込みデー
タが供給される外部端子Ｄｉｎに結合される。上記デー
タ出力バッファＤＯＢの出力端子は、読み出しデータを
送出する外部端子Ｄｏｕｔに結合される。

上記データ人カバソファＤＩＲとデータ出力バッファＤ
ＯＢとは、特にＭ限されないが、ＣＭＯＳスタティック
型回路により構成される。データ人カバソファＤＩＢは
、タイミング信号φｒ−によって書き込み動作の時に動
作状態にされ、その動作状態において外部端子Ｄｉｎか
ら供給された書きファＤＩＢは、上記タイミング信号φ
ｒ譜により、その出力がハイインピーダンス状態にされ
る。データ出力バッファＤＯＢは、タイミング信号φｒ
ｗによって、読み出し動作の時に動作状態にされ、その
動作状態において外部端子Ｄｏｕｔから読み出しデータ
信号を送出させる。

ロウデコーダ及びカラムデコーダＲ−ＤＣＲ。

Ｃ−ＤＣＲは、ロウアドレスバッファ及びカラムアドレ
スバッファＲ，Ｃ−ＡＤＢで形成された内部相補アドレ
ス信号を受けて、１本のワード線及びダミーワード線並
びにカラムスイッチに供給されるべき選択信号を形成す
る。すわなち、これらのデコーダＲ−ＤＣＲ，Ｃ−ＤＣ
Ｒは、メモリセル及びダミーセルのアドレッシングを行
う、ロウアドレスバッファＲ−ＡＤＢは、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒにより動作状態にされ、その動作状態において上
記ロウアドレスストローブ信号ＲＡＳに同期して外ｉ＃
子から供給されたアドレス信号ＡＸＯ〜ＡＸｉを取込み
、それを保持するとともにロウデコーダＲ−ＤＣＨに伝
える。ロウデコーダＲ−ＯＣＲは、上記伝えられたアド
レス信号をデコードしてワード線選択タイミング信号φ
Ｘにより所定のワード線及びダミーワード線選択動作を
行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、特に制限
されないが、ＣＭＯＳスタティック型回路により構成さ
れ、その動作がカラムアドレスストローブ信号ＣＡＳに
より形成されたタイミング信号φａｃによって制御され
、外部端子から供給されたアドレス信号ＡＹＯ〜ＡＹｉ
を受け付ける。

また、カラムアドレスバッファＣ−ＡＤＢは、後述する
ように、拡張制御信号ＥＸに基づいた内部制御信号φｅ
ｘにより制御されるマルチプレクサ回路を持ち、上記ア
ドレス信号ＡＹＯ〜ＡＹｉと次に説明するアドレスカウ
ンタ回路Ｃ０ＵＮＴにより形成された内部アドレス信号
を選択的に受け付ける。

カラムアドレスバッファＣ−ＡＤＢによって形成された
内部相補アドレス信号は、同様にＣＭＯＳスタティック
型回路により構成されたカラムデコーダＣ−ＤＣＲに伝
えられる。カラムデコーダＣ−ＤＣＲは、その動作がデ
ータ線選択タイミング信号φｙによって制御され、それ
に伝えられたアドレス信号をデコードしてデータ線選択
タイミング信号φｙに同期してデータ線の選択動作を行
う０例えば、上記拡張制御信号ＥＸをハイレベルのまま
としておいて、上記カラムアドレスストローブ信号ＣＡ
Ｓをロウレベルの状態にして、アドレス信号を変化させ
ると、上記アドレスバッファＣ−ＡＤＢとアドレスデコ
ーダＣ−ＤＣＲが応答して、カラムスイッチの切り換え
を行う、上記カラムアドレスストローブ信号ＣＡＳがロ
ウレベルにされた後に、上記拡張制御信号ＥＸをロウレ
ベルにすると、後述するように内部アドレス信号に従っ
てカラムスイッチの切り換えが行われる。

タイミング制御回路ＴＣは、外部端子を通して供給され
たロウアドレスストローブ信号ＲＡＳ。

カラムアドレスストローブ信号ＣＡＳ、ライトイ各種の
内部タイミング信号を形成する。

第２図には、上記力ラムアドレスバッファＣ−ＡＤＢと
アドレスカウンタ回路Ｃ０ＵＮＴの一実施例の回路図が
示されている。

次に、第２図に示したタイミング図に従って、その動作
の一例を説明する。

同図には、代表として１ビット分のアドレスバッファの
単位回路が示されている。外部端子Ａｉ（ＡＸｉ／ＡＹ
ｉ＞から供給されるアドレス信号は、タイミング信号φ
ａｃによって制御されるナンド（ＮＡＮＤ）ゲート回路
Ｇ１を介してマルチプレクサ回路の一方の入力端子であ
るＰチャンネルＭＯ３ＦＥＴＱＩ　２とＮチャンネルＭ
ＯＳＦＥＴＱ１３のゲートに供給される。上記Ｐチャン
ネルＭＯ３ＦＥＴＱＩ　２のソースと電源電圧Ｖｃｃと
の間には、制御信号φｅｘを受けるＰチャンネルＭＯ３
ＦＥＴＱＩＯが設けられ、ＮチャンネルＭＯ５ＦＥＴＱ
１３のソースと回路の接地電位点との間には、制御信号
φｅｘを受けるＮチャンネルＭＯ３るＰチャンネルＭＯ
３ＦＥＴＱＩ　６とＮチャンネルＭＯ３ＦＥＴＱＩ　７
のゲートには、アドレスカウンタ回路Ｃ０ＵＮＴの出力
信号Ｔｉ′が供給される。これらのＭＯ３ＦＥＴＱＩ　
６．Ｑｌ　７にも上記類似のＰチャンネルＭＯ３ＦＥＴ
ＱＩ　４とＮチャンネルＭＯ５ＦＥＴＱＩ　５がそれぞ
れ設けられる。これらのＭＯ５ＦＥＴＱ１４．Ｑｌ５の
ゲートは、上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１のゲー
トと交差接続されることによって、上記制御信号φｅｘ
、　　φｅｘが交差して供給される。

上記２つの回路の出力端子は共通接続され、ＣＭＯＳイ
ンバータ回路ＩＶＩの入力端子に接続されている。この
インバータ回路ＩＶＩの出力端子から、反転内部アドレ
ス信号τｌが送出される。

このインバータ回路ＩＶＩの出力信号は、ＣＭＯＳイン
バータ回路ＩＶ２の入力端子に供給され、このインバー
タ回路ＩＶ２の出力端子から非反転の内部アドレス信号
ａｉが送出される。

アドレスカウンタ回路Ｃ０ＵＮＴは、縦列形態にされた
フリップフロップ回路ＦＦ０＝ＦＦｉと、それぞれのフ
リップフロップ回路ＦＦＯ〜ＦＦｉのセット入力にゲー
ト回路を介してアドレスバッファＣ−ＡＤＨの内部アド
レス信号ａＯ〜ａｉがそれぞれ供給される。これらのゲ
ート回路は、上記制御信号φｅｘにより制御される。こ
れにより、制御信号φｅｘがハイレベルの期間に上記外
部端子から供給されたアドレス信号と対応したアドレス
信号が初期値として各フリップフロップ回路ＦＦＯ〜Ｆ
Ｆｉに取り込まれる。また、初段のフリップフロップ回
路ＦＦＯの計数入力には、カラムアドレスストローブ信
号ＣＡＳに基づいて形成されるパルスφＣが供給される
。フリップフロップ回路ＦＦＯのキャリー信号は、次段
ＦＦＩの計数入力に供給される。これによって、バイナ
リ−カウンタ動作が行われる。

次に、第３図に示したタイミング図を参照して、内部ア
ドレス信号による連続読み出し動作（以下、この発明で
は拡張ニブルモードと呼ぶことにする）を説明する。

ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化すると、タイミング制御回路ＴＣは、タ
イミング信号φａｒ　（図示せず）を発生させる。ロウ
アドレスバッファＲ−ＡＤＢは、上記タイミング信号φ
ａｒにより外部端子から供給されたアドレス信号をロウ
アドレスＸｎとして取り込み、それを保持する。このア
ドレスｘｎはロウデコーダＲ−ＤＣＨに供給される。ロ
ウデコーダＲ−ＤＣＲは、上記アドレスｘｎをデコード
（解読）して、１つのワード線ＷＬとこれに対応したダ
ミーワード線（図示せず）をワード線選択タイミング信
号φＸに同期してハイレベルの選択状態にさせる。これ
によって、１つのワード線とダミーワード線の選択動作
が行われる。この後、センスアンプのための図示しない
タイミング信号φＰａｌ＋φｐａ２が形成され、センス
アンプＳＡが動作して相補データ線ＤＬ、ＤＬに読み出
されたメモリセルの記憶情報の増幅動作が行われる。

次に、カラムアドレスストローブ信号ＣＡｓがハイレベ
ルからロウレベルに変化すると、上記タイミング制御回
路ＴＣは、タイミング信号φａｃをハイレベル（ｌｉ余
理“１”）にさせる。タイミング信号φａＣは、カラム
アドレスストローブ信号ＣＡＳが一定時間以上ハイレベ
ルにならない限り、ハイレベルを維持するようにされる
。このタイミング信号φａＣのハイレベルによって、ア
ドレスバッファのゲート回路０１等が開くので、カラム
アドレスバッファＣ−ＡＤＢは、その時の外部端子から
供給されたアドレス信号により指示されたアドレスｙＯ
を取り込む。

カラムデコーダＣ−ＤＣＲは、カラムアドレスバッファ
Ｃ−ＡＤＢから供給された内部相補アドレス信号をデコ
ードすることによって、データ線選択タイミング信号φ
ｙに同期して、データ線の選択信号を形成する０例えば
ライトイネーブル信号ＷＥがハイレベルの読み出し動作
なら、データ出力回路ＤＯＢが動作状態にされるので、
最初の出力信号ＤＯが外部端子Ｄｏｕｔへ読み出される
。

こここまでは１ビツトの単位でのメモリアクセスである
が、上記状態で拡張制御信号ＥＸをロウレベルにすると
、これに応じて制御信号φｅｘがロウレベルに、制御信
号φｅｘがハイレベルにされる。

上記制御信号φｅｘのロウレベルによってアドレスカウ
ンタ回路Ｃ０ＵＮＴのゲートが閉じられ、それに上記ア
ドレスｙＯが初期値として取り込まれることになる。ま
た、上記制御信号φｅＫのロウレベルト、制御信号φｅ
ｘのハイレベルによって、マルチプレクサ回路のＰチャ
ンネルＭＯ３ＦＥＴＱ１０とＱｌｌが共にオフ状態にさ
れるので、外部端子から供給されるアドレス信号は無効
にされる。

これに代わって、上記制御信号φｅｘのロウレベルと、
制御信号φｅｘのハイレベルによって、マルチプレクサ
回路のＰチャンネルＭＯ３ＦＥＴＱＩ　４とＱ１５がオ
ン状態にされるので、上記アドレスカウンタ回路Ｃ０Ｕ
ＮＴに取り込まれたアドレスｙｏに従ったアドレス信号
τビの受け付けが行われる。

この状態において、カラムアドレスストローブ信％ＣＡ
Ｓを一旦ハイレベルにすると、これに同期して、アドレ
スカウンタ回路Ｃ０ＵＮＴは、＋１の歩進動作を行い次
のアドレスｙ１を指示する。

このアドレスｙ１に従ったアドレス信号ａｔ’等は、マ
ルチプレクサ回路を介してカラムデコーダＣ−ＤＣＲへ
送出される。したがって、カラムアドレスストローブ信
号ＣＡＳをロウレベルにすると、これに同期してカラム
切り換えが行われるので、次の読み出し出力信号Ｄ１が
外部端子Ｄｏｕｔへ送出される。以下、カラムアドレス
ストローブ信号ＣＡＳを一種のクロック信号とした、連
続読み出し動作が行われる。この連続アクセス動作は、
カラムアドレスストローブ信号ＣＡＳをクロック信号と
して用いているので、外部からは公知のニブルモードと
似ているが、そのアクセス方式そのものが異なることの
他、公知のニブルモードは、最大４ビツトまでしか連続
アクセスできない、このような拡張ニブルモードでは、
内蔵のアドレスカウンタ回路で形成したアドレス信号を
用いているで、前記のように外部端子からアドレス信号
を供給するスタティックカラムモードのようにアドレス
信号のスキニーを考慮する必要が無いから、しておいて
、カラムアドレスストローブ信号ＣＡＳをロウレベルの
状態にすると、スタティックカラムモードによる連続読
み出しも行うことができる。すわなち、上記拡張制御信
号ＥＸのハイレベルによってマルチプレクサ回路は、外
部端子からのアドレス信号を受け付けるようにされるの
で、外部端子のアドレス信号が切り替わると直ちにこれ
に応答して、内部相補アドレス信号を形成してカラムデ
コーダＣ−ＤＣＨに供給する。これにより、上記同様に
カラム切り換えによる連続読み出しを行うことができる
。

〔効　果〕

（１）内蔵のアドレスカウンタ回路により形成したアド
レス信号によってカラム切り換えを行うようにすること
によって、アドレススキニーを考慮することなく、高速
にメモリセルの連続アクセスを行うことができるという
効果が得られる。

（２）カラム切り換えを内蔵のアドレスカウンタ回路に
よりアドレス信号を形成するので、カラムアドレススト
ローブ信号のみを変化させれば良いから、ユーザーにと
って極めて扱い易いものとすることができるという効果
が得られる。

（３）外部制御信号により、拡張ニブルモードとスタテ
ィックカラムモードの２種類の連続アクセス動作を行う
ことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を過塩しない範囲で種々変更可
能であることはいうまでもない。例えば、拡張ニブルモ
ードの場合は、外部アドレス信号は無効にされるので、
外部アドレス端子の１つを例えば電源電圧以上の高レベ
ルにすることによって、上記拡張制御信号を形成するも
のであってもよい、また、アドレスバッファに設けられ
るマルチプレクサ回路及びアドレスカウンタ回路の具体
的回路は、種々の実施形態を採ることができるものであ
る。

〔利用分野〕

この発明は、カラム系選択回路がスタティック型回路に
より構成されたダイナミック型ＲＡＭに広く利用するこ
とができるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２図は、そのアドレスバッファとアドレスカウンタ回
路の一実施例を示す回路図 第３図は、その動作の一例を示すタイミング図である。 ＭＡＲＹ・・メモリアレイ、ＭＣ・・メモリセル、ＤＣ
・・ダミーセル、ＣＷ・・カラムスイッチ、ＳＡ・・セ
ンスアンプ、ＡＲ・・アクティブリストア回路、Ｒ，Ｃ
−ＤＣＲ・・ロウ／カラムデコーダ、Ｒ，Ｃ−ＡＤＢ・
・ロウ／カラムアドレスバッファ、ＤＯＢ・・データ出
カバソファ、ＤＩＢ・・データ入カバソファ、ＴＣ・・
タイミング制御回路、Ｃ０ＵＮＴ・・アドレスカウンタ
回路、 第１図 Ｏｒ ＾ＹＯ〜＾Ｙ１ 第３図

Claims (1)

1. 【特許請求の範囲】 １、ダイナミック型メモリセルがマトリックス配置され
   て構成されたメモリアレイと、外部端子から供給される
   アドレス信号と内部アドレスカウンタで形成されるアド
   レス信号とを外部制御信号に従って選択的に受け付ける
   機能を持ち、かつスタティック型回路により構成された
   カラムアドレス選択回路と、上記外部制御信号に従って
   外部端子から入力されるアドレス信号を初期値として取
   り込み、かつカラムアドレスストローブ信号に基づいて
   形成されたパルス信号を計数するアドレスカウンタ回路
   と、上記メモリアレイのデータ線と共通データ線との間
   に設けられ、カラムデコーダの出力により制御されるカ
   ラム選択回路と、上記共通データ線の信号を増幅するス
   タティック型回路により構成されたデータ出力回路とを
   含むことを特徴とするダイナミック型ＲＡＭ。 ２、上記カラムアドレスバッファ、アドレスカウンタ回
   路、カラムアドレスデコーダ及びデータ出力回路は、Ｃ
   ＭＯＳスタティック型回路により構成されるものである
   ことを特徴とする特許請求の範囲第１項記載のダイナミ
   ック型ＲＡＭ。