JPH04229482A - Ｄｒａｍメモリ・システム - Google Patents
Ｄｒａｍメモリ・システムInfo
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- JPH04229482A JPH04229482A JP3138640A JP13864091A JPH04229482A JP H04229482 A JPH04229482 A JP H04229482A JP 3138640 A JP3138640 A JP 3138640A JP 13864091 A JP13864091 A JP 13864091A JP H04229482 A JPH04229482 A JP H04229482A
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- Japan
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- dram
- strobe signal
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
-
- G—PHYSICS
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス半導体メモリ（ＤＲＡＭ）に関し、より具
体的には、ＤＲＡＭにおける行リセット／プリチャージ
時間に利用できる時間を増加させるためのシステムに関
する。
ム・アクセス半導体メモリ（ＤＲＡＭ）に関し、より具
体的には、ＤＲＡＭにおける行リセット／プリチャージ
時間に利用できる時間を増加させるためのシステムに関
する。
【０００２】
【従来の技術】最近のＤＲＡＭでは、行アドレスと列ア
ドレスが１対の外部クロックに応答して１組のアドレス
端子を介して多重化されるアドレス方式が採用されてい
る。第１クロックは行アドレス・ストローブ（ＲＡＳＮ
）を発生し、第２クロックは列アドレス・ストローブ（
ＣＡＳＮ）を発生する。このアドレス指定技法の利点は
、チップへのアドレス入力のために使用される線または
端子の数が半減するために、入出力端子用に必要なチッ
プ面積が大幅に削減できることである。
ドレスが１対の外部クロックに応答して１組のアドレス
端子を介して多重化されるアドレス方式が採用されてい
る。第１クロックは行アドレス・ストローブ（ＲＡＳＮ
）を発生し、第２クロックは列アドレス・ストローブ（
ＣＡＳＮ）を発生する。このアドレス指定技法の利点は
、チップへのアドレス入力のために使用される線または
端子の数が半減するために、入出力端子用に必要なチッ
プ面積が大幅に削減できることである。
【０００３】ＤＲＡＭの１読出し／書込みサイクル中に
、ＲＡＳＮ信号はこの時間の一部分の間活動状態となり
、残りの時間は非活動状態である。ＲＡＳＮ信号が活動
状態のとき、ＲＡＳＮ信号は論理的低レベルにあり、非
活動状態のときは論理的高レベルにある。ＲＡＳＮ信号
が非活動状態にあるとき、ＤＲＡＭ回路のプリセット及
びリチャージが行われ、次のメモリ・サイクルの準備が
できる。ＤＲＡＭセルにＰＭＯＳアクセス・トランジス
タを使用すると仮定すると、この段階で、ワード線（す
なわちＸアドレス線）が、活動状態（低論理レベル）か
ら待機状態（高論理レベル）に復元され、内部読出し／
書込みサイクルでメモリ・セル記憶キャパシタに電荷が
再蓄積され、アドレス・バッファ及びセンス振幅器がリ
セットされ、ビット線がプリチャージされる。
、ＲＡＳＮ信号はこの時間の一部分の間活動状態となり
、残りの時間は非活動状態である。ＲＡＳＮ信号が活動
状態のとき、ＲＡＳＮ信号は論理的低レベルにあり、非
活動状態のときは論理的高レベルにある。ＲＡＳＮ信号
が非活動状態にあるとき、ＤＲＡＭ回路のプリセット及
びリチャージが行われ、次のメモリ・サイクルの準備が
できる。ＤＲＡＭセルにＰＭＯＳアクセス・トランジス
タを使用すると仮定すると、この段階で、ワード線（す
なわちＸアドレス線）が、活動状態（低論理レベル）か
ら待機状態（高論理レベル）に復元され、内部読出し／
書込みサイクルでメモリ・セル記憶キャパシタに電荷が
再蓄積され、アドレス・バッファ及びセンス振幅器がリ
セットされ、ビット線がプリチャージされる。
【０００４】ＤＲＡＭは、パーソナル・コンピュータ（
ＰＣ）に広く使用されている。パーソナル・コンピュー
タのクロックが８または１０ｍＨｚのとき、ほとんどの
ＤＲＡＭは、ＰＣの中央演算処理装置（ＣＰＵ）に遅れ
ずについていくのに十分な程度に高速である。ＣＰＵの
クロックがより高速になると、通常のＤＲＡＭはＣＰＵ
のクロック速度についていけず、したがってシステム性
能が低下する。
ＰＣ）に広く使用されている。パーソナル・コンピュー
タのクロックが８または１０ｍＨｚのとき、ほとんどの
ＤＲＡＭは、ＰＣの中央演算処理装置（ＣＰＵ）に遅れ
ずについていくのに十分な程度に高速である。ＣＰＵの
クロックがより高速になると、通常のＤＲＡＭはＣＰＵ
のクロック速度についていけず、したがってシステム性
能が低下する。
【０００５】一般的に、ＣＰＵの性能は、メモリ・アク
セスが２ＣＰＵクロック・サイクルで行われるとき、最
良である。しかしながら、別のシステム要件から、しば
しば追加のクロック・サイクルをメモリ・アクセス動作
に使用する必要が生ずる。たとえば、ＩＢＭ ＰＳ／
２などのパーソナル・コンピュータでは、メモリ・アク
セスは３クロック・サイクルで行われる。このようなシ
ステムでは、ＲＡＳＮ信号は第１クロック・サイクルの
開始直後に高レベルすなわち非活動状態にプルされ、第
２クロック・サイクルの開始時に低レベルの活動状態に
プルされる。ＲＡＳＮ信号が非活動状態にある期間中に
、ＤＲＡＭはリセット／プリチャージ動作を実行する。
セスが２ＣＰＵクロック・サイクルで行われるとき、最
良である。しかしながら、別のシステム要件から、しば
しば追加のクロック・サイクルをメモリ・アクセス動作
に使用する必要が生ずる。たとえば、ＩＢＭ ＰＳ／
２などのパーソナル・コンピュータでは、メモリ・アク
セスは３クロック・サイクルで行われる。このようなシ
ステムでは、ＲＡＳＮ信号は第１クロック・サイクルの
開始直後に高レベルすなわち非活動状態にプルされ、第
２クロック・サイクルの開始時に低レベルの活動状態に
プルされる。ＲＡＳＮ信号が非活動状態にある期間中に
、ＤＲＡＭはリセット／プリチャージ動作を実行する。
【０００６】ＣＰＵが８または１０ｍＨｚクロックで動
作するかぎり、各クロック・サイクルは少なくとも１０
０ナノ秒の長さであり、ＤＲＡＭのリセット／プリチャ
ージ機能を実行するのに十分すぎる時間がある。しかし
、３３ｍＨｚのＣＰＵクロックを使用する場合は、各Ｃ
ＰＵクロック・サイクルは３０ナノ秒であり、コンピュ
ータによって発生されるＲＡＳＮ信号はリセット／プリ
チャージ機能のために約２０ナノ秒の時間しか与えない
。これは、３０ナノ秒のリセット／プリチャージ時間を
必要とする高速ＤＲＡＭには不十分である。
作するかぎり、各クロック・サイクルは少なくとも１０
０ナノ秒の長さであり、ＤＲＡＭのリセット／プリチャ
ージ機能を実行するのに十分すぎる時間がある。しかし
、３３ｍＨｚのＣＰＵクロックを使用する場合は、各Ｃ
ＰＵクロック・サイクルは３０ナノ秒であり、コンピュ
ータによって発生されるＲＡＳＮ信号はリセット／プリ
チャージ機能のために約２０ナノ秒の時間しか与えない
。これは、３０ナノ秒のリセット／プリチャージ時間を
必要とする高速ＤＲＡＭには不十分である。
【０００７】ＣＰＵの内部ＲＡＳＮ発生機能及び回路を
３３ｍＨｚクロックに対処できるように再設計すること
を避ける様々な代替方法があるが、どれも魅力的ではな
い。第１は、リセット／プリチャージ時間がより高速な
新しいチップが設計できることである。これは、より先
端の（そして高価な）ＣＭＯＳ技術を使用しない限り達
成することがきわめて難しい。同様に、パーソナル・コ
ンピュータの内部再設計によっても同じ操作が達成でき
るが、他の既設計のパーソナル・コンピュータとの互換
性の問題が生ずる。
３３ｍＨｚクロックに対処できるように再設計すること
を避ける様々な代替方法があるが、どれも魅力的ではな
い。第１は、リセット／プリチャージ時間がより高速な
新しいチップが設計できることである。これは、より先
端の（そして高価な）ＣＭＯＳ技術を使用しない限り達
成することがきわめて難しい。同様に、パーソナル・コ
ンピュータの内部再設計によっても同じ操作が達成でき
るが、他の既設計のパーソナル・コンピュータとの互換
性の問題が生ずる。
【０００８】その他に、延長されたオンチップ内部プリ
チャージ・サイクルを使用することによって、この問題
に対処しようとする試みもあった。このサイクルは、Ｒ
ＡＳＮ信号の立上り時に開始し、低レベル（活動）状態
から高レベル（非活動）状態に変化する。このオンチッ
プ発生サイクルは、クロック・チェインによって実施さ
れ、ＲＡＳＮ非活動時間の延長をもたらし、ＤＲＡＭの
リセットとリチャージを共に可能にする。この実施態様
は、標準ＣＰＵ発生ＲＡＳＮ信号の使用を可能にするが
、ＲＡＳＮ信号の低レベルから高レベルへの信号遷移の
開始によってトリガされる長いタイミング・チェインを
利用する。その結果、このタイミング・チェインは、常
時、全ＲＡＳＮリセット／プリチャージ時間のためのタ
イムアウト期間を作らなければならない。このタイミン
グ・チェイン中で、温度変化、製造上のばらつきなどか
ら生ずる遅延の変動による、不正確なタイミングが発生
する。このような実施態様は、小林等の“Ａ ４７ｎ
ｓ ６４ＫＷ ｂｙ ４ｂＣＭＯＳ ＤＲＡＭ
ｗｉｔｈ Ｒｅｌａｘｅｄ Ｔｉｍｉｎｇ
Ｒｅｑｕｉｒｅｍｅｎｔｓ”，Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ １９８６ ＩＥＥＥＩｎｔｅ
ｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．２６
０，２６１及び小林等の“Ａ Ｈｉｇｈ Ｓｐｅｅ
ｄ ６４ｋ ｂｙ ４ ＣＭＯＳ ＤＲＡＭ
Ｕｓｉｎｇ Ｏｎ−ｃｈｉｐＳｅｌｆ−Ｔｉｍｉ
ｎｇ Ｔｅｃｈｎｉｑｕｅｓ”，ＩＥＥＥ Ｊｏｕ
ｒｎａｌｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ，Ｖｏｌ．ＳＣ−２１，Ｎｏ．５，Ｏｃｔｏｂ
ｅｒ，１９８６，ｐｐ．６５５−６６０に記載されてい
る。
チャージ・サイクルを使用することによって、この問題
に対処しようとする試みもあった。このサイクルは、Ｒ
ＡＳＮ信号の立上り時に開始し、低レベル（活動）状態
から高レベル（非活動）状態に変化する。このオンチッ
プ発生サイクルは、クロック・チェインによって実施さ
れ、ＲＡＳＮ非活動時間の延長をもたらし、ＤＲＡＭの
リセットとリチャージを共に可能にする。この実施態様
は、標準ＣＰＵ発生ＲＡＳＮ信号の使用を可能にするが
、ＲＡＳＮ信号の低レベルから高レベルへの信号遷移の
開始によってトリガされる長いタイミング・チェインを
利用する。その結果、このタイミング・チェインは、常
時、全ＲＡＳＮリセット／プリチャージ時間のためのタ
イムアウト期間を作らなければならない。このタイミン
グ・チェイン中で、温度変化、製造上のばらつきなどか
ら生ずる遅延の変動による、不正確なタイミングが発生
する。このような実施態様は、小林等の“Ａ ４７ｎ
ｓ ６４ＫＷ ｂｙ ４ｂＣＭＯＳ ＤＲＡＭ
ｗｉｔｈ Ｒｅｌａｘｅｄ Ｔｉｍｉｎｇ
Ｒｅｑｕｉｒｅｍｅｎｔｓ”，Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ １９８６ ＩＥＥＥＩｎｔｅ
ｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．２６
０，２６１及び小林等の“Ａ Ｈｉｇｈ Ｓｐｅｅ
ｄ ６４ｋ ｂｙ ４ ＣＭＯＳ ＤＲＡＭ
Ｕｓｉｎｇ Ｏｎ−ｃｈｉｐＳｅｌｆ−Ｔｉｍｉ
ｎｇ Ｔｅｃｈｎｉｑｕｅｓ”，ＩＥＥＥ Ｊｏｕ
ｒｎａｌｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ，Ｖｏｌ．ＳＣ−２１，Ｎｏ．５，Ｏｃｔｏｂ
ｅｒ，１９８６，ｐｐ．６５５−６６０に記載されてい
る。
【０００９】この分野の他の従来技術は、以下の通りで
ある。
ある。
【００１０】米国特許第４６０２３５６号は、いわゆる
アドレス多重アクセス方式で動作する半導体メモリ素子
を記述している。このメモリ素子の行部分は、行アドレ
ス・ストローブ信号を受け取ることによってイネーブル
される。メモリ素子の列部分は、列アドレス・ストロー
ブ信号と、行部分からそのイネーブル状態中に供給され
たタイミング制御信号の両方を同時に受け取ることによ
ってイネーブルされる。列部分内の列アドレス・バッフ
ァは、列アドレス・ストローブ信号とタイミング制御信
号の両方を同時に受け取ることによってイネーブルされ
る。このタイミング制御信号は、ある回路が行アドレス
・ストローブ信号を検出し保持するとき、その回路から
発生される。
アドレス多重アクセス方式で動作する半導体メモリ素子
を記述している。このメモリ素子の行部分は、行アドレ
ス・ストローブ信号を受け取ることによってイネーブル
される。メモリ素子の列部分は、列アドレス・ストロー
ブ信号と、行部分からそのイネーブル状態中に供給され
たタイミング制御信号の両方を同時に受け取ることによ
ってイネーブルされる。列部分内の列アドレス・バッフ
ァは、列アドレス・ストローブ信号とタイミング制御信
号の両方を同時に受け取ることによってイネーブルされ
る。このタイミング制御信号は、ある回路が行アドレス
・ストローブ信号を検出し保持するとき、その回路から
発生される。
【００１１】米国特許第４６０８６６６号は、大容量高
速半導体メモリを開示している。ダイナミック・メモリ
・セル・アレイ内のダイナミック・メモリ・セル行に対
応するスタティック・メモリ・セル行が設けられる。情
報は、スタティック・メモリ・セル行内のスタティック
・メモリ・セルと、それに対応するダイナミック・メモ
リ・セルとの間の転送手段によって転送される。必要な
読出し／書込み操作のための外部からのアクセスは、ス
タティック・メモリ・セル行に対して行われる。
速半導体メモリを開示している。ダイナミック・メモリ
・セル・アレイ内のダイナミック・メモリ・セル行に対
応するスタティック・メモリ・セル行が設けられる。情
報は、スタティック・メモリ・セル行内のスタティック
・メモリ・セルと、それに対応するダイナミック・メモ
リ・セルとの間の転送手段によって転送される。必要な
読出し／書込み操作のための外部からのアクセスは、ス
タティック・メモリ・セル行に対して行われる。
【００１２】米国特許第４６３８４６２号は、メモリ・
アレイ用の自己調時プリチャージ回路を開示している。 この回路は、複数の立下り検出器の出力に接続されたＸ
線相補回路、及びＸ線相補回路の出力に接続されたプリ
チャージ発生回路からなる。各立下り検出器は、システ
ム・メモリ・アレイの別々のワード線に接続される。動
作の際には、プリチャージ発生回路は、立下り検出器に
接続された選択されたワード線がリセットしたときに活
動化される、立下り検出器からの出力線上の信号によっ
てトリガされる。
アレイ用の自己調時プリチャージ回路を開示している。 この回路は、複数の立下り検出器の出力に接続されたＸ
線相補回路、及びＸ線相補回路の出力に接続されたプリ
チャージ発生回路からなる。各立下り検出器は、システ
ム・メモリ・アレイの別々のワード線に接続される。動
作の際には、プリチャージ発生回路は、立下り検出器に
接続された選択されたワード線がリセットしたときに活
動化される、立下り検出器からの出力線上の信号によっ
てトリガされる。
【００１３】米国特許第４６３６９８９号は、アドレス
・ストローブ信号に応答してアクセスされ、アドレス・
ストローブ信号が発生されないときリフレッシュ・クロ
ック・パルスを発生するクロック生成機構と、リフレッ
シュ・クロック・パルスをカウントすることによってリ
フレッシュ・アドレスを増分するアドレス・カウンタと
からなる自動リフレッシュ回路をもつＤＲＡＭを開示し
ている。メモリ・セル内に保持された情報は、自動リフ
レッシュ回路の動作によって自動的にリフレッシュされ
る。この構成のＤＲＡＭは、リフレッシュ動作用の特別
の外部端子、及びそれに関連する外部回路を必要としな
い。したがって、この構成のランダム・アクセス・メモ
リは、実質的に疑似スタティック・ランダム・アクセス
・メモリとなる。
・ストローブ信号に応答してアクセスされ、アドレス・
ストローブ信号が発生されないときリフレッシュ・クロ
ック・パルスを発生するクロック生成機構と、リフレッ
シュ・クロック・パルスをカウントすることによってリ
フレッシュ・アドレスを増分するアドレス・カウンタと
からなる自動リフレッシュ回路をもつＤＲＡＭを開示し
ている。メモリ・セル内に保持された情報は、自動リフ
レッシュ回路の動作によって自動的にリフレッシュされ
る。この構成のＤＲＡＭは、リフレッシュ動作用の特別
の外部端子、及びそれに関連する外部回路を必要としな
い。したがって、この構成のランダム・アクセス・メモ
リは、実質的に疑似スタティック・ランダム・アクセス
・メモリとなる。
【００１４】米国特許第４３７６９８９号は、行イネー
ブル・バッファ、行アドレス・バッファ、ワード・デコ
ーダ、列イネーブル・バッファ、列アドレス・バッファ
、及び列デコーダなど、メモリを制御するための複数の
機能ブロックまたはインターフェース回路を含むＤＲＡ
Ｍを記述している。このＤＲＡＭの各機能ブロックは、
後続の機能ブロックからの信号によって順次リセットさ
れるので、後続段階の機能ブロックの動力操作がこのリ
セット信号によって示され、したがって次の処理を実行
する準備のできた状態に戻る。
ブル・バッファ、行アドレス・バッファ、ワード・デコ
ーダ、列イネーブル・バッファ、列アドレス・バッファ
、及び列デコーダなど、メモリを制御するための複数の
機能ブロックまたはインターフェース回路を含むＤＲＡ
Ｍを記述している。このＤＲＡＭの各機能ブロックは、
後続の機能ブロックからの信号によって順次リセットさ
れるので、後続段階の機能ブロックの動力操作がこのリ
セット信号によって示され、したがって次の処理を実行
する準備のできた状態に戻る。
【００１５】米国特許第４６１８９４７号は、いわゆる
ニブル、バイト、または拡張ニブル・モードなどの逐次
データ入出力モードを有するＤＲＡＭを開示している。 この素子は、改良されたアドレス・カウンタ回路を使用
して選択された行からのデータにアクセスする。初期列
アドレスは、逐次モードが開始されたときラッチされ、
カウンタは、初期アドレスから開始し、プログラミング
された数のビットをステップする。逐次モードで使用さ
れるビット数は、メタル・マスク・プログラミングによ
って選択することができる。速度の損失を避けるため、
逐次モード用の制御信号が検出される前に、ルックアヘ
ッド回路が逐次モードのためのセットアップを開始する
。
ニブル、バイト、または拡張ニブル・モードなどの逐次
データ入出力モードを有するＤＲＡＭを開示している。 この素子は、改良されたアドレス・カウンタ回路を使用
して選択された行からのデータにアクセスする。初期列
アドレスは、逐次モードが開始されたときラッチされ、
カウンタは、初期アドレスから開始し、プログラミング
された数のビットをステップする。逐次モードで使用さ
れるビット数は、メタル・マスク・プログラミングによ
って選択することができる。速度の損失を避けるため、
逐次モード用の制御信号が検出される前に、ルックアヘ
ッド回路が逐次モードのためのセットアップを開始する
。
【００１６】米国特許第４７２５９４５号は、複数のバ
ンクに編成されたマイクロコンピュータ・メモリ・シス
テムを開示している。各バンクは、スタティック列モー
ドのアレイで構成され、このタイプのＤＲＡＭは、一行
全体を記憶するためのオンチップ・スタティック・バッ
ファをもつ。各バンクに関連したスタティック・バッフ
ァが、分散キャッシュとして機能し、関連したバンクに
関して最後にアクセスされた行を保持することができる
。メモリ・コントローラは、ＣＰＵからまたはメモリ・
バス上の他の素子から実アドレスを受け取り、そのアド
レスからバンク番号及び行番号を抜き出す。メモリ・コ
ントローラは、あるメモリ・バンクに関してアクセスさ
れた行が分散キャッシュ内にあるかどうか判定し、もし
あれば、そのバンクに関する分散キャッシュにアクセス
する。それ以外の場合は、メモリ・コントローラは、分
散キャッシュの内容を、そのバンクに関してアドレスさ
れた行の内容に切り替える。
ンクに編成されたマイクロコンピュータ・メモリ・シス
テムを開示している。各バンクは、スタティック列モー
ドのアレイで構成され、このタイプのＤＲＡＭは、一行
全体を記憶するためのオンチップ・スタティック・バッ
ファをもつ。各バンクに関連したスタティック・バッフ
ァが、分散キャッシュとして機能し、関連したバンクに
関して最後にアクセスされた行を保持することができる
。メモリ・コントローラは、ＣＰＵからまたはメモリ・
バス上の他の素子から実アドレスを受け取り、そのアド
レスからバンク番号及び行番号を抜き出す。メモリ・コ
ントローラは、あるメモリ・バンクに関してアクセスさ
れた行が分散キャッシュ内にあるかどうか判定し、もし
あれば、そのバンクに関する分散キャッシュにアクセス
する。それ以外の場合は、メモリ・コントローラは、分
散キャッシュの内容を、そのバンクに関してアドレスさ
れた行の内容に切り替える。
【００１７】米国特許第４７２２０７４号は、第１のプ
リチャージ等化回路がビット線の選択に先立って入出力
バスをプリチャージし、等化し、続いて第２プリチャー
ジ等化回路がセンス増幅器の駆動動作中にそれらの入出
力バスをプリチャージし、等化する回路を記述している
。このように、入出力バスの電位レベルは、センス増幅
器の駆動動作中に寄生キャパシタンスを介してそれらの
入出力バスに伝送されたセンス増幅器の出力レベルの振
動によって変化するのが防止される。
リチャージ等化回路がビット線の選択に先立って入出力
バスをプリチャージし、等化し、続いて第２プリチャー
ジ等化回路がセンス増幅器の駆動動作中にそれらの入出
力バスをプリチャージし、等化する回路を記述している
。このように、入出力バスの電位レベルは、センス増幅
器の駆動動作中に寄生キャパシタンスを介してそれらの
入出力バスに伝送されたセンス増幅器の出力レベルの振
動によって変化するのが防止される。
【００１８】米国特許第４７５４４３３号は、第１及び
第２の入出力バス、第１及び第２の入出力センス増幅器
、及び第１及び第２の入出力バス・プリチャージ回路を
含むＤＲＡＭを記述している。制御回路は、モード制御
信号の状態に応答して、ある動作モードではＤＲＡＭが
ＣＡＳＮサイクル・ページ・モードによって通常の単一
ビットで動作するように、入出力バス及びプリチャージ
回路の動作をイネーブルする。第２の動作モードでは、
ＣＡＳＮサイクル・ページ・モードによる高速デュアル
・ビットが達成され、入出力バスが交互にイネーブルさ
れる。すなわち、一方のバスはＣＡＳＮが肯定されたと
きイネーブルされ、他方のバスはＣＡＳＮが肯定されな
いときイネーブルされる。デュアル・ビット動作モード
はまた、他方のバスがイネーブルされている期間中イネ
ーブルされない入出力バスのプリチャージを実現する。 このように、デュアル・ビット動作モードでは、ＣＡＳ
Ｎが肯定されたときも肯定されなかったときも、ＤＲＡ
Ｍとの間でデータ転送が行われる。したがって、データ
転送速度が従来のページ動作モードのデータ転送速度の
２倍になる。
第２の入出力バス、第１及び第２の入出力センス増幅器
、及び第１及び第２の入出力バス・プリチャージ回路を
含むＤＲＡＭを記述している。制御回路は、モード制御
信号の状態に応答して、ある動作モードではＤＲＡＭが
ＣＡＳＮサイクル・ページ・モードによって通常の単一
ビットで動作するように、入出力バス及びプリチャージ
回路の動作をイネーブルする。第２の動作モードでは、
ＣＡＳＮサイクル・ページ・モードによる高速デュアル
・ビットが達成され、入出力バスが交互にイネーブルさ
れる。すなわち、一方のバスはＣＡＳＮが肯定されたと
きイネーブルされ、他方のバスはＣＡＳＮが肯定されな
いときイネーブルされる。デュアル・ビット動作モード
はまた、他方のバスがイネーブルされている期間中イネ
ーブルされない入出力バスのプリチャージを実現する。 このように、デュアル・ビット動作モードでは、ＣＡＳ
Ｎが肯定されたときも肯定されなかったときも、ＤＲＡ
Ｍとの間でデータ転送が行われる。したがって、データ
転送速度が従来のページ動作モードのデータ転送速度の
２倍になる。
【００１９】米国特許第４８００５３１号は、第１段が
ＮＯＲゲートである入力アドレス・バッファをもつＤＲ
ＡＭを開示している。このＮＯＲゲートの出力は、この
ＮＯＲゲートの低速状態にプリセットされているラッチ
にクロックされる。ＮＯＲゲートは、そのＮＯＲゲート
の出力がラッチにクロックされるのとは独立にクロック
される。リフレッシュ制御回路は、やはりラッチにクロ
ックされる出力をもつ。ラッチは、ワード線を選択する
ための内部アドレス信号を提供する。この内部アドレス
信号は、ＤＲＡＭがデータ・サイクルを実行していると
きはＮＯＲゲートの出力を表し、ＤＲＡＭがリフレッシ
ュ・サイクルを実行しているときはリフレッシュ制御回
路の出力を表す。
ＮＯＲゲートである入力アドレス・バッファをもつＤＲ
ＡＭを開示している。このＮＯＲゲートの出力は、この
ＮＯＲゲートの低速状態にプリセットされているラッチ
にクロックされる。ＮＯＲゲートは、そのＮＯＲゲート
の出力がラッチにクロックされるのとは独立にクロック
される。リフレッシュ制御回路は、やはりラッチにクロ
ックされる出力をもつ。ラッチは、ワード線を選択する
ための内部アドレス信号を提供する。この内部アドレス
信号は、ＤＲＡＭがデータ・サイクルを実行していると
きはＮＯＲゲートの出力を表し、ＤＲＡＭがリフレッシ
ュ・サイクルを実行しているときはリフレッシュ制御回
路の出力を表す。
【００２０】米国特許第４７５８９８７号は、メモリ・
セルのワード線がビット線とほぼ直交して設けられてい
るダイナミック・ランダム・アクセス・メモリを開示し
ている。メモリ・セルは、ビット線とメモリ・セル・ワ
ード線の交点に設けられる。センス増幅器が、ビット線
対に接続されている。スタティック・メモリ・セルもビ
ット線に接続され、補助メモリ・セルとして働く。ある
メモリ・セル・ワード線が選択されたとき、スタティッ
ク・メモリ・セルは、選択されたワード線に接続された
メモリ・セルのアレイ内に蓄積されたデータ電圧を、別
のワード線が選択されるまで静的に保持する。このよう
に、ビット線のプリチャージ期間中、データ電圧はスタ
ティック・メモリ・セル内に保持される。したがって、
たとえプリチャージ期間中でも、データの読出し／書込
みが可能である。
セルのワード線がビット線とほぼ直交して設けられてい
るダイナミック・ランダム・アクセス・メモリを開示し
ている。メモリ・セルは、ビット線とメモリ・セル・ワ
ード線の交点に設けられる。センス増幅器が、ビット線
対に接続されている。スタティック・メモリ・セルもビ
ット線に接続され、補助メモリ・セルとして働く。ある
メモリ・セル・ワード線が選択されたとき、スタティッ
ク・メモリ・セルは、選択されたワード線に接続された
メモリ・セルのアレイ内に蓄積されたデータ電圧を、別
のワード線が選択されるまで静的に保持する。このよう
に、ビット線のプリチャージ期間中、データ電圧はスタ
ティック・メモリ・セル内に保持される。したがって、
たとえプリチャージ期間中でも、データの読出し／書込
みが可能である。
【００２１】特開昭６０−２１１６９６号は、レベル調
節回路によってプリチャージ・レベルをわずかに下げ、
同時にメモリ・セルの選択動作を同期化することによっ
て、ダイナミックＲＡＭを高速で読み出すための技法に
関するものである。
節回路によってプリチャージ・レベルをわずかに下げ、
同時にメモリ・セルの選択動作を同期化することによっ
て、ダイナミックＲＡＭを高速で読み出すための技法に
関するものである。
【００２２】特開昭６１−２３０６９７号は、アドレス
・デコーダ回路のプリチャージ・レベルを電源電圧の約
半分に下げることによって、ダイナミック半導体メモリ
素子のアクセス時間を短縮し、高速動作を達成する技法
に関するものである。
・デコーダ回路のプリチャージ・レベルを電源電圧の約
半分に下げることによって、ダイナミック半導体メモリ
素子のアクセス時間を短縮し、高速動作を達成する技法
に関するものである。
【００２３】特開昭６１−２２２０８９号は、ＭＯＳＦ
ＥＴを使って高抵抗をもつ能動負荷を時分割でプリチャ
ージすることによって、アクセス時間を短縮し、読出し
動作を安定化するための方法及び回路に関するものであ
る。
ＥＴを使って高抵抗をもつ能動負荷を時分割でプリチャ
ージすることによって、アクセス時間を短縮し、読出し
動作を安定化するための方法及び回路に関するものであ
る。
【００２４】特開昭６１−１２６６８３号は、プリチャ
ージによる遅延を減らし、複数の電流経路をもつビット
線をプリチャージすることによって動作を高速にする回
路を開示している。
ージによる遅延を減らし、複数の電流経路をもつビット
線をプリチャージすることによって動作を高速にする回
路を開示している。
【００２５】ヨーロッパ特許出願第８０１０１７７７．
３号は、低い消費電力で高速で動作可能な記憶装置を開
示している。この装置では、行アドレス情報及び列アド
レス情報が、それぞれ行ストローブ信号及び列ストロー
ブ信号と同期して取り込まれ、行アドレスに応答してリ
フレッシュが行われる。この装置は、複数のグループの
選択ゲートを含み、取り込まれた列アドレス情報を複数
の列アドレス・デコーダの一部に選択的に供給する。
３号は、低い消費電力で高速で動作可能な記憶装置を開
示している。この装置では、行アドレス情報及び列アド
レス情報が、それぞれ行ストローブ信号及び列ストロー
ブ信号と同期して取り込まれ、行アドレスに応答してリ
フレッシュが行われる。この装置は、複数のグループの
選択ゲートを含み、取り込まれた列アドレス情報を複数
の列アドレス・デコーダの一部に選択的に供給する。
【００２６】ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏｌ．３１，
Ｎｏ．２，Ｊｕｌｙ １９８８，ｐ．２４に記載の論
文“Ｅａｒｌｙ Ｒｅａｄ ｏｆ Ｄｙｎａｍｉ
ｃ ＲＡＭ ｉｎ ａｎ Ｉｎｔｅｌ ８０
２８６ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ−Ｂａｓｅｄ
Ｓｙｓｔｅｍ”は、Ｉｎｔｅｌ ８０２８６マイ
クロプロセッサをベースとするシステムでＤＲＡＭの早
期読出しを利用してメモリ読出し中における追加の待機
状態を不要にする。
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏｌ．３１，
Ｎｏ．２，Ｊｕｌｙ １９８８，ｐ．２４に記載の論
文“Ｅａｒｌｙ Ｒｅａｄ ｏｆ Ｄｙｎａｍｉ
ｃ ＲＡＭ ｉｎ ａｎ Ｉｎｔｅｌ ８０
２８６ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ−Ｂａｓｅｄ
Ｓｙｓｔｅｍ”は、Ｉｎｔｅｌ ８０２８６マイ
クロプロセッサをベースとするシステムでＤＲＡＭの早
期読出しを利用してメモリ読出し中における追加の待機
状態を不要にする。
【００２７】
【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭのリセット／プリチャージ時間の延長を可能にする
システムを提供することである。
ＡＭのリセット／プリチャージ時間の延長を可能にする
システムを提供することである。
【００２８】本発明の別の目的は、ＣＰＵで発生された
ＲＡＳＮ信号の変更を必要とせずに、ＤＲＡＭのＲＡＳ
Ｎリセット／プリチャージ時間を緩和するためのシステ
ムを提供することである。
ＲＡＳＮ信号の変更を必要とせずに、ＤＲＡＭのＲＡＳ
Ｎリセット／プリチャージ時間を緩和するためのシステ
ムを提供することである。
【００２９】本発明の別の目的は、ＤＲＡＭのＲＡＳＮ
リセット／プリチャージ時間を緩和すると同時に、従来
可能であったよりも正確なリセット／プリチャージ時間
を提供するためのシステムを提供することである。
リセット／プリチャージ時間を緩和すると同時に、従来
可能であったよりも正確なリセット／プリチャージ時間
を提供するためのシステムを提供することである。
【００３０】
【課題を解決するための手段】行及び列に配列された複
数のメモリ・セルをもつＤＲＡＭメモリ・システムにつ
いて説明する。このシステムは、行アドレス・バッファ
と、行アドレス・ストローブ信号を発生するための回路
とを含む。この行アドレス・ストローブ信号は、各ＤＲ
ＡＭメモリ・サイクル中に活動レベルと非活動レベルの
両方、及びそれらのレベル間で第１遷移及び第２遷移を
示す。読込み回路は、ＤＲＡＭの行アドレス・バッファ
に行アドレスを読み込ませる。遅延回路は、行アドレス
・ストローブ信号の遅延した遅相遷移即ち後縁の遷移に
応答して、行アドレス・バッファからの出力を遅延させ
る、持続時間の延長した制御信号を提供する。リセット
／プリチャージ回路は、非活動行アドレス・ストローブ
信号の間及び持続時間が延長された制御信号の間に活動
状態となって、ＤＲＡＭ内の各回路及び各メモリ・セル
をリセットおよびプリチャージさせる。
数のメモリ・セルをもつＤＲＡＭメモリ・システムにつ
いて説明する。このシステムは、行アドレス・バッファ
と、行アドレス・ストローブ信号を発生するための回路
とを含む。この行アドレス・ストローブ信号は、各ＤＲ
ＡＭメモリ・サイクル中に活動レベルと非活動レベルの
両方、及びそれらのレベル間で第１遷移及び第２遷移を
示す。読込み回路は、ＤＲＡＭの行アドレス・バッファ
に行アドレスを読み込ませる。遅延回路は、行アドレス
・ストローブ信号の遅延した遅相遷移即ち後縁の遷移に
応答して、行アドレス・バッファからの出力を遅延させ
る、持続時間の延長した制御信号を提供する。リセット
／プリチャージ回路は、非活動行アドレス・ストローブ
信号の間及び持続時間が延長された制御信号の間に活動
状態となって、ＤＲＡＭ内の各回路及び各メモリ・セル
をリセットおよびプリチャージさせる。
【００３１】
【実施例】図１を参照すると、３つのＣＰＵクロック・
サイクルを使用する従来技術のＤＲＡＭのメモリ・サイ
クルの波形図が示されている。このようなＤＲＡＭ動作
は、マイクロチャネル構成を使用したパーソナル・コン
ピュータ（たとえばＩＢＭＰＳ２）で見られる。クロッ
ク・サイクルＴ０の開始時に、低（活動）レベルから高
（非活動）レベルへのＲＡＳＮ信号遷移と、ＲＡＳＮリ
セット／プリチャージ・サイクルが開始する。次の読出
し、書込み、またはリフレッシュ・サイクルに備えて、
ＤＲＡＭ内でリセット／プリチャージ動作が行われるの
はこの期間中である。
サイクルを使用する従来技術のＤＲＡＭのメモリ・サイ
クルの波形図が示されている。このようなＤＲＡＭ動作
は、マイクロチャネル構成を使用したパーソナル・コン
ピュータ（たとえばＩＢＭＰＳ２）で見られる。クロッ
ク・サイクルＴ０の開始時に、低（活動）レベルから高
（非活動）レベルへのＲＡＳＮ信号遷移と、ＲＡＳＮリ
セット／プリチャージ・サイクルが開始する。次の読出
し、書込み、またはリフレッシュ・サイクルに備えて、
ＤＲＡＭ内でリセット／プリチャージ動作が行われるの
はこの期間中である。
【００３２】Ｔ０クロック・サイクルで、アドレス線が
遷移して、ＤＲＡＭへの読込みに備えて時刻Ａでアドレ
スがＤＲＡＭコントローラ・レジスタに読み込めるよう
にする。時刻Ｂで、ＲＡＳＮ信号が低レベルに遷移し、
ＤＲＡＭコントローラ・レジスタ内のアドレスがＤＲＡ
Ｍチップの行アドレス・バッファに読み込まれる。続い
て時刻Ｃで、列アドレスが、ＤＲＡＭコントローラ内の
列アドレス・レジスタに読み込まれる。クロック・サイ
クルＴ２の始めに、列アドレス・ストローブ（ＣＡＳＮ
）が低レベルの活動状態に遷移して、列アドレス信号を
ＤＲＡＭチップ上の列アドレス・バッファに読み込ませ
る。その後、アドレスがデコードされ、読出し動作、書
込み動作、またはリフレッシュ動作のいずれかが行われ
る。
遷移して、ＤＲＡＭへの読込みに備えて時刻Ａでアドレ
スがＤＲＡＭコントローラ・レジスタに読み込めるよう
にする。時刻Ｂで、ＲＡＳＮ信号が低レベルに遷移し、
ＤＲＡＭコントローラ・レジスタ内のアドレスがＤＲＡ
Ｍチップの行アドレス・バッファに読み込まれる。続い
て時刻Ｃで、列アドレスが、ＤＲＡＭコントローラ内の
列アドレス・レジスタに読み込まれる。クロック・サイ
クルＴ２の始めに、列アドレス・ストローブ（ＣＡＳＮ
）が低レベルの活動状態に遷移して、列アドレス信号を
ＤＲＡＭチップ上の列アドレス・バッファに読み込ませ
る。その後、アドレスがデコードされ、読出し動作、書
込み動作、またはリフレッシュ動作のいずれかが行われ
る。
【００３３】上述したように、ＣＰＵを動作させるため
に３３ｍＨｚ以上のクロックが使用されるとき、ＲＡＳ
Ｎ信号が高レベルの非活動状態にある時間は、高速ＤＲ
ＡＭの完全なリセット／プリチャージを行うには不十分
である。
に３３ｍＨｚ以上のクロックが使用されるとき、ＲＡＳ
Ｎ信号が高レベルの非活動状態にある時間は、高速ＤＲ
ＡＭの完全なリセット／プリチャージを行うには不十分
である。
【００３４】図２には、図１の波形を実施した従来技術
の高速ＤＲＡＭメモリ・チップの図が示されている。記
憶セルの１対の６４Ｋアレイ１０及び１２が、列デコー
ダ１４及びワード線（ＷＬ）（行）ドライバ１６によっ
てアクセスされる。行アドレスは行アドレス・バッファ
１８中に受け取られ、列アドレスは列アドレス・バッフ
ァ２０中に受け取られる。ＣＰＵによって発生されたＲ
ＡＳＮ信号が、端子２２を介してＲＡＳ発生回路２４に
印加され、回路２４が２つの信号を発生する。第１のも
のは、ＰＲＡＳＢＩと呼ばれる信号で、行（ワード）ア
ドレス信号をラッチするよう行アドレス・バッファ１８
に指示する。これは、図１の時刻Ｂに行われる。行アド
レス・バッファ１８はただちに、線２６上の行アドレス
に対応する真信号（Ｔ）と補信号（Ｃ）を表す。
の高速ＤＲＡＭメモリ・チップの図が示されている。記
憶セルの１対の６４Ｋアレイ１０及び１２が、列デコー
ダ１４及びワード線（ＷＬ）（行）ドライバ１６によっ
てアクセスされる。行アドレスは行アドレス・バッファ
１８中に受け取られ、列アドレスは列アドレス・バッフ
ァ２０中に受け取られる。ＣＰＵによって発生されたＲ
ＡＳＮ信号が、端子２２を介してＲＡＳ発生回路２４に
印加され、回路２４が２つの信号を発生する。第１のも
のは、ＰＲＡＳＢＩと呼ばれる信号で、行（ワード）ア
ドレス信号をラッチするよう行アドレス・バッファ１８
に指示する。これは、図１の時刻Ｂに行われる。行アド
レス・バッファ１８はただちに、線２６上の行アドレス
に対応する真信号（Ｔ）と補信号（Ｃ）を表す。
【００３５】ＲＡＳ発生回路２４はまた、ＰＲＡＳＢＩ
Ｉと呼ばれる信号（新しいメモリ・サイクルを開始する
信号）を発生する。このＰＲＡＳＢＩＩ信号は、ブース
ト・ワード線クロック（ＢＷＬ）２８をトリガさせる。 それに応えて、ＢＷＬ２８からの出力ＰＸが、ワード線
ドライバ１６及びサンプル・アレイ３４に印加される。 線２６上のアドレス真補信号が、行アドレス・デコーダ
（ＲＰＤ）３０内でデコードされ、ワード線ドライバ１
６に印加される。ＢＷＬ２８からの出力は、デコードさ
れたアドレス信号に従ってアレイ１０及び１２にアクセ
スするためにワード線をゲートさせ、また読み出された
データをセンス増幅器３２内にラッチさせる。
Ｉと呼ばれる信号（新しいメモリ・サイクルを開始する
信号）を発生する。このＰＲＡＳＢＩＩ信号は、ブース
ト・ワード線クロック（ＢＷＬ）２８をトリガさせる。 それに応えて、ＢＷＬ２８からの出力ＰＸが、ワード線
ドライバ１６及びサンプル・アレイ３４に印加される。 線２６上のアドレス真補信号が、行アドレス・デコーダ
（ＲＰＤ）３０内でデコードされ、ワード線ドライバ１
６に印加される。ＢＷＬ２８からの出力は、デコードさ
れたアドレス信号に従ってアレイ１０及び１２にアクセ
スするためにワード線をゲートさせ、また読み出された
データをセンス増幅器３２内にラッチさせる。
【００３６】センス増幅器３２のラッチ動作は、サンプ
ル・アレイ３４からの出力によって引き起こされ、それ
によってトリガ・ラッチ・クロック（ＰＳＣＧ）３６が
センス増幅器ラッチング・クロック３８（ＰＳＢＣＧ）
に出力を送る。センス増幅器ラッチング・クロック３８
からの出力が、選択されたセルからのデータ信号をセン
ス増幅器３２内にロックする。
ル・アレイ３４からの出力によって引き起こされ、それ
によってトリガ・ラッチ・クロック（ＰＳＣＧ）３６が
センス増幅器ラッチング・クロック３８（ＰＳＢＣＧ）
に出力を送る。センス増幅器ラッチング・クロック３８
からの出力が、選択されたセルからのデータ信号をセン
ス増幅器３２内にロックする。
【００３７】列アドレスが、列アドレス・バッファ２０
から列プリデコーダ４０（ＣＰＤ）に供給され、次に、
メモリ・サイクル中に動作するように列デコーダ１４に
供給される。リセット／プリチャージ回路３３は、行ア
ドレス・デコーダ３０から線３１を介してリセット／プ
リチャージ回路３３に送られる出力に応答し、アレイ１
０及び１２内のメモリ回路をリセットおよびプリチャー
ジできるようにする。線３１上のレベルは、デコーダ３
０へのアドレス入力が非活動状態のとき、活動化入力を
リセット／プリチャージ回路３３に提供するだけである
。アドレス回路が活動状態になると、リセット／プリチ
ャージ回路３３は非活動化される。図２の回路は従来技
術のものなので、その動作についてはこれ以上は説明し
ない。
から列プリデコーダ４０（ＣＰＤ）に供給され、次に、
メモリ・サイクル中に動作するように列デコーダ１４に
供給される。リセット／プリチャージ回路３３は、行ア
ドレス・デコーダ３０から線３１を介してリセット／プ
リチャージ回路３３に送られる出力に応答し、アレイ１
０及び１２内のメモリ回路をリセットおよびプリチャー
ジできるようにする。線３１上のレベルは、デコーダ３
０へのアドレス入力が非活動状態のとき、活動化入力を
リセット／プリチャージ回路３３に提供するだけである
。アドレス回路が活動状態になると、リセット／プリチ
ャージ回路３３は非活動化される。図２の回路は従来技
術のものなので、その動作についてはこれ以上は説明し
ない。
【００３８】図４には、本発明を取り入れたＤＲＡＭが
示されている。具体的には、ＲＡＳ発生回路２４が新し
い信号ＰＲＡＳＤを提供するように修正され、ＰＲＡＳ
ＢＩ及びＰＲＡＳＢＩＩのタイミング及び機能が変更さ
れている。ＰＲＡＳＢＩが活動状態になったとき、行ア
ドレス・バッファ１８は行アドレスをラッチインする。 行アドレス・バッファ１８からの出力（アドレス Ｔ
／Ｃ）は、ＲＡＳ発生回路２４からの線４２上のＰＲＡ
ＳＤ信号が活動化されるまで遅延される。ＲＡＳ信号に
対してＰＲＡＳＤ信号及びＰＲＡＳＢＩＩ制御信号を遅
延させることによって、以前の行アドレス・ストローブ
・サイクルの遅相遷移が即ち後縁の遷移が延長される。
示されている。具体的には、ＲＡＳ発生回路２４が新し
い信号ＰＲＡＳＤを提供するように修正され、ＰＲＡＳ
ＢＩ及びＰＲＡＳＢＩＩのタイミング及び機能が変更さ
れている。ＰＲＡＳＢＩが活動状態になったとき、行ア
ドレス・バッファ１８は行アドレスをラッチインする。 行アドレス・バッファ１８からの出力（アドレス Ｔ
／Ｃ）は、ＲＡＳ発生回路２４からの線４２上のＰＲＡ
ＳＤ信号が活動化されるまで遅延される。ＲＡＳ信号に
対してＰＲＡＳＤ信号及びＰＲＡＳＢＩＩ制御信号を遅
延させることによって、以前の行アドレス・ストローブ
・サイクルの遅相遷移が即ち後縁の遷移が延長される。
【００３９】図３では、ＰＲＡＳＤ信号及びＰＲＡＳＢ
ＩＩ信号の結果、ＲＡＳリセット／プリチャージ波形が
ＣＰＵクロック・サイクルＴ１にまで十分に延長されて
、リセット／プリチャージ機能に使用できる時間が大幅
に増加することが理解できる。
ＩＩ信号の結果、ＲＡＳリセット／プリチャージ波形が
ＣＰＵクロック・サイクルＴ１にまで十分に延長されて
、リセット／プリチャージ機能に使用できる時間が大幅
に増加することが理解できる。
【００４０】図５には、図４のＲＡＳ発生回路２４の概
略図が示されている。ＲＡＳＮ信号が、端子２２を介し
てトランジスタＱ１及びＱ２に印加され、次にトランジ
スタＱ３及びＱ４を介してノードＮ３及びＮＯＲ回路５
０の入力端に印加される。ＮＯＲ回路５０の入力端にＮ
ＯＲ状態が存在するかぎり、その出力は活動レベルにあ
る。これによって、ＰＲＡＳＢＩ信号、ＰＲＡＳＢＩＩ
信号、及びＰＲＡＳＤ信号が高レベルの非活動状態にさ
れる。
略図が示されている。ＲＡＳＮ信号が、端子２２を介し
てトランジスタＱ１及びＱ２に印加され、次にトランジ
スタＱ３及びＱ４を介してノードＮ３及びＮＯＲ回路５
０の入力端に印加される。ＮＯＲ回路５０の入力端にＮ
ＯＲ状態が存在するかぎり、その出力は活動レベルにあ
る。これによって、ＰＲＡＳＢＩ信号、ＰＲＡＳＢＩＩ
信号、及びＰＲＡＳＤ信号が高レベルの非活動状態にさ
れる。
【００４１】３サイクル・メモリ動作の場合、ヒューズ
５２が切れて、ノードＮ３に現れる信号を遅延回路５４
を介してＮＯＲ回路５０の入力端に印加させる。（遅延
回路５４の細部が、図５の５６に拡大して示してある）
。従って、ノードＮ５にＮＯＲ回路５０からの活動出力
が存在するのは、ノードＮ３のレベルが高レベル状態か
ら低レベル状態に遷移した（ＲＡＳＮリセット／プリチ
ャージ状態の終了を示す）後だけである。この遷移は遅
延され、遅延回路５４を介してＮＯＲ回路５０に達する
。ノードＮ３はＲＡＳＮ入力２２と同じ極性をもつので
、ノードＮ５が活動状態に遷移したときに取り出される
ＰＲＡＳＤ信号６０及びＰＲＡＳＢＩＩ６２信号は、遅
延されたＲＡＳＮ信号の終りに活動化される。これとは
対照的に、ノード５８に現れるＰＲＡＳＢＩ信号は、ノ
ードＮ３が低レベルになり、ただちに行アドレス・バッ
ファ１８内の行アドレスをラッチさせるときに活動化さ
れる。
５２が切れて、ノードＮ３に現れる信号を遅延回路５４
を介してＮＯＲ回路５０の入力端に印加させる。（遅延
回路５４の細部が、図５の５６に拡大して示してある）
。従って、ノードＮ５にＮＯＲ回路５０からの活動出力
が存在するのは、ノードＮ３のレベルが高レベル状態か
ら低レベル状態に遷移した（ＲＡＳＮリセット／プリチ
ャージ状態の終了を示す）後だけである。この遷移は遅
延され、遅延回路５４を介してＮＯＲ回路５０に達する
。ノードＮ３はＲＡＳＮ入力２２と同じ極性をもつので
、ノードＮ５が活動状態に遷移したときに取り出される
ＰＲＡＳＤ信号６０及びＰＲＡＳＢＩＩ６２信号は、遅
延されたＲＡＳＮ信号の終りに活動化される。これとは
対照的に、ノード５８に現れるＰＲＡＳＢＩ信号は、ノ
ードＮ３が低レベルになり、ただちに行アドレス・バッ
ファ１８内の行アドレスをラッチさせるときに活動化さ
れる。
【００４２】２サイクル・メモリを使用する場合は、ヒ
ューズ５２は切れず、回路は、図２に示した従来技術の
回路と同様に動作する。
ューズ５２は切れず、回路は、図２に示した従来技術の
回路と同様に動作する。
【００４３】図６には、行アドレス・バッファ回路１８
の概略図が示されている。この回路は、米国特許第４６
９７１０８号に示された従来技術の回路の修正形である
。修正された部分は、破線の枠６４内に示されている。 アドレス真信号と補信号が、それぞれ端子７２と７４に
現れる。これらの信号は、端子６０に現れるＰＲＡＳＤ
信号によってＮＡＮＤゲート６６及び６８中をゲートさ
れる。端子５８のＰＲＡＳＢＩ信号が活動化され次第、
この回路は、行アドレス入力７０に現れるアドレスをラ
ッチする。端子７２及び７４上のアドレス真出力と補出
力は、端子入力６０のＰＲＡＳＤ信号が活性化されるま
で活動状態にならない。
の概略図が示されている。この回路は、米国特許第４６
９７１０８号に示された従来技術の回路の修正形である
。修正された部分は、破線の枠６４内に示されている。 アドレス真信号と補信号が、それぞれ端子７２と７４に
現れる。これらの信号は、端子６０に現れるＰＲＡＳＤ
信号によってＮＡＮＤゲート６６及び６８中をゲートさ
れる。端子５８のＰＲＡＳＢＩ信号が活動化され次第、
この回路は、行アドレス入力７０に現れるアドレスをラ
ッチする。端子７２及び７４上のアドレス真出力と補出
力は、端子入力６０のＰＲＡＳＤ信号が活性化されるま
で活動状態にならない。
【００４４】上記のことからわかるように、ＲＡＳＮリ
セット／プリチャージ時間は、図５のＮＯＲ回路５０か
ら導かれるオンチップで発生された制御信号によって延
長される。その出力及びその持続時間は、ノード３での
ＲＡＳＮ信号の立下り、及び遅延回路５４を介するその
時間遅延によって制御される。このように、遅延回路に
よる延長は、ＲＡＳＮリセット時間の一部分だけであり
、したがってＲＡＳＮサイクルのより正確なタイミング
が可能になる。
セット／プリチャージ時間は、図５のＮＯＲ回路５０か
ら導かれるオンチップで発生された制御信号によって延
長される。その出力及びその持続時間は、ノード３での
ＲＡＳＮ信号の立下り、及び遅延回路５４を介するその
時間遅延によって制御される。このように、遅延回路に
よる延長は、ＲＡＳＮリセット時間の一部分だけであり
、したがってＲＡＳＮサイクルのより正確なタイミング
が可能になる。
【００４５】
【発明の効果】本発明によって、ＣＰＵ発生のＲＡＳＮ
信号の変更を必要とせずに、ＤＲＡＭのＲＡＳＮリセッ
ト／プリチャージ時間を緩和することができる。
信号の変更を必要とせずに、ＤＲＡＭのＲＡＳＮリセッ
ト／プリチャージ時間を緩和することができる。
【図１】従来技術の３クロック・サイクル・メモリ・ア
クセスを示すタイミング図である。
クセスを示すタイミング図である。
【図２】図１のタイミング図に従って動作する従来技術
のＤＲＡＭのブロック図である。
のＤＲＡＭのブロック図である。
【図３】３クロック・サイクル・メモリ・アクセス、及
び本発明を示すタイミング図である。
び本発明を示すタイミング図である。
【図４】図３に示した新しい信号を実施できるように修
正された、図２のＤＲＡＭのブロック図である。
正された、図２のＤＲＡＭのブロック図である。
【図５】図４に示した新しいタイミング信号を提供する
ためのＲＡＳＮ回路の概略図である。
ためのＲＡＳＮ回路の概略図である。
【図６】図４のブロック図で使用されている行アドレス
回路の概略図である。
回路の概略図である。
Claims (5)
- 【請求項１】行及び列に配列された複数のメモリ・セル
をもつＤＲＡＭメモリ・システムにおいて、行アドレス
・バッファ手段と、各ＤＲＡＭメモリ・サイクル中に活
動レベルと非活動レベルの両方、及び前記レベル間に第
１遷移及び第２遷移を示す、アドレス・ストローブ信号
を発生させるための回路手段と、行アドレスを前記行ア
ドレス・バッファ手段に読み込むための読込み回路手段
と、前記行アドレス・ストローブ信号の遅延された遅相
遷移に応答して、前記行アドレス・バッファ手段からの
出力を遅延させる、持続時間が延長した制御信号を発生
させる遅延手段と、前記行アドレス・ストローブ信号が
非活動レベルにある間及び前記制御信号の延長された持
続時間の間前記ＤＲＡＭのリセット／プリチャージを行
わせるためのリセット回路手段とを含むメモリ・システ
ム。 - 【請求項２】前記メモリ・システムが各読出し／書込み
動作ごとに３クロック・サイクルを使用し、前記行アド
レス・ストローブ信号が、１つの前記クロック・サイク
ルで前記非活動レベルへの第１の遷移、及び次のクロッ
ク・サイクルの始めに前記活動レベルへの第２の遷移を
示し、前記制御信号が前記次クロック・サイクルで前記
行アドレス・ストローブ信号よりも後に前記非活動レベ
ルから前記活動レベルへの遷移を示す、請求項１に記載
のシステム。 - 【請求項３】読込み回路手段が、前記非活動レベルから
前記活動レベルへの前記制御信号の遷移に応答して、行
アドレスの読込みを開始する、請求項１に記載のシステ
ム。 - 【請求項４】前記非活動レベルが高電位レベルであり、
前記活動レベルが低電位レベルである、請求項３に記載
のシステム。 - 【請求項５】前記遅延手段が、前記行アドレス・ストロ
ーブ信号を受け取る１つの前記入力と、遅延された行ア
ドレス・ストローブ信号を受け取る別の入力とからなる
１対の入力を有するＯＲ論理回路を含み、前記ＯＲ論理
回路は、活動レベルから非活動レベルへの前記行アドレ
ス・ストローブ信号の遷移から、非活動レベルから活動
レベルへの前記の遅延された行アドレス信号の遷移まで
、前記の持続時間が延長された制御信号を発生する、請
求項２に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/545,797 US5185719A (en) | 1989-10-14 | 1990-06-29 | High speed dynamic, random access memory with extended reset/precharge time |
| US545797 | 2000-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229482A true JPH04229482A (ja) | 1992-08-18 |
| JPH06103595B2 JPH06103595B2 (ja) | 1994-12-14 |
Family
ID=24177584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138640A Expired - Lifetime JPH06103595B2 (ja) | 1990-06-29 | 1991-05-15 | Ｄｒａｍメモリ・システム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0468135B1 (ja) |
| JP (1) | JPH06103595B2 (ja) |
| DE (1) | DE69126253D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052903A (ja) * | 2005-08-17 | 2007-03-01 | Qimonda Ag | 半導体メモリデバイス |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
| USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052513B2 (ja) * | 1981-12-02 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
| JP2511910B2 (ja) * | 1986-11-11 | 1996-07-03 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63133395A (ja) * | 1986-11-25 | 1988-06-06 | Toshiba Corp | 半導体記憶装置 |
| JPS63244494A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体記憶装置 |
-
1991
- 1991-03-21 DE DE69126253T patent/DE69126253D1/de not_active Expired - Lifetime
- 1991-03-21 EP EP19910104396 patent/EP0468135B1/en not_active Expired - Lifetime
- 1991-05-15 JP JP3138640A patent/JPH06103595B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052903A (ja) * | 2005-08-17 | 2007-03-01 | Qimonda Ag | 半導体メモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0468135A2 (en) | 1992-01-29 |
| JPH06103595B2 (ja) | 1994-12-14 |
| DE69126253D1 (de) | 1997-07-03 |
| EP0468135A3 (en) | 1994-08-17 |
| EP0468135B1 (en) | 1997-05-28 |
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