JP2007052903A - 半導体メモリデバイス - Google Patents
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Abstract
【解決手段】 本発明においては、半導体メモリデバイスが、その半導体メモリデバイスで測定された上昇した温度に依存する上昇した電圧を出力する温度依存電圧源を備える。少なくとも一つのメモリセルには少なくとも一つの第1のトランジスタが設けられており、第1のトランジスタが第1のトランジスタ本体を含む。第1のトランジスタ本体は温度依存電圧源の出力に接続されている。
【選択図】 図1
Description
現在、複数の電池駆動によるDRAMメモリデバイスが用いられている。その際には所望の動作時間は、メモリデバイスの消費電力によって限度が設定される。メモリデバイス群の動作電圧を低減させることで消費電力を大幅に低減できる。
るよう半導体メモリデバイスを操作する方法を提供することである。
メモリセルに保存されている電荷によって情報が表される。読み取り信号とアドレス信号群とがメモリデバイスに供給された後に、各アドレスのそれぞれのワード線がハイレベルに押し上げられる。その後、同一のメモリセルに接続されたビット線群に流れる電荷によって、電位のステップが第1のセンス増幅器によって増幅されて、第2のセンス増幅器に感知される。
ャージ装置が接続されている。前記プリチャージ制御信号を受け取るまで、前記プリチャージ装置はメモリセルに接続されたビットラインの電位を等しくする。前記プリチャージ装置と前記プリチャージ制御装置との間に遅延装置が配列され前記プリチャージ制御信号を遅延させる。前記遅延装置が、第2のトランジスタ本体を有する少なくとも一つの第2のトランジスタを備えている。前記第2のトランジスタ本体が前記温度依存電圧源の前記出力に接続されている。
更なる改良においては、少なくとも一つのNOTゲートが第3のトランジスタを備えている。前記第3のトランジスタが、前記第1の導電型とは逆の第2の導電型の第3のトランジスタ本体を備えている。前記温度依存電圧源が、前記電圧とは符号が逆の第2の電圧を第2の出力として出力する。前記第2の出力が前記第3のトランジスタ本体に接続されている。
図1〜図6では、同一の参照数字が同一の部品又は機能的に同等の部品を示す。
複数の異なる半導体メモリの形式、例えば、SRAM、DRAM、ROM、EPROM等が、当該技術の状況では既知である。この形式の全てに複数のメモリセルがあり、このメモリセルはそれぞれ、データの保存とメモリセルとへのアクセスを制御する少なくとも一つのトランジスタを備えている。このトランジスタはメモリデバイスの動作の速度にとって重大である。
圧源VSに接続されている。この制御領域に印加された負電圧Vがしきい値電圧の絶対値を増大させる。よって、この電圧Vを用いて、温度についてのしきい値電圧のドリフトを補償することができる。温度依存電圧源の入力は、半導体メモリデバイスの温度Tに対応する信号を受信する為に、温度センサSTに接続されている。よって、出力電圧Vに対しては、トランジスタのしきい値電圧が動作温度範囲に亘って一定のままであるように、電圧温度特性の温度Tに依存した制御を行う。好ましい電圧温度特性により、温度の上昇に伴って電圧も上がる直線関係がもたらされる。
ルCのトランジスタ本体に接続された電圧源と同一又は基本的に同一の場合がある。
特に、半導体メモリデバイスが2つの遅延装置を備えてもよく、その場合、一つの遅延装置がコラム線選択用信号を遅延させ、二番目の遅延装置がプリチャージ制御信号を遅延させるものである、ということが分かる。
Claims (12)
- 半導体メモリデバイスで測定された上昇した温度に依存する上昇した電圧を出力する温度依存電圧源と、
少なくとも一つの第1のトランジスタを設けられた少なくとも一つのメモリセルと、を備え、
前記第1のトランジスタは第1のトランジスタ本体を含み、同第1のトランジスタ本体が前記温度依存電圧源の出力に接続されている、半導体メモリデバイス。 - 前記第1のトランジスタ本体が第1の導電型であり、同第1のトランジスタ本体が温度依存電圧源の出力に接続された、前記第1の導電型の井戸を備えた請求項1に記載の半導体メモリデバイス。
- 前記第1の導電型がn型であり、前記温度依存電圧源が負の電圧を出力する請求項2に記載の半導体メモリデバイス。
- 請求項1に記載の半導体メモリデバイスであって、
読み取り制御信号を出力する読み取りコントローラと、
同読み取りコントローラの下流と前記メモリセルとに接続され、前記読み取り制御信号を受け取り次第、前記メモリセルの内容を読み取る、読み取り検出装置と、
前記読み取りコントローラと前記読み取り検出装置との間に配列され、前記読み取りコントローラが前記読み取り制御信号を遅延させる、遅延装置と、
を更に備え、
同遅延装置が、第2のトランジスタ本体を有した少なくとも一つの第2のトランジスタを具備し、同第2のトランジスタ本体が前記温度依存電圧源の前記出力に接続された、半導体メモリデバイス。 - 請求項1に記載の半導体メモリデバイスであって、
プリチャージ制御信号を供給するプリチャージ制御装置と、
同プリチャージ制御装置の下流に接続され、前記プリチャージ制御信号を受け取り次第、メモリセルに接続されたビットラインの電位を等しくするプリチャージ装置と、
同プリチャージ装置と前記プリチャージ制御装置との間に配列され、前記プリチャージ制御信号を遅延させる遅延装置と、を更に備え、
前記遅延装置が、第2のトランジスタ本体を有した少なくとも一つの第2のトランジスタを具備し、前記第2のトランジスタ本体が前記温度依存電圧源の出力に接続された、半導体メモリデバイス。 - 前記遅延装置が偶数のNOTゲートを含み、同NOTゲートの少なくとも一つが前記第2のトランジスタを含んだ請求項4に記載の半導体メモリデバイス。
- 少なくとも一つのNOTゲートが第3のトランジスタを含み、同第3のトランジスタが、前記第1の導電型とは逆の第2の導電型である第3のトランジスタ本体を有し、前記温度依存電圧源が、前記電圧とは符号が逆の第2の電圧を第2の出力として出力し、同第2の出力が前記第3のトランジスタ本体に接続されている、請求項6に記載の半導体メモリデバイス。
- 前記遅延装置が偶数のNOTゲートを含み、同NOTゲートの少なくとも一つが前記第2のトランジスタを含む請求項5に記載の半導体メモリデバイス。
- 少なくとも一つのNOTゲートが第3のトランジスタを含み、同第3のトランジスタが、
前記第1の導電型とは逆の第2の導電型である第3のトランジスタ本体を有し、
前記温度依存電圧源が、前記電圧とは符号が逆の第2の電圧を第2の出力として出力し、前記第2の出力が前記第3のトランジスタ本体に接続されている、請求項8に記載の半導体メモリデバイス。 - 半導体メモリデバイスを操作する方法であって、同半導体メモリデバイスが少なくとも一つのメモリセルを備えており、同メモリセルがトランジスタ本体を有するトランジスタを備えて、
前記半導体メモリデバイスの温度を判定する工程と、
電圧を出力する温度依存電圧源を供給する工程と、
前記電圧が前記判定された温度の上昇に伴って上昇し、前記電圧を前記トランジスタ本体に印加する工程と、
を含む方法。 - 請求項10に記載の方法であって更に、
所定の読み取り制御信号を所定の読み取り制御装置により供給する工程と、
前記読み取り制御信号を、遅延された読み取り制御信号を供給する遅延装置により遅延させる工程と、
前記遅延された読み取り制御信号を読み取り検出装置に送る工程と、
前記遅延された読み取り制御信号の受信後に、前記一つのメモリセルの内容を前記読み取り検出装置により読み取る工程と、
からなる方法。 - 請求項10に記載の方法であって更に、
プリチャージ制御信号をプリチャージ制御装置により供給する工程と、
前記プリチャージ制御信号を、遅延されたプリチャージ制御信号を供給する遅延装置により遅延させる工程と、
前記遅延されたプリチャージ制御信号をプリチャージ装置に送る工程と、
前記遅延されたプリチャージ制御信号の受信後に、前記一つのメモリセルに接続されたビット線群をプリチャージする工程と、
からなる方法。
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