CN1917081A - 半导体存储器件 - Google Patents

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CN1917081A CNA2006101150374A CN200610115037A CN1917081A CN 1917081 A CN1917081 A CN 1917081A CN A2006101150374 A CNA2006101150374 A CN A2006101150374A CN 200610115037 A CN200610115037 A CN 200610115037A CN 1917081 A CN1917081 A CN 1917081A
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W·李
J－S·蒙
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Abstract

根据本发明，一种半导体存储器件包括与温度有关的电压源，用于在其输出上根据在所述半导体存储器件中测量的上升温度来输出上升电压。至少一个存储单元具有至少一个第一晶体管，所述第一晶体管包括第一晶体管体。所述第一晶体管体连接到所述与温度有关的电压源的所述输出。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其涉及一种补偿温度漂移的半导体存储器件以及操作前述半导体存储器件的方法。
背景技术
尽管本发明的基本问题将针对DRAM存储器件来描述，但是本发明不限于此，而涉及任何的半导体存储器件。
DRAM存储器件目前在多种电池供电的应用中使用。这些应用期望的操作时间设置了对存储器件功耗的限制。功耗显著的降低是通过降低存储器件的工作电压来实现的。
具有降低了工作电压的存储器件被期望对于存储在作为功耗器件的存储器件中的信息具有相同的工作速度和存取时间。但是存储器件中的晶体管的开关速度随降低了的工作电压而增加。这可以通过并行降低这些晶体管的阈值电压来补偿，使得它们的开关速度被保持。
在DRAM中，信息单元作为电荷被存储在存储器单元内提供的隔离电容器中。为防止信息的损失，该晶体管在所有工作条件下必须具有良好的隔离属性。因此，晶体管的阈值电压与较低工作电压之间的差异必须足够得大，使得该晶体管中控制线中无意的电压波动将不会无意地将晶体管切换到导通状态。因此，由于对存储器件的可靠性的限制，所以给出对阈值电压的较低限制。
因此，给出了低功耗的折衷选择，其要求低的工作电压和高速操作，高速操作要求在最小阈值电压的约束下工作电压相对于阈值电压有较大的关系。
存储器件必须对于其工作温度范围内的所有温度都能正确地工作。晶体管的阈值电压随着温度的升高而降低，并且在最高工作温度时处于其最低电平。晶体管被如此设计使得该最低电平大于或等于先前提到的最小阈值电压，以确保可靠工作。
然而，在低的温度下，晶体管的阈值电压较大，使得工作速度由于其取决于阈值电压而较低。因此在低的温度下，使用这些晶体管的半导体存储器件将具有很长的对存储单元的存取时间和低的数据通信量。
发明内容
本发明的目的是提供一种可在大温度范围上以高速工作的半导体存储器件。其进一步的目的是提供一种操作该半导体存储器件使得其变得对温度变化不敏感的方法。
根据本发明，一种半导体存储器件包括与温度有关的电压源，用于在其输出上根据在所述半导体存储器件中测量的上升温度来输出上升电压。至少一个存储单元具有至少一个第一晶体管，所述第一晶体管包括第一晶体管体。所述第一晶体管体连接到所述与温度有关的电压源的所述输出。
根据本发明，按如下操作一种半导体存储器件。所述半导体存储器件包括至少一个存储单元，其本身包括具有晶体管体的晶体管。确定所述半导体存储器件的温度。提供与温度有关的电压源以便输出电压，其中所述电压随所述确定的温度的上升而上升。所述电压被施加到所述晶体管体。
本发明所基于的基本思想在于，通过把电压施加到晶体管体、晶体管的阈值体，阈值电压增加，这补偿了由上升的温度而引起的阈值电压的降低。
晶体管体被定义为完整的半导体区，其中或其上提供了源极区和漏极区，并且其中在所述半导体中形成导电的闸极通道。
从属权利要求给出了对制造方法和半导体器件的有利改进和提高。
信息由在存储单元中存储的电荷表示。在将读信号和地址信号提供给存储器件后，相对于地址的字线被推到高电平。接着，由在与同一存储单元连接的位线中的流动电荷而引起的电位阶跃经由第一感测放大器放大并接着由第二感测放大器感测。
位线具有电阻和电容。这限制了电位阶跃的转换速度。此外，将电压施加到晶体管体降低了转换速度。对第二感测放大器的可靠操作要求等待直到在进行位线的感测之前确立位线的平稳状态为止。因此，用第二感测放大器开始感测和把字线推向高电平之间需要一个时间延迟。可为所有工作温度和向晶体管体施加的电压而选择单个延迟量。但是，工作速度的增加可通过一下优选实施例来获得。
根据一个特定优选实施例，半导体存储器件包括用于输出读控制信号的读控制器。读检测单元下游连接到所述读控制器并连接到所述存储单元。所述读检测单元被设置用于在收到所述读控制信号时读取或感测所述存储单元的内容。延迟单元被放置在所述读控制器和所述读检测单元之间。所述读控制器被设置用于延迟所述读控制信号。所述延迟单元包括至少一个具有第二晶体管体的第二晶体管。所述第二晶体管体连接到所述与温度有关的电压源的所述输出。
根据又一个特定优选实施例，半导体存储器件包括预充电控制单元，用于提供预充电控制信号。预充电单元与所述预充电控制单元下游连接。所述预充电单元均衡连接到存储单元的位线的电位，直到收到所述预充电控制信号。延迟单元放置在所述预充电单元和所述预充电控制单元之间，用于延迟所述预充电控制信号。所述延迟单元包括至少一个具有第二晶体管体的第二晶体管。所述第二晶体管体连接到所述与温度有关的电压源的所述输出。
需要维持位线的预充电操作直到位线的电位被均衡和/或上升/降低到预定电压。在把电压施加到晶体管体时，预充电操作所需要的持续时间上升。通过延迟终止预充电操作的预充电控制信号，前述的实施例遇到该问题。预充电操作的有限持续时间节省了功率。因此，有利地，本实施例要比装置对所有工作温度使用恒定延迟的情况的功耗更小。
根据一个改进，延迟单元包括偶数个非门。至少一个所述非门包括所述第二晶体管。
在另一个改进中，至少一个非门包括第三晶体管。所述第三晶体管包括第二导电类型的第三晶体管体，第二导电类型与所述第一导电类型相反。所述与温度有关的电压源在第二输出上输出与所述电压符号相反的第二电压。所述第二输出连接到所述第三晶体管体。
在下面的描述中将在附图中说明本发明的示例实施例并更详细地解释这些示例实施例。
附图说明
图1示出了在本发明的一个实施例中使用的晶体管的部分横截面；
图2说明了本发明的一个实施例的时序图；
图3示出了本发明的一个实施例的框图；
图4示意说明了在本发明的一个实施例中使用的延迟单元；
图5说明了本发明的一个实施例的时序图；
图6示出了本发明的一个实施例的框图。
在图1到6中，相同的附图标记表示同样的或功能上相同的部件。
具体实施方式
在本领域中已知多个不同的半导体存储器形式，包括SRAM、DRAM、ROM、EPROM等。它们都包括多个存储单元，其每一个包括至少一个用于控制对数据存储和存储单元进行存取的晶体管。该晶体管对于存储器件的工作速度至关重要。
工作速度还受到晶体管从非导通摆向导通状态所需的摆动时间的限制。这个时间可通过降低晶体管的阈值电压来减小。但是，已经确保了阈值电压被选择得足够大使得寄生效应不会将晶体管从非导通摆向导通状态。如果如此，后者将导致存储单元中信息的丢失。
目前，大约0.2V的阈值电压对于由现有技术的半导体工艺方案制造的晶体管来说是可实现的。但是，阈值电压随着半导体器件温度的增加而降低。在室温中工作良好的半导体可能在升高的温度中出故障。因此，所使用的晶体管在整个工作温度范围上具有在最小阈值电压之上的阈值电压。
在本发明的一个实施例中，所提供的晶体管在大的工作温度范围上具有稳定或近似稳定的阈值电压。这种晶体管如图1的横截面所示。由第一掺杂n型的半导体材料制成的晶体管体1具有第二传导类型n的嵌入式源极S和漏极区D。晶体管体经由第二传导类型的层2与衬底(未示出)隔离。隔离沟道通常排列在晶体管体1侧壁的周围。此外，第一传导类型p的控制区C被嵌入在晶体管体1中。该控制区C连接到与温度有关的电压源VS。施加到控制区的负电压V增加了阈值电压的绝对值。因此，该电压V可用于补偿阈值电压对于温度的漂移。与温度有关的电压源的输入连接到用于接收对应于半导体存储器件的温度T的信号的温度传感器ST。因此，根据电压温度特性的温度T来控制输出电压V，使得晶体管的阈值电压在工作温度范围上保持恒定。优选的电压温度特性提供了线性关系，其中电压随温度的上升而上升。
图2说明了根据本发明的一个实施例的读操作的简化时序图。与时钟信号CLK同步，在时间点t1字线WL被升高到高电平。在没有限制的情况下，可能存在时钟信号CLK的上升沿和字线信号WL之间的延迟。在时间点t1，与字线连接的存储单元被存取并且其晶体管切换为导通。存储在存储单元中的电荷流到与存储单元连接的位线BL1、BL2中。因此，位线BL1、BL2的电位分别上升和下降。在时间点t2，位线BL1、BL2的电位接近于或处于稳定状态。t1和t2之间的时间此后将被称为上升时间。上升时间取决于与字线和位线连接的晶体管以及位线的电阻和电容的开关特性。在图2中，在t2之后，在确保了位线将会达到稳定状态时执行读出位线BL的电位。在时间点t3，读操作由列线时钟信号CL触发。列线选择信号CL相对字线信号WL延迟了时间差t3-t1，其要比上升时间长一个安全限度。该安全限度被选择尽可能得小，以便达到高的工作速度。
在温度控制的电压被施加到晶体管体1的情况下，不仅阈值电压增加了，而且晶体管的开关时间也增加了。因此，位线BL′、BL中电位的上升时间更长，即转换速度下降。因此，当在时间点t3，在列线选择信号CL的上升沿处开始位线的读出时，位线BL′1、BL′2没有达到稳定状态。这可导致读出错误，因为两个位线BL′1、BL′2之间的电位差可仍然低于较低的检测限制。该错误可通过将列选择线信号相对于字线信号的延迟定义为长于或等于最长的上升时间来防止，所述最长的上升时间是所有温度控制电压所期望的。但是，这将显著地降低存储器件的工作速度。
图3示出了本发明的一个特定优选实施例的框图。多个存储单元中的一个C连接到字线WL(线路以及通过这些线路传输的信号由相同的附图标记来表示)和两个位线，即真位线BL1和补位线BL2。读控制单元把由附加电路(未示出)直接或间接传递的读命令RC提供给字线。在字线信号活动时，存储在存储单元中的电荷被转移到位线。两条位线的电位变化由与这些位线连接的第一感测放大器SA1来感测。在第二级中，第二感测放大器SA2经由两个开关器件SW1、SW2连接到第一感测放大器SA1。这些开关器件只在存在列线选择信号时才被转变为导通。此外，第二感测放大器SA1只有当列线选择信号CL存在时才是活动的。列线选择信号CL由延迟单元DU通过延迟读控制信号RC来生成。该延迟单元控制器具有连接到与温度有关的电压源VS的控制输入。该温度控制的电压源可等同于或原理上等同于与存储单元C的晶体管体连接的电压源。
图4示意说明了这种延迟单元的一种可能实现。在输入侧Din和输出侧Dout之间提供了偶数个非门。由该延迟单元提供的延迟主要由非门的数量及其各自的渡越时间来限定。因此，非门的数量如此选择使得延迟等于位线BL的电位的上升时间。每个非门包括两个互补的晶体管T1、T2。反向链(inverted chain)中至少一种晶体管T1的晶体管体具有被施加了控制电压的控制区C1。随着增加的控制电压，晶体管T1的开关速度降低，并且因此延迟单元DU的延迟上升。第二控制区C2可应用于互补晶体管T2中的晶体管体。施加到该第二控制区C2的增加的控制电压也增加了这些晶体管T2的渡越时间，并且因此延迟单元DU的延迟上升。
施加到控制区C1和/或C2的控制电压基于由与温度有关的电压源VS提供的温度控制的电压V。因此，由延迟单元DU提供的延迟与存储单元C的数据信号的上升时间并行增加。由此，列线选择信号总是相对于字线信号被充分延迟，使得只有当位线的电位处于稳定状态时才执行字线的读出。另一方面，延迟在存储器件的整个工作温度范围上最小。
优选地，一种晶体管T1等同于在存储单元C中提供的控制晶体管。否则，可能需要在温度控制的电压源VS和延迟单元DU的控制输入之间提供电压放大器或衰减器。在任何情况下，需要将用于两个互补晶体管类型T1、T2中的一个的电压反向。
为了存储器件的可靠操作，需要预充电和均衡两条位线BL1、BL2。这是通过预充电控制单元PCU来实现的。图5以时序图说明了预充电操作的开始。预充电控制信号PC由读控制单元RCU提供，以作为相对于字线信号延迟的信号。在其上升沿(或下降沿)，真位线BL的电位下降到工作电压VDD的一半并且补位线BL2的电位上升到工作电压VDD的一半。在预定时间之后，预充电操作在时间点t6停止。预定时间被如此选择，使得位线BL1、BL2的电位都等于工作电压VDD的一半。当温度控制电压V被提供到存储单元和相应的晶体管体时，预充电操作所花费的时间更长。在时间点t6，位线BL1′、BL2′不等于工作电压VDD的一半。这可引起相邻存储单元后续读出中的错误。
在另外一个的优选实施例中，延迟单元DU2被布置在读控制单元和预充电控制单元之间，用于延迟预充电控制信号的终点。延迟单元DU2连接到温度控制电压源VS。随温度的增加，温度控制电压增加了结束的延迟，因此使预充电操作更长。延迟单元DU2的实现等同或类似于如图4所示的延迟单元DU。附加的逻辑门可提供以便只延迟预充电控制信号PC的结束而不延迟其开始。
针对优选实施例已经描述了本发明，但本发明不限于此。
尤其可以理解，半导体存储器件可包括两个延迟单元，一个用于延迟列线选择信号并且第二个用于延迟预充电控制信号。
本发明不仅涉及DRAM存储器件而在原理上涉及所有随机存取存储器件。
附图标记
S               源极
D               漏极
G               闸极
1               晶体管体
2               衬底
ST              传感器
VS              与温度有关的电压源
V               电压
T               温度
C，C1，C2       控制区
p               第一导电类型
n               第二导电类型
CLK             时钟信号
WL              字线、字线信号
CL              列线选择线、列线时钟信号
BL1，BL2        位线、位线电位
BL1′，BL2′    位线电位
t               时间
CM              存储单元
SA1，SA2        感测放大器
SW1，SW2        开关单元
DU，DU2         延迟单元
RCU             读控制单元
RC              读控制信号
PCU             预充电控制单元
T1，T2          晶体管

Claims (12)

1.一种半导体存储器件，包括：
与温度有关的电压源，用于在其输出上根据在所述半导体存储器件中测量的上升温度来输出上升电压；
至少一个存储单元，具有至少一个第一晶体管，所述第一晶体管包括第一晶体管体，所述第一晶体管体连接到所述与温度有关的电压源的所述输出。
2.根据权利要求1的半导体存储器件，其中所述第一晶体管体具有第一导电类型，所述第一晶体管体包括所述第一导电类型的阱，该阱连接到与温度有关的电压源的所述输出。
3.根据权利要求2的半导体存储器件，其中所述第一导电类型是n型，并且与温度有关的电压源输出负电压。
4.根据权利要求1的半导体存储器件，还包括：
读控制器，用于输出读控制信号；
读检测单元，下游连接到所述读控制器并连接到所述存储单元，所述读检测单元在收到所述读控制信号时读取所述存储单元的内容；
延迟单元，被放置在所述读控制器和所述读检测单元之间，所述读控制器延迟所述读控制信号，
其中所述延迟单元包括至少一个具有第二晶体管体的第二晶体管，所述第二晶体管体连接到所述与温度有关的电压源的所述输出。
5.根据权利要求1的半导体存储器件，还包括：
预充电控制单元，用于提供预充电控制信号；
预充电单元，下游连接所述预充电控制单元，所述预充电单元在收到所述预充电控制信号时均衡连接到存储单元的位线的电位；
延迟单元，被放置在所述预充电单元和所述预充电控单元之间，用于延迟所述预充电控制信号，
其中所述延迟单元包括至少一个具有第二晶体管体的第二晶体管，所述第二晶体管体连接到所述与温度有关的电压源的所述输出。
6.根据权利要求4的半导体存储器件，其中所述延迟单元包括偶数个非门，至少一个所述非门包括所述第二晶体管。
7.根据权利要求6的半导体存储器件，其中至少一个非门包括第三晶体管，所述第三晶体管具有第二导电类型的第三晶体管体，第二导电类型与所述第一导电类型相反。
所述与温度有关的电压源在第二输出上输出与所述电压符号相反的第二电压，所述第二输出连接到所述第三晶体管体。
8.根据权利要求5的半导体存储器件，其中所述延迟单元包括偶数个非门，至少一个所述非门包括所述第二晶体管。
9.根据权利要求8的半导体存储器件，其中至少一个非门包括第三晶体管，所述第三晶体管具有第二导电类型的第三晶体管体，第二导电类型与所述第一导电类型相反。
所述与温度有关的电压源在第二输出上输出与所述电压符号相反的第二电压，所述第二输出连接到所述第三晶体管体。
10.一种操作半导体存储器件的方法，所述半导体存储器件包括至少一个存储单元，所述存储单元包括具有晶体管体的晶体管，所述方法包括下列步骤：
确定所述半导体存储器件的温度；
提供与温度有关的电压源，以便输出电压，其中所述电压随着所述确定的温度的上升而上升；
将所述电压施加到所述晶体管体。
11.根据权利要求10的方法，还包括步骤：
由读控制单元提供读控制信号；
通过延迟单元来延迟所述读控制信号，以便提供延迟的读控制信号；
将所述延迟的读控制信号传递给读检测单元；和
在收到所述延迟的读控制信号之后，由所述读检测单元来读取所述一个存储单元的内容。
12.根据权利要求10的方法，还包括步骤：
通过预充电控制单元来提供预充电控制信号；
通过延迟单元延迟所述预充电控制信号，以便提供延迟的预充电控制信号；
将所述延迟的预充电控制信号传递给预充电单元；和
在收到所述延迟的预充电控制信号之后，预充电与一个存储器单元连接的位线。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101540190B (zh) * 2008-03-17 2013-11-06 Ps4拉斯口有限责任公司 具有单端读出放大器的半导体器件
CN107767915A (zh) * 2016-08-15 2018-03-06 闪迪技术有限公司 自适应温度和存储器参数抑制
CN108053850A (zh) * 2017-12-15 2018-05-18 上海新储集成电路有限公司 一种开关系统及动态随机存储器
CN111240392A (zh) * 2020-01-19 2020-06-05 中国科学院上海微系统与信息技术研究所 阈值电压的调节方法、装置、cmos器件、电子设备及存储介质

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435128B1 (ko) 2008-07-21 2014-09-01 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치
KR20130007065A (ko) * 2011-06-28 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비하는 화소 및 유기 발광 표시 장치
CN108109645A (zh) * 2016-11-24 2018-06-01 北京兆易创新科技股份有限公司 一种存储单元的读取方法及装置
US10990301B2 (en) * 2017-02-28 2021-04-27 SK Hynix Inc. Memory module capable of reducing power consumption and semiconductor system including the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56876B2 (zh) * 1972-05-26 1981-01-09
JPH01263995A (ja) * 1988-04-13 1989-10-20 Nec Corp ダイナミック型半導体記憶素子
DE69126253D1 (de) * 1990-06-29 1997-07-03 Ibm Dynamischer wahlfreier Speicher mit hoher Geschwindigkeit und verlängerter Rückstell-/Vorladezeit
JP3098808B2 (ja) * 1991-07-23 2000-10-16 株式会社日立製作所 半導体装置
JPH06291267A (ja) * 1993-04-01 1994-10-18 Nec Ic Microcomput Syst Ltd 半導体集積回路
US5602790A (en) * 1995-08-15 1997-02-11 Micron Technology, Inc. Memory device with MOS transistors having bodies biased by temperature-compensated voltage
US5682353A (en) * 1996-06-13 1997-10-28 Waferscale Integration Inc. Self adjusting sense amplifier clock delay circuit
JPH11232870A (ja) * 1997-11-26 1999-08-27 Texas Instr Inc <Ti> バック・ゲート電圧制御遅延回路を有する半導体メモリ素子
JP2000149561A (ja) * 1998-11-12 2000-05-30 Hitachi Ltd 半導体集積回路装置
DE10042383B4 (de) * 2000-08-29 2005-04-28 Infineon Technologies Ag Halbleiteranordnung mit optimiertem Refreshzyklus
US6529421B1 (en) * 2001-08-28 2003-03-04 Micron Technology, Inc. SRAM array with temperature-compensated threshold voltage
DE10214103A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Oszillator mit einstellbaren Temparturgradienten der Referenzspannung und virtuellem Ground

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101540190B (zh) * 2008-03-17 2013-11-06 Ps4拉斯口有限责任公司 具有单端读出放大器的半导体器件
CN107767915A (zh) * 2016-08-15 2018-03-06 闪迪技术有限公司 自适应温度和存储器参数抑制
CN107767915B (zh) * 2016-08-15 2021-07-20 闪迪技术有限公司 自适应温度和存储器参数抑制
CN108053850A (zh) * 2017-12-15 2018-05-18 上海新储集成电路有限公司 一种开关系统及动态随机存储器
CN108053850B (zh) * 2017-12-15 2020-12-01 上海新储集成电路有限公司 一种开关系统及动态随机存储器
CN111240392A (zh) * 2020-01-19 2020-06-05 中国科学院上海微系统与信息技术研究所 阈值电压的调节方法、装置、cmos器件、电子设备及存储介质
CN111240392B (zh) * 2020-01-19 2021-07-27 中国科学院上海微系统与信息技术研究所 阈值电压的调节方法、装置、cmos器件、电子设备及存储介质

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