CN107767915A - 自适应温度和存储器参数抑制 - Google Patents

Abstract

本发明涉及自适应温度和存储器参数抑制。一种具有存储器的存储设备可以修改抑制以减少交叉温度影响。对抑制的决定可以基于存储器设备的温度(即温度抑制)或者可以基于存储器设备的健康状况、使用率或性能(例如热计数或误码率)。可以考虑存储器设备的健康状况、使用率或性能(例如热计数或误码率)来实施温度抑制。同样，基于存储器设备的健康状况、使用或性能的抑制可以利用存储器设备的温度来优化抑制时间。例如，可修改测试模式矩阵(TMM)以取决于温度。

Description

自适应温度和存储器参数抑制

技术领域

本申请总体涉及温度对存储器设备的影响。更具体地，本申请涉及基于存储器设备的使用率、健康状况或使用年限来调整温度抑制(throttling)并基于温度调整存储器参数。

背景技术

诸如闪存之类的非易失性存储器系统已被广泛地用于消费产品中。闪存可以以不同的形式找到，例如以便携式存储卡的形式，其可以在主机设备之间携带或作为嵌入在主机设备中的固态盘(“SSD”)。这种存储器的耐久性和可靠性的一个考虑因素是交叉温度(cross temperature)。交叉温度(即X温度)可以是数据编程和读取之间的温度范围或温度波动。例如，当在高温(热)时将数据写入存储器设备，但是然后在低温(冷)下读取时，可能会引起高X温度。同样地，在冷温下写入并且在高温下读取是高的交叉温度。对于存储器设备(例如NAND闪存)，X温度可以是限制的可靠性机制。高X温度可导致错误。具体地，X温度误码率(BER)随着较大的X温度增量增加。通过解决X温度可以提高存储器耐久性和性能。

发明内容

一种具有存储器的存储设备可以修改抑制以降低交叉温度影响。对抑制的决定可以基于存储器设备温度(即温度抑制)或者可以基于存储器设备的健康状况、使用率或性能(例如热计数或误码率)。可以考虑存储器设备的健康状况、使用率或性能(例如热计数或误码率)来实施温度抑制。同样，基于存储器设备的健康状况、使用率或性能的抑制可以利用存储器设备的温度来优化抑制时间。例如，测试模式矩阵(TMM)可以被修改为取决于温度。

附图说明

图1A是示例非易失性存储器系统的框图。

图1B是包括多个非易失性存储器系统的存储模块的框图。

图1C是分级存储系统的框图。

图2A是非易失性存储器系统的控制器的示例性部件的框图。

图2B是非易失性存储器存储系统的非易失性存储器的示例性部件的框图。

图3是闪存设备控制器的框图。

图4是示出示例性交叉温度(X温度)情况的图表。

图5是用于基于存储器的健康状况/使用率和温度来修改抑制的流程图。

图6是用于基于温度来修改测试模式矩阵(TMM)的流程图。

图7是取决于存储器健康状况/使用率的温度抑制阈值的流程图。

图8是示出示例性抑制参数的图。

图9是示例性三维(3D)存储器结构的图示。

图10是存储器块的示例性物理存储器组织。

具体实施方式

可存在导致必须进行抑制的客户要求。在使用寿命开始时(“BOL”)，设备可能会有变化，并且抑制可用于消除性能差异。同样，可以存在也能够通过抑制解决的对服务质量的客户要求。抑制也可用于控制带宽。高温环境中的热生成速率也可通过抑制来解决。温度抑制可基于温度检测(例如热环境)发生以防止过热。该抑制可以被称为热抑制，其包括用于控制热生成的抑制。相反，功率抑制可以指控制功率。

抑制可用于解决X温度。可以针对各种原因来抑制存储器，所述原因包括限制功耗、监控/控制温度、扩展存储器耐久性或实现更一致的存储器性能。因此，性能变化、高温或功率过剩可以是抑制的原因。如下文所述，抑制可包括修改许多存储器参数，诸如图8中所讨论的参数。对抑制的决定可以基于存储器设备温度(即温度抑制)或者可以基于存储器设备的健康状况、使用率或性能(例如热计数或误码率)。如下文所述，当建立温度抑制阈值时温度抑制可以考虑存储器设备的健康状况、使用率或性能，同时基于存储器设备的健康状况、使用率或性能的抑制可以利用存储器设备的温度来优化抑制时间。

温度抑制可用于限制热的温度。存储器设备的高温度可导致错误。因此，当温度达到特定阈值时，可以抑制存储器设备的操作以尝试降低设备温度。在图8中进一步描述可用抑制。温度抑制可以是固件启动行为，其中当达到最大可允许系统温度时存储器设备的性能降低。性能降低可以确保存储器不超过系统的一些最大可接受温度(温度阈值)。当抑制阈值在存储器设备的整个使用寿命期间一致时，其可能在使用寿命的早期无效(当阈值可以更高时)，而也可能在使用寿命的后期不太精确(当阈值应当较低时)。由于抑制可包括降低存储器设备的性能，抑制应当尽可能地降低以最大化性能。对存储器设备的健康状况或使用率的考虑可以提供更精确的温度抑制阈值。

同样，通过考虑温度来修改用于存储器设备健康状况的测试参数(例如，在下文讨论的测试模式矩阵(TMM)中)还可以允许减少的抑制。通过使得TMM与温度相关，温度交叉范围可以扩大而无需考虑可靠性。测试模式矩阵(TMM)可用于建立对某些存储器参数的抑制，以防止错误或降低误码率(BER)。TMM可依赖于存储器的健康状况或耐久性。例如，TMM可基于热计数(例如编程/擦除PE周期)或BER。当热计数或BER超过阈值时，某些存储器参数可被抑制以减少未来的错误。可以使用的抑制在图8中进一步描述。TMM可以被修改为与温度相关。具体地，TMM可用于防止由于温度交叉导致的数据可靠性问题。通过使得TMM与温度相关，温度交叉范围可以扩大，而无需考虑可靠性。

图1A至图2B为可实施本文所述的自适应抑制的示例性存储器系统。图1A为示出非易失性存储器系统的框图。非易失性存储器系统100包括控制器102和可由一个或更多个非易失性存储器(NVM)管芯104构成的非易失性存储器。如本文所使用的，术语管芯是指一组非易失性存储器单元，以及用于管理在单个半导体衬底上形成的那些非易失性存储器单元的物理操作的关联电路。控制器102与主机系统接口并且传输用于对非易失性存储器管芯104进行读取、编程和擦除操作的命令序列。非易失性存储器管芯104可以存储用于主机的操作系统。

主机系统的示例包括但不限于个人计算机(PC)(如台式计算机或笔记本电脑以及其他便携式电脑)、数据中心服务器、平板电脑、移动设备、移动电话、智能电话、个人数字助理(PDA)、游戏设备、数码相机、数字电影摄像机以及便携式媒体播放器。对于便携式存储卡应用，主机可包括用于一种或更多种存储卡或闪存驱动器的内置插座，或者主机可以需要将存储卡插入其中的适配器。存储器系统可包括其自身的存储器控制器和驱动器，但还有一些仅存储器系统，而这些仅存储器系统受控于由存储器所连接到的主机执行的软件。在包含控制器的一些存储器系统中，尤其是内嵌于主机的那些存储器系统中，存储器、控制器和驱动器通常在单个集成电路芯片上形成。主机可以使用任何通信协议(诸如但不限于串行高级技术附件(SATA)协议、串行SCSI(SAS)协议、非易失性存储器表达(NVMe)协议、安全数字(SD)协议、记忆棒(MS)协议和通用串行总线(USB)协议)与存储卡通信。

控制器102(其可为闪存控制器或设备控制器)可采用以下形式：例如，处理电路，微处理器或处理器，和存储可由(微)处理器执行的计算机可读程序代码(例如软件或固件)的计算机可读介质，逻辑门，开关，专用集成电路(ASIC)，可编程逻辑控制器以及嵌入式微控制器。控制器102可以配置有硬件和/或固件以执行在下文描述和在流程图中示出的各种功能。另外，被示出为在控制器内部的部件中的一些也可以存储在控制器外部，并且可以使用其他部件。另外，短语“与……可操作地通信”可表示与……直接通信或者通过一个或更多个部件与……间接(有线或无线地)通信，这可以或可以不在本文示出或描述。

如本文所用的，闪存控制器为管理存储在闪存上的数据并且与主机通信的设备，如计算机或电子设备。闪存控制器可具有除本文所述的特定功能以外的各种功能。例如，闪存控制器可以格式化闪存以确保存储器正确地操作，筹划(map out)坏的闪存单元，并且分配备用单元来代替未来的故障单元。备用单元中的一些部分可用于使固件保持操作闪存控制器和实施其他特征。在操作中，当主机需要从闪存读取数据或将数据写入闪存中时，主机将与闪存控制器通信。如果主机提供数据被读/写的逻辑地址，闪存控制器可将从主机接收的逻辑地址转换成闪存中的物理地址。(另选地，主机可以提供物理地址)。闪存控制器还可以执行各种存储器管理功能，诸如但不限于损耗平衡(分配写入以避免损耗以其他方式将被重复写入的特定存储器块)和垃圾清理(在块充满之后，仅将有效数据页移动到新的块，使得充满的块可以被擦除和重用)。

非易失性存储器管芯104可包括任何合适的非易失性存储介质，包括但不限于NAND闪存单元、NOR闪存单元、相变存储器(PCM)、电阻式RAM(ReRam)或磁阻式随机存取存储器(MRAM)。存储器单元可以采用固态存储器(例如闪存)单元的形式，并且可以是一次可编程、几次可编程或多次可编程的。存储器单元也可以是单级单元(SLC)、多级单元(MLC)或三级单元(TLC)，或者使用现在已知或往后研发的其他存储器单元级技术。另外，存储器单元可以以二维或三维的方式制造。

控制器102与非易失性存储器管芯104之间的接口可以是任何合适的闪存(flash)接口，如切换模式(Toggle Mode)200、400或800。在一个实施例中，存储器系统100可以是嵌入式存储器系统的部分。例如，闪存可以嵌入在主机内，如以安装在个人计算机中的固态硬盘(SSD)驱动器的形式。在另一个实施例中，存储器系统100可以是基于卡的系统，如安全数字(SD)或微安全数字(微SD)卡。

虽然在图1A所示的示例中，非易失性存储器系统100包括在控制器102和非易失性存储器管芯104之间的单个通道，但本文所述的主题不限于具有单个存储器通道。例如，在一些NAND存储器系统架构中，如在图1B和图1C中，2个、4个、8个或更多个NAND通道可以存在于控制器和NAND存储器设备之间，这取决于控制器容量。在本文所述实施例中的任一个中，一个以上的通道可以存在于控制器和存储器管芯之间，即使在图中示出单个通道。

图1B示出包括多个非易失性存储器系统100的存储模块200。如此，存储模块200可包括与主机接口并与存储系统204接口的存储控制器202，存储系统204包括多个非易失性存储器系统100。存储控制器202与非易失性存储器系统100之间的接口可以是总线接口，如串行高级技术附件(SATA)或总线和接口标准(PCIe)接口。在一个实施例中，存储模块200可以是固态驱动器(SSD)，如在便携式计算设备(如笔记本电脑和平板电脑)中发现的。

图1C为示出分级存储系统的框图。分级存储系统210包括多个存储控制器202，这些存储控制器202中的每个控制相应的存储系统204。主机系统212可以经由总线接口访问分级存储系统内的存储器。在一个实施例中，总线接口可以是非易失性存储器标准(NVMexpress)(NVMe)或以太网光纤通道(FCoE)接口。在一个实施例中，图1C中所示的系统可以是可由多个主机计算机访问的机架安装式大容量存储系统，如将存在于数据中心或需要大容量存储的其他位置。

图2A为更详细地示出控制器102的示例性部件的框图。控制器102包括与主机接口的前端模块108，与一个或更多个非易失性存储器管芯104接口的后端模块110，和执行现在将详细描述的功能的各种其他模块。后端模块110可包括队列管理器306和/或闪存转换层138，如图3中所示并且相对于图3所描述。

模块可以采用以下形式：例如，被设计用于与其他部件一起使用的封装的功能性硬件单元，可由通常执行相关功能中的特定功能的(微)处理器或处理电路执行的程序代码(例如软件或固件)的一部分，或与较大系统接口的独立硬件或软件部件。例如，每个模块可包括专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、离散电路的组合、门、或任何其他类型的硬件或它们的组合。另选地或除此之外，每个模块可包括存储器硬件，例如包括可以用处理器执行以实施模块特征中的一个或更多个的指令的存储器104的一部分。当模块中的任一个包括包含可以用处理器执行的指令的存储器的部分时，模块可以或者可以不包括处理器。在一些示例中，每个模块可以仅仅是存储器104的部分或者包括可以用处理器执行以实施对应模块的特征的指令的其他物理存储器。

控制器102可包括抑制电路112。抑制电路112可以确定存储器何时处于抑制模式并修改用于抑制模式的参数。抑制电路112可以与闪存转换层138耦合或是闪存转换层138的部分。示例性抑制机制在图8中示出。图5至图7示出其中可以在温度背景下修改抑制的示例性实施例。具体地，抑制电路112可以基于存储器的健康状况/耐久性/使用率来修改温度抑制阈值，或者修改TMM抑制以与温度相关，如下文进一步讨论。

再次参考控制器102的模块，缓冲区管理器/总线控制器114管理随机存取存储器(RAM)116中的缓冲区，并且控制控制器102的内部总线仲裁。只读存储器(ROM)118存储系统启动代码。虽然在图2A中示出为与控制器102分开地定位，但在其他实施例中，RAM 116和ROM 118中的一者或两者可位于控制器内。在其他实施例中，RAM和ROM的部分可同时位于控制器102之内和控制器之外。此外，在一些实施方式中，控制器102、RAM 116和ROM 118可以位于单独的半导体管芯上。

前端模块108包括主机接口120和提供与主机或下一级存储控制器的电接口的物理层接口(PHY)122。对主机接口120的类型的选择可以取决于所使用的存储器的类型。主机接口120的示例包括但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe和NVMe。主机接口120通常促进数据、控制信号和时序信号的传输。

后端模块110包括纠错控制器(ECC)引擎124，其对从主机接收的数据字节编码并且对从非易失性存储器读取的数字字节解码并纠错。命令定序器126生成命令序列，如编程和擦除命令序列，以便传输到非易失性存储器管芯104。RAID(独立驱动器冗余阵列)模块128管理RAID奇偶性的生成和故障数据的恢复。RAID奇偶性可用作对被写入非易失性存储器系统100中的数据的额外级别的完整性保护。在一些情况下，RAID模块128可以是ECC引擎124的一部分。存储器接口130向非易失性存储器管芯104提供命令序列，并从非易失性存储器管芯104接收状态信息。在一个实施例中，存储器接口130可以是双倍数据速率(DDR)接口，如Toggle Mode 200、400或800接口。闪存控制层132控制后端模块110的总体操作。

图2A中所示系统100的附加部件包括闪存转换层(“FTL”)138，其执行非易失性存储器管芯104的存储器单元的损耗平衡。系统100还包括其他离散部件140，如外部电接口、外部RAM、电阻器、电容器或可以与控制器102接口的其他部件。在另选实施例中，物理层接口122、RAID模块128和缓冲区管理/总线控制器114中的一个或更多个是控制器102中不必要的任选部件。

FTL 138也可以称作介质管理层(“MML”)。FTL 138可以集成为可以处理闪存错误并与主机接口的闪存管理或闪存控制层132的部分。具体地，FTL可以是负责NAND管理的内部的电路。具体地，FTL 138可包括将来自主机的读/写转换成到闪存104的读/写的在存储器设备固件中的功能或算法。FTL 138可以接收用于执行(例如编程到非易失性存储器104或从非易失性存储器104读取)的命令(或者访问命令队列)。通过访问命令队列，FTL 138可以最佳地并且有效地选择何时和如何执行队列中的命令。在一个示例中，FTL 138可以将命令分组以增大访问非易失性存储器104的效率。在一个示例中，FTL 138可以选择命令以延长非易失性存储器104的耐久性和使用寿命。

图2B为更详细地示出非易失性存储器管芯104的示例性部件的框图。非易失性存储器管芯104包括外围电路141和非易失性存储器阵列142。非易失性存储器阵列142包括用于存储数据的非易失性存储器单元，并且可以布置在平面中。在一个实施例中，每个非易失性存储器管芯104可包括一个或更多个平面。非易失性存储器单元可以是任何合适的非易失性存储器单元，包括二维和/或三维配置的NAND闪存单元和/或NOR闪存单元。外围电路141包括向控制器102提供状态信息的状态机152。非易失性存储器管芯104还包括对数据进行高速缓存的数据高速缓存156。示例性外围电路141可包括时钟、泵、ESD、电流分流、电流吸收和/或紧密堆积的逻辑电路。

图3可以是图1的一部分，或者可以示出另选实施例。图3示出设备控制器102、其内部块以及它们的交互的实施例。主机212使用物理接口向设备控制器102发送命令，该物理接口将主机连接到存储器设备控制器102。工业中存在许多针对此接口定义的协议，如外围部件互连标准(PCIe)、SATA等。主机接口(MAC和PHY)302可以实施三个低协议层(交易层、数据链路层和物理层)。主机接口302的责任可以是确保数据包在主机212和存储器设备102之间传送，而没有在这些层中定义的错误。

命令解析器304接收操作以及管理员(admin)主机命令，解析它们并检查主机命令的正确性。其可与队列管理器306交互，以便将命令排队到适当队列。在执行前，主机命令可以通过队列管理器306挂起(pending)。队列管理器可包括用于优先处理命令以便由命令执行器308执行的仲裁机制。FTL138可以优化(优先处理和分组)队列中的命令，或者其通过延迟命令或改变与命令队列无关的其他存储器参数来执行抑制。命令解析器304或队列管理器306可以通过对请求或队列中的命令排序来负责控制控制器与设备之间的数据流动。顺序可以基于请求的优先级、处理请求的资源可用性、请求所需的地址、请求的时期、请求的类型(例如读取或写入)或请求者的访问历史。

命令队列可以是用于实现以优先级顺序基于先进先出(FIFO)或以任何其他顺序进行延迟命令执行(例如在抑制期间)的队列。代替在发送下一命令之前等待每个命令被执行的是，程序只是将命令放入队列中并且可以在队列被执行时执行其他过程。队列可用于抑制以控制控制器与设备之间的数据流动。命令可以被置于命令队列中并且通过队列管理器306排序。顺序可以基于请求的优先级、处理请求的资源可用性、请求所需地址、请求的时期或请求者的访问历史。虽然未在图3中示出，但命令队列可由FTL 138访问以便执行。

主机接口302可与主机层303耦合以便接收来自主机212的命令。命令执行器308可以负责命令选择和执行。挂起的命令可由队列管理器306仲裁，以便通过向闪存接口模块(“FIM”)110发送感测和传送请求来选择下一个命令以执行。在一个实施例中，FIM 110可以向闪存104生成感测/传送或编程操作。FIM 110通过发送闪存命令与闪存104交互。

来自闪存转换层(FTL)138的闪存管理可以负责内部存储器管理操作，如地址转换。FTL 138还可以称作介质管理层(MML)。设备控制器可包括读/写直接存储器访问(“DMA”)310，其可以负责在主机和设备之间传送数据。命令解析器304、队列管理器306、闪存管理138和命令执行器308可以负责处理设备中的控制路径，而读/写DMA 310处理设备中的数据路径。设备固件124可以控制和管理该逻辑的功能。在初始化节段，固件可以配置设备控制器102。在操作期间，固件124控制该逻辑并管理闪存104。固件124还可以辅助命令解析和队列存储及访问。

图4是示出示例性交叉温度(X温度)情况的图表。图1至图3中所描述的存储器设备可以修改其抑制机制来处理X温度。图4示出X温度的效果。x轴示出编程/擦除PE周期的热计数或数量。y轴示出误码率(BER)。一般来讲，BER率随PE计数增加而增大。可以存在可接受或可纠正的BER的阈值402水平。根据X温度(“Temp X”)值，可以在不同的PE周期计数处达到阈值402。最大的X温度示出X温度值100。下一个X温度示出X温度值90。最小X温度示出X温度值80。

图4示出对于较高的温度，BER率较快地到达阈值402(就PE周期而言)。在404，最高X温度100到达BER阈值402。在406处，中间X温度90到达BER阈值402，这相对于最高的X温度是更多周期。最后，在408处，最低X温度80到达BER阈值402，这对于高X温度和中间X温度是更多数量的周期。因此，对PE周期计数的抑制也应当取决于温度。

图4展示出BER与PE周期和温度二者相关。当考虑温度抑制时，温度抑制的时序应当取决于PE周期。具体地，温度抑制阈值应当根据存储器健康状况或存储器使用率来设置。图4将PE周期示出为存储器使用率的一个示例。对于少于404处的周期数的新方框，可以将温度抑制阈值设置为较高(例如X温度100)。对于具有在408处的较高PE周期计数的方框，温度阈值应当较低(例如X温度80)，因为当PE周期计数经过406时，在404处的X温度100和在406处的X温度90都已经超过BER阈值402。

图5为用于基于存储器健康状况/使用率和温度来修改抑制的流程图。在方框502中，获取使用率或健康状况值。如图4中所示，热计数(或PE周期)为使用率的一个示例。可以存在存储器健康状况测量的其他示例。在方框504中，获取设备温度。该温度可以从作为存储器的部分的传感器测量。在其他实施例中，可以从其他来源获取温度或估计温度。在方框506中，可以将使用率/健康状况值和温度值二者与标准进行比较。如果不满足标准，则重复过程。如果满足标准，则可以在方框508中实施抑制。具体地，某些参数可以基于使用率/健康状况值和温度来调节。标准可以是如图6中所示的使用率/健康状况值或测试参数阈值，或者可以是如图7中所示的温度阈值。

图6是用于基于温度来修改测试模式矩阵(TMM)的流程图。在方框602中，确定存储器使用率或存储器健康状况值。在方框604中，将该存储器健康状况值或使用率与阈值进行比较。在方框604中，如果所确定的存储器健康状况或存储器使用率差于阈值，则在方框606中获取设备温度。然后在方框608中分析测试模式矩阵(TMM)。TMM被调节或修改为与温度相关，如下表1中所示：

表1：与温度相关的测试模式矩阵(TMM)

表1仅仅示范TMM的一个实施例。表1示出抑制与使用率和温度两者相关。可以不存在抑制或者存在不同级别(level)的抑制。如表1中所示，可以存在三个级别的抑制。级别1抑制为轻微抑制(小的性能改变)，而级别增加导致增加的抑制(较大的性能降低)。例如，级别1抑制可以是5-10％的性能降低，级别2抑制可以是10-15％的性能降低，并且级别3抑制可以是15-25％的性能降低。这些级别仅仅是示例性的并且可以存在不同性能降低的更多或更少的级别。TMM示出的是，使用率和温度确定何时抑制和抑制多少。最左边一列是温度区间(bins)，其与使用率(PE周期和热计数)一起示出。TMM说明低温和高温。抑制级别基于使用率和温度这两者确定。虽然未示出，但低温下的抑制可以与高温下的抑制不同。因此，在该示例中，对于六个抑制级别，三种级别中的每个可具有低温和高温模式。

TMM可以包括测试参数。表1将使用率示出为测试参数，但存储器健康状况、使用寿命或耐久性可以是测试参数的其他示例。通过使TMM包括温度依赖性，抑制可以被优化并且更有效。抑制可包括调节温度敏感参数，如图8中的抑制参数。

图7为与存储器健康状况/使用率相关的温度抑制阈值的流程图。在方框702中，确定存储器设备使用率。在一个实施例中，使用率可以是热计数或编程/擦除(PE)周期。在方框704中，基于PE周期，可以存在对应的自适应抑制温度。自适应抑制温度可以称作阈值，并且是设备开始抑制以尝试冷却和避免错误的温度。方框706示出PE周期以及它们对应的抑制温度的示例性表。方框706仅仅是一个实施例，并且示出随着PE周期增加，抑制温度降低，如表2：

编程/擦除(PE)周期	抑制温度
		<100	70℃
<350	65℃
		<700	60℃
<1000	55℃

表2：基于使用率(例如热计数)的自适应温度抑制

表2和方框706示出的是，较新的存储器(例如<100个PE周期)直到抑制温度阈值高(例如70℃)才需要抑制。较老的存储器或具有高使用率的存储器(例如1000个PE周期)将在较低的抑制温度阈值(例如55℃)下抑制。换言之，高抑制温度阈值可用于新存储器，但随着使用率增加，抑制温度阈值应减小以将错误减到最少，同时还优化性能(通过减少抑制)。

表2和方框706用于基于在方框702中确定的PE周期来确定方框708中的适当抑制温度阈值。在方框710中，确定设备的温度。在方框712中，如果设备的温度低于所确定的抑制温度阈值，则过程在方框702处继续。然而，如果在方框712中设备的温度高于所确定的抑制温度阈值，则在方框714中实施抑制。图8示出抑制的示例性实施例。图7中所示用于自适应地调节抑制温度阈值的过程可以优化性能，同时仍允许抑制以控制温度并减少错误。

图8为示出示例性抑制参数的图。抑制可包括调节任何温度敏感参数，并且当应用于NAND存储器时可以称作NAND参数。抑制参数802是可以在处于抑制模式时调节的特征。如所述，存储器设备可由于各种原因(例如功耗使用率温度、耐久性等)被抑制，并且在抑制时，抑制参数802是可改变的示例性特征。

抑制可包括调节编程电压804。编程电压可以称作Vpass。另外，还可以调整编程宽度或电压分布。电压分布可以被编程为较密或较窄。抑制还可包括调节编程速度806。编程速度806还可以包括编程定时或其他编程调节(例如编程脉冲宽度或编程步长)。较慢的编程可以用作抑制的部分。

抑制可包括调节命令处理808。在存储器设备处(例如在队列中)接收的命令可以在抑制期间被较慢地处理。队列可以延迟，或者在抑制期间可包括额外的命令。命令处理808可包括抑制特定命令或特定类型的命令。命令类型抑制可包括改变分段或连续的命令。这可以应用于编程和擦除命令这两者。例如，分段命令可包括可朝向待到达电压步进(step)的一系列增量程序。这可以步进，直到达到阈值。在抑制期间，可以修改分段量(如，电压增量)。在抑制中，可以施加稍低的电压，从而更缓慢地进入编程状态。命令处理808可包括命令验证调节。对于连续程序，NAND可以设置分段并且检查并查看其是否被编程。这可以包括改变内部设置以进行更多验证或进行较软的(softer)编程/擦除。改变内部步进使得它们更缓慢地编程可以包括不同的验证。

命令设置可以是命令处理808的另一个示例。可以修改存储器的速度或安全裕度(margin)。NAND管芯使用内部电路来施加步进，并且在擦除或不同位值之间递增地移动非易失性状态。这可以用于擦除和编程两者。进行这些状态移动的步进可被修改，如通过使步进更多，具有不同的持续时间，所施加电压电平的不同增量，不同的转换速率和稳定时间，外围单元上的不同选择断开电压、不同的程序排序等。这些项中的任一个或全部可以改变。它们中的一些被发现与性能、单元使用寿命退化、耐久性、功耗、未来读取的误码率(BER)、读取干扰鲁棒性、在各种温度下的数据保持等相关。使用抑制类型和对上述的特征化工作的知识，针对标准流，可以指示一种行为。对于功率抑制的流的不同行为。对温度抑制的流的不同行为设置。对于性能抑制的不同行为。

管芯参数810可包括与NAND管芯相关的多个参数。例如，时钟速率可以在抑制模式中降低。具体地，时钟速率可以减慢。由于无论设备何时开启均可使用功率，因此电路使用率可以降低。时钟速率越慢，功率将越小。其可以永不消失，但较低的时钟速率可以降低空闲功率。这是对必须消耗的热功率的节省，也是对如果有功率封顶(诸如如果对存储器设备有总的使用率上限)的节省。换言之，设备时钟速率降低可以在以下两情况在空闲时有效：当甚至未使用NAND存储器时，以及当命令实际上被使用时。由于命令减速，这降低所消耗的功率，导致由NAND中的活动所产生的较低温度。在另一个实施例中，管芯参数810可包括随另一个抑制机制关闭SRAM缓冲区。另选地，管芯的操作电压可以改变，作为抑制的部分。操作电源电压可以设置在PCB级。降低电压可以降低抑制期间的功率。因此，由于管芯汲取功率的能力降低，可以执行更多验证或更多分段。

闪存通信总线参数812可以是针对抑制进行调节的(一个或更多个)抑制参数802的另外(一个或更多个)示例。在一个实施例中，通信总线参数812可包括用于数据和命令的不同速率或总线速度。闪存总线可包括闪存接口模块与闪存之间的通信路径。可以存在与其相关联的时钟速率，并且其可以是SSD内的功率节省。其可以是一次改变，该一次改变确定闪存总线速度减小，使得通信减慢。在另选实施例中，可以不存在用于抑制的一次全局设置(使得抑制参数在抑制期间改变)。可以存在基于命令而非基于全局设置的抑制。抑制可以是某一时间段和/或针对特定通道和/或特别抑制的特定管芯。闪存总线数据传送大小可以是针对抑制进行调节的另一个闪存通信总线参数812。小数据的传送表示管芯忙于传送更多数据包给控制器。这样耗费更多时间并且延迟了用于该NAND管芯的未来活动。

与限制命令相反，控制器的功能件可以关闭。由于主要的热和功率命令在NAND存储器中，因此控制器中硬件的关闭可以是用于减少NAND活动的间接方法。然而，不是所有的控制器对于所有硬件工件具有改进的关闭能力。驱动性能可根据硬件关闭的影响而降低。因此，如果硬件的该特定工件不是电流驱动工作负荷的瓶颈(其不损坏驱动性能)，则可以不存在NAND存储器活动的有效抑制。

在一个实施例中，抑制的实施方式可包括FTL改变闪存接口模块的事件顺序，使得其将运行以执行程序或读取。这可以是一次全局设置，使得FTL可以进行一次命令并且其将向下发送命令到闪存接口模块。闪存接口模块可将命令分配到闪存并且请求NAND参数的改变(例如较低的NAND时钟速率)。这可以用于较低功率状态或者对NAND中的外围非必要电路(如较高通电的存储器缓冲区)断电。这可以是修整(trim)设置(即，每个管芯内的设置)。其可以排队，使得当未被抑制时闪存较慢地运行。其可发送与时钟速率相关的新的命令。在另选实施例中，抑制可以针对通道或管芯，使得只有部分的NAND被抑制。

图9为示例性三维(3D)存储器结构的图示。本文所述的抑制和与温度相关的改变可以在不同类型的存储器中使用，如电荷俘获(CT)存储器或在图9中所示的3D存储器中。图9为示例性三维(3D)存储器结构的图示。图9示出具有位成本缩放(Bit Cost Scaling)(BiCS)的示例性3D NAND闪存。相对于图10进一步描述并示出源极线和位线。在存储系统中使用的闪存可以是3D NAND架构的闪存，其中通过进入电荷俘获层(CTL)中的电子的福勒-诺德海姆(Fowler-Nordheim)来实现编程。擦除可经由物理机制(如栅致漏极泄漏(GIDL))通过将空穴注入CTL中以中和电子来实现。图9是示例性3D结构，其中每个单元由竖直地形成存储器列(例如，48个字线)的存储器晶体管表示。字线(WL)、位线(BL)和串数在图9中示出。示出四个示例性串。可以存在存储器孔(在NAND列内)，其包括存储器孔触点。一个示例性字线(逻辑字线LWL 185)与示例性物理字线(PWL 46)一起示出。虽然与3D存储器应用相关，但自适应温度抑制和TMM温度依赖性可以与其他结构相关，包括具有电荷俘获电介质和隧穿(tunneling)电介质的2D闪存。具体地，电荷俘获电介质存储器可以是3D或2D的。

图10为存储器块的示例性物理存储器组织。图10示出例如在NAND配置中组织的存储器单元的页面，所述存储器单元被并行地感测或编程。在一个实施例中，图10示出3DNAND架构的串中的一个，其中每个字线可以跨越多个串(在图10中所示的串之前或之后)。一组NAND链在示例性存储器中示出。页面可以是能够被并行地感测或编程的任一组存储器单元。页面通过共同连接到字线的页面单元的控制栅极启用，并且每个单元可由感测电路访问，该感测电路可经由位线(位线BL0-BLm)访问。例如，当分别感测或编程单元页面时，感测电压或编程电压被分别施加到共同的字线(例如WL2)并且同时将适当的电压施加到位线。选择栅漏极(SGD)被示出为与解码栅极(如选择栅源极(SGS))相反。SGS还可以称作源栅极或源极，而SGD可以称作漏栅极或漏极。直接相邻于源/漏栅极的可以是伪字线，该伪字线充当缓冲器以将源/漏栅极与正常字线分开并保护正常字线免受潜在缺陷的影响。

存储器结构可以利用电荷俘获(CT)或浮动栅极结构。在一个实施例中，电荷俘获层可以是电介质，如氮化硅、氧化镁或足够多孔以便电子被俘获在孔中的其他绝缘体。氮化硅可以是储存电子的膜。CT可以使用SONOS(半导体-氧化物-氮化物-氧化物-半导体)或MONOS(金属-氧化物-氮化物-氧化物-半导体)电容器结构，其将电荷俘获器中的信息存储在电介质层中。CT可用于非易失性NOR或NAND闪存。控制栅极和通道之间可存在可变电荷，从而改变晶体管的阈值电压。CT层可以是绝缘体，其提供改善的耐久性。对CT层的编程可包括通过通道热电子注入(HEI)或热载流子注入使电子运动到CT层上，其中高电压在控制栅极和漏极之间，并且电流从源极诱导至漏极，其中控制栅极在源极处具有中等电压。在另一个实施例中，当在控制栅极上存在高电压并且在存储器晶体管的通道上存在低电压时，福勒诺德海姆隧穿(FNT)可以是另选的。通过偏置条件，电子被注入或隧穿到CT层中。热空穴注入可用于从CT层移除电荷。换言之，添加空穴(或者由于缺少电子而添加正电荷)可用于擦除。

位于衬底之内和/或上方的半导体存储器元件可以二维或三维布置，如二维存储器结构或三维存储器结构。在二维存储器结构中，半导体存储器元件布置在单个平面或单个存储器设备级。通常，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如在x-z方向的平面中)。衬底可以是在其上方或内部形成存储器元件的层的晶元，或者其可以是在存储器元件形成之后附接到它们的载体衬底。作为非限制性示例，衬底可包括半导体，如硅。

存储器元件可以以有序阵列布置在单个存储器设备级，如布置成多行和/或列。但是，存储器元件可以以不规则或非正交配置来排列。存储器元件可以各自具有两个或更多个电极或接触线，如位线和字线。

三维存储器阵列被布置成使得存储器元件占据多个平面或更多个存储器设备级，从而以三维形成结构(即，在x、y和z方向，其中y方向基本上垂直，并且x和z方向基本上平行于衬底的主表面)。作为非限制性示例，三维存储器结构可以竖直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可以布置为多个竖直的列(例如，基本上垂直于衬底的主表面(即，在y方向)延伸的列)，其中每列具有每列中的多个存储器元件。各列可以布置成二维配置，例如在x-z平面中，导致存储器元件的三维布置，其中元件在多个竖直堆叠的存储器平面上。三维的其他存储器元件的配置也可以构成三维存储器阵列。

通过非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以一起耦合以形成在单个水平(例如，x-z)存储器设备级内的NAND串。另选地，存储器元件可以一起耦合以形成竖直NAND串，该竖直NAND串横跨多个水平存储器设备级。可以设想其他三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串包含跨过多个存储器级的存储器元件。三维存储器阵列也可以NOR配置和ReRAM、PCM或STT-MRAM配置设计。

通常，在单片式三维存储器阵列中，在单个衬底上方形成一个或更多个存储器设备级。任选地，单片式三维存储器阵列还可以具有至少部分地在单个衬底内的一个或更多个存储器层。作为非限制性示例，衬底可包括半导体，如硅。在单片式三维阵列中，构成阵列的每个存储器设备级的层通常在阵列的底层存储器设备级的层上形成。然而，单片式三维存储器阵列的相邻存储器设备级的层可以共用或具有在存储器设备级之间的中间层。

然而再次地，二维阵列可以单独地形成并且然后封装在一起形成具有多层存储器的非单片式存储器设备。例如，可以通过在单独的衬底上形成存储器级并且然后将存储器级互相堆叠在顶部，来构造非单片式堆叠存储器。在堆叠之前，衬底可以变薄或从存储器设备级移除，但由于存储器设备级初始形成在单独的衬底上方，所得的存储器阵列并不是单片式三维存储器阵列。另外，多个二维存储器阵列或三维存储器阵列(单片式或非单片式)可以在单独的芯片上形成，并且然后封装在一起以形成芯片堆叠的存储器设备。

通常需要关联电路对存储器元件进行操作并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以完成功能(如编程和读取)的电路。该关联电路可以与存储器元件在同一衬底上和/或在单独的衬底上。例如，用于存储器读写操作的控制器可位于单独的控制器芯片上和/或与存储器元件位于同一衬底上。

本领域的技术人员将认识到，本发明不限于所描述的二维和三维示例性结构，而是涵盖在如本文所述并且如本领域的技术人员所理解的本发明的精神和范围内的所有相关存储器结构。

在本申请中，半导体存储器设备(如在本申请中描述的那些)可包括易失性存储器设备(如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备)，非易失性存储器设备(如电阻式随机存取存储器(“ReRAM”)，电可擦除可编程只读存储器(“EEPROM”)，闪存(可以认为是EEPROM的子组)，铁电随机存取存储器(“FRAM”)和磁阻式随机存取存储器(“MRAM”))以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存设备可以NAND或NOR配置进行配置。

存储器设备可以由无源和/或有源元件以任何组合形成。通过非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，其在一些实施例中包括电阻开关存储元件，如抗熔丝、相变材料等，并且任选地为转向元件，如二极管等。进一步地，通过非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存设备元件，其在一些实施例中包括包含电荷存储区(如浮动栅极、导电纳米粒子或电荷存储电介质材料)的元件。

多个存储器元件可以被配置为使得它们串联地连接或者使得每个元件可单独可访问。通过非限制性示例的方式，NAND配置中的闪存设备(NAND存储器)通常包含串联地连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个存储器串组成，其中串由共用单个位线并且作为一组访问的多个存储器元件组成。另选地，存储器元件可以被配置为使得每个元件单独可访问，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以以其他方式配置。

“计算机可读介质”、“机器可读介质”、“传播信号”介质和/或“信号承载介质”可包括任何设备，该任何设备包括、存储、通信、传播、或运送由指令可执行系统、装置或设备使用或结合其使用的软件。机器可读介质可以选择性地为但不限于电子的、磁性的、光学的、电磁的、红外线的或半导体系统、装置、设备或传播介质。机器可读介质的示例的非详尽列表将包括：具有一个或更多个导线的电连接“电子设备”，便携式磁盘或光盘，易失性存储器(如随机存取存储器“RAM”)，只读存储器“ROM”，可擦除可编程只读存储器(EPROM或闪存)或光纤。机器可读介质还可包括有形介质，在该有形介质上打印软件，因为软件可以被以电子方式存储为图像或其他格式(例如，通过光学扫描)，然后被编译和/或解释或以其他方式处理。经处理介质然后可以存储在计算机和/或机器存储器中。在另选实施例中，专用硬件实施方式，如专用集成电路、可编程逻辑阵列和其他硬件设备，可以被构造为实施本文所述的方法中的一个或更多个。可包括各种实施例的装置和系统的应用可以广泛地包括各种电子系统和计算机系统。本文所述的一个或更多个实施例可以使用两个或更多个专用互连硬件模块或具有相关控制和数据信号的设备来实施功能，其中所述数据信号可以在模块之间并且通过模块通信或者作为专用集成电路的部分。因此，本系统涵盖软件、固件、和硬件实施方式。

本文所述的实施例的图示旨在提供对各种实施例的结构的一般理解。该图示并非旨在用作利用本文所述结构或方法的装置和系统的所有元件和特征的完整描述。在回顾本公开时，许多其他实施例对于本领域的技术人员可以是明显的。其他实施例可以被利用并从本公开得出，使得可以在不脱离本公开的范围的情况下进行结构以及逻辑替换和改变。另外，该图示仅仅是代表性的，并且可以不按比例绘制。图示内的某些比例可以放大，而其他比例可以最小化。因此，本公开和附图将被视为说明性的而非限制性的。

前述具体说明旨在被理解为对本发明所采用的所选形式的说明，而非对本发明的定义。只有所附权利要求，包括旨在定义所要求保护的发明的范围的所有等价物。最后，应注意，本文所述的优选实施例中的任一个的任一方面可以单独或者彼此组合使用。

Claims (24)

1.一种用于在存储器设备中进行温度抑制的方法，所述方法包括：

确定所述存储器设备的健康状况值；

基于所述存储器设备的所述健康状况值来修改温度抑制阈值；以及

当所述存储器设备的温度超过所述温度抑制阈值时抑制所述存储器设备。

2.根据权利要求1所述的方法，其中从所述存储器设备中的温度传感器测量所述温度。

3.根据权利要求1所述的方法，其中所述健康状况值包括所述存储器设备的使用率，进一步地，其中所述使用率包括编程/擦除周期的数量，即PE周期的数量。

4.根据权利要求3所述的方法，其中当所述PE周期低时所述温度抑制阈值增大。

5.根据权利要求3所述的方法，其中所述温度抑制阈值随所述PE周期增加而逐渐减小。

6.根据权利要求1所述的方法，其中所述抑制包括所述存储器设备的性能的降低。

7.根据权利要求6所述的方法，其中所述性能降低包括降低编程速度、延迟命令执行或修改命令处理。

8.根据权利要求1所述的方法，其中所述存储器设备包括NAND存储器，并且所述抑制包括抑制存储器设备参数，所述存储器设备参数包括以下各项中的至少一个：时钟速率、闪存总线速度、通信方法、命令类型、命令设置、命令验证、速度裕度或操作电压。

9.一种用于控制存储器设备抑制的方法，所述方法包括：

测量所述存储器设备的使用率值；

接收所述存储器设备的温度值；以及

比较存储器使用率抑制阈值与所述使用率值，其中所述存储器使用率抑制阈值取决于所述存储器设备的所述温度值。

10.根据权利要求9所述的方法，还包括：

当所述使用率值超过所述存储器使用率抑制阈值时抑制所述存储器设备。

11.根据权利要求10所述的方法，其中所述使用率包括编程/擦除周期的热计数。

12.根据权利要求10所述的方法，其中抑制所述性能包括降低编程速度、延迟命令执行或修改命令处理。

13.根据权利要求10所述的方法，其中所述抑制降低功耗、维持温度、改变性能或者提高所述闪存的耐久性。

14.根据权利要求9所述的方法，其中所述温度值由所述存储器设备中的传感器测量。

15.根据权利要求9所述的方法，其中当所述温度值低时，所述存储器使用率抑制阈值增大。

16.根据权利要求9所述的方法，其中所述存储器使用率抑制阈值随所述温度升高而减小。

17.根据权利要求9所述的方法，其中所述存储器使用率抑制阈值包括测试参数。

18.根据权利要求17所述的方法，其中所述测试参数包括取决于所述温度值的测试模式矩阵即TMM。

19.一种存储器设备，包括：。

温度传感器，被配置为测量所述存储器设备的温度；

具有用于所述存储器设备的测试参数的测试模式矩阵，其中所述测试参数取决于所述温度；以及

抑制电路，其被配置为基于所述温度来抑制所述存储器设备以降低交叉温度。

20.根据权利要求19所述的存储器设备，其中所述测试参数包括编程速度、命令处理或命令执行时序。

21.根据权利要求19所述的存储器设备，其中所述抑制电路根据所述温度进行不同抑制。

22.根据权利要求19所述的存储器设备，其中所述交叉温度包括写入数据和读取数据之间的温度差。

23.根据权利要求19所述的存储器设备，其中所述抑制电路被配置为降低功率使用率，降低所述存储器设备的温度，改变匹配生产驱动可变性的性能或提高所述存储器设备的耐久性。

24.根据权利要求19所述的存储器设备，其中所述存储器设备包括三维存储器配置即3D存储器配置，并且其中控制器与所述闪存的操作和到所述闪存的存储相关联。