CN101540190B - 具有单端读出放大器的半导体器件 - Google Patents

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Abstract

本发明提供了一种具有单端读出放大器的半导体器件。补偿了制造工艺、电源电压、接合点温度和造成变化的其它因素，并防止了读出放大器的操作裕度减小。具有分级位线结构的半导体存储器件中的单端读出放大器包括：第一MOS晶体管，其用于放大从存储单元输出到位线的信号；第二MOS晶体管，其用于将第一MOS晶体管的输出供给到全局位线；以及全局位线电压确定电路；并且通过包括第一MOS晶体管的复制品和全局位线电压确定电路的复制品的延迟电路的输出信号，来控制至少第二MOS晶体管的导通/截止时序或者包括全局位线电压确定电路的全局读出放大器的读取时序。

Description

具有单端读出放大器的半导体器件
技术领域
本发明涉及一种用于半导体器件中的读出放大器的控制电路，更具体来说，涉及一种用以对于在构成读出放大器的MOS晶体管中的制造工艺、电源电压或接合点温度的特性进行适当补偿的读出放大器控制电路；涉及一种读出放大器控制方法；以及涉及一种数据处理系统。
背景技术
公知的传统技术包括：存储单元阵列，在其中将存储单元布置成矩阵；位线，其用于将相同行的存储单元连接在一起；预充电电路，其用于当读取数据时向位线供给预充电电势；以及第一读出放大器，其用于将读取到位线的数据放大，其中，利用由预充电电路供给到位线的预充电电势作为基准电势，第一读出放大器区别读取到位线的数据（例如，参见第2007-172779号日本专利申请特开）。
发明内容
然而，上述的技术的缺陷在于，由于制造工艺、电源电压、接合点温度和其它因素导致构成读出放大器的MOS晶体管的“导通”电流或者阈值电压变化，由于该变化造成漏电流的大小变化，因此读出放大器的操作裕度减小。
因此在考虑到上述缺陷的情况下开发本发明，本发明的目的在于提供一种读出放大器控制电路，该读出放大器控制电路用于补偿造成变化的制造工艺、电源电压、接合点温度和其它因素，并防止读出放大器的操作裕度减小；并且本发明的目的在于提供一种读出放大器控制方法和一种数据处理系统。
用于克服上述缺陷的本发明包括下述的方面。
（1）本发明提供了一种单端读出放大器的半导体器件，该单端读出放大器包括：至少第一场效应晶体管、第二场效应晶体管和全局位线电压确定电路，其中，第一场效应晶体管用于将从存储单元提供到位线的信号放大，第二场效应晶体管用于向全局位线提供第一场效应晶体管的输出信号；本发明还提供一种控制电路，其用于基于包括第一场效应晶体管的复制品和全局位线电压确定电路的复制品的延迟电路的输出信号，控制第二场效应晶体管从导电状态转变到非导电状态的时序或者包括全局位线电压确定电路的全局读出放大器的读取时序。
（2）本发明还提供了一种半导体器件，该半导体器件包括：存储元件，其用于存储信息；第三场效应晶体管，其用于将存储元件连接到位线；第一场效应晶体管，其用作单端读出放大器，包括与位线连接的栅极，用于放大位线上的数据信号；第二场效应晶体管，其连接到第一场效应晶体管，用于向全局位线提供第一场效应晶体管的输出信号；全局位线电压确定电路，其连接到全局位线，用于确定全局位线上的信号；延迟电路，其包括第一场效应晶体管的复制品和全局位线电压确定电路的复制品；控制电路，其用于基于延迟电路的输出信号，控制第二场效应晶体管从导电状态转变为非导电状态的时序。
根据本发明，与制造工艺、电源电压和接合点温度（下文一起简称为PVT）变化的特性相关的、用于读出放大的MOS晶体管的电特性的改变被进行补偿。读出放大器的操作裕度因此增大，并且存储读出操作得以稳定。从相反的观点看，由于可以增大MOS晶体管的制造过程中变化的容许范围，因此提高了诸如应用了本发明的高容量DRAM的使用许多读出放大器的存储器的制造成品率，并且还可以降低制造成本。
除了MOS晶体管之外，监控用于确定全局位线电压的锁存器的PVT变化特性或者用于存储单元选择的MOS晶体管，并且补偿由于其特性而导致的变化。上述的效果因此可以更有效地证实。由于MOS晶体管的制造过程中的变化的容许范围也可以被增大，因此也可以提供适于小型化和增大的集成度的存储器。
附图说明
结合附图，从下面的对特定优选实施例的描述中，本发明的上述特征和优点将更清楚，其中：
图1是示出了根据本实施例的存储读出系统的整体电路结构的图示；
图2是示出了根据本实施例的DRAM存储单元和读出放大器的结构的图示；
图3是示出了根据本实施例的全局读出放大器的电路结构的图示；
图4是示出了根据本实施例的用于RE信号的复制延迟电路的结构的图示；
图5是示出了根据没有PVT变化的情况下安装有RE信号复制延迟电路的本实施例的PVT变化补偿读出放大器的操作波形的图示；
图6是示出了根据存在PVT变化的情况下安装有RE信号复制延迟电路的本实施例的PVT变化补偿读出放大器的操作波形的图示；
图7是示出了根据本实施例的LTC信号复制延迟电路的结构的图示；
图8是示出了根据没有PVT变化的情况下安装有LTC信号复制延迟电路的本实施例的PVT变化补偿读出放大器的操作波形的图示；
图9是示出了根据存在PVT变化的情况下安装有LTC信号复制延迟电路的本实施例的PVT变化补偿读出放大器的操作波形的图示；
图10是示出了根据修改方式1的电阻改变存储单元和读出放大器的结构的图示；
图11是示出了在其中利用了根据修改方式1的电阻改变存储单元且没有PVT变化的情况下，安装有RE信号复制延迟电路的PVT变化补偿读出放大器的操作波形的图示；
图12是示出了在其中利用了根据修改方式1的电阻改变存储单元且存在PVT变化的情况下，安装有RE信号复制延迟电路的PVT变化补偿读出放大器的操作波形的图示；
图13是示出了在其中利用了根据修改方式1的电阻改变存储单元且没有PVT变化的情况下，安装有LTC信号复制延迟电路的PVT变化补偿读出放大器的操作波形的图示；
图14是示出了在其中利用了根据修改方式1的电阻改变存储单元且存在PVT变化的情况下，安装有LTC信号复制延迟电路的PVT变化补偿读出放大器的操作波形的图示；
图15是示出了根据修改方式2的电阻改变存储单元和读出放大器的结构的图示；
图16是示出了根据修改方式3的电阻改变存储单元和读出放大器的结构的图示；
图17是示出了根据修改方式4的电阻改变存储单元和读出放大器的结构的图示；
图18是示出了根据修改方式5的电阻改变存储单元和读出放大器的结构的图示。
具体实施方式
下文中，将参照附图来详细地描述本发明的实施例。
在此描述的实施例中的组成元件可以用现有的组成元件等来替代，并且包括与其它现有的组成元件的组合的各种变化也是可以的。因此，如在权利要求书中所描述的本发明的范围不受在此描述的实施例的限制。
<实施例1>
将利用图1至图9来描述本发明的实施例。
<整体结构>
图1是示出了如本发明的实施例的存储读出系统的整体结构的电路框图。
如图1所示，包括存储单元阵列和读出放大器列的多个单元沿着位线方向布置。每个存储阵列包括多条字线、多条位线（局部位线）以及布置在字线和位线的接合点处的多个存储单元。位线连接到对应的读出放大器，并且读出放大器将从由字线选择的存储单元读取到位线的信号放大，并将信号输出到全局位线。
全局读出放大器列相对于多对存储单元阵列和读出放大器列对齐。由此在本实施例的存储读出系统中采用了分级位线和分级读出放大器的构造。参考标号FX表示字线驱动时序信号，该字线驱动时序信号在被输入到字驱动器并且导通所选择字线的同时，被输入到复制延迟电路。复制延迟电路接收FX信号，并且如下文所述地指定读出放大器或全局读出放大器的操作时间段。
<存储单元和读出放大器的结构>
图2是示出了图1所示的DRAM（动态随机存取存储器）存储单元阵列和读出放大器的具体电路的图示。
图2示出了字线WL、位线BL、存储单元1、读出放大器2、全局位线GBL以及全局读出放大器3，其中，存储单元1被布置在字线WL和位线BL的接合点处。
本实施例的结构是与单端读出放大器相关的技术，在该单端读出放大器中，输入单个信号，只有一个信号被放大并且输出被放大的信号。普通的差分读出放大器比单端读出放大器具有更高的增益，抗噪性也更强。差分读出放大器的高增益还缩短了用于变化放大的输出信号的时间。另一方面，单端读出放大器对噪声极其敏感，并且为了产生放大的输出，需要更高的输入信号。与位线相连的上述读出放大器是单端读出放大器。
选择晶体管Q3是用于连接全局位线和放大器的输出的控制信号，但是控制信号还可包括用于选择多个局部位线和单个全局位线的地址信号或其它选择信息。通常，由于多个存储单元和读出放大器2连接到局部位线BL来形成存储阵列，因此局部位线BL的布线间距等于或小于全局位线GBL的布线间距。
“通过局部位线，用于首先放大作为数据信号的存储单元1的信息的单端读出放大器（读出放大器2）”被连接到分级位线结构。读出放大器2包括：放大器Q1，其是单端读出放大器；选择晶体管Q3，其用于读取，并将放大器的输出连接到全局位线。
另外，在本发明中，通过用于驱动存储单元的公共内部电压（例如，由外部电源降压而成的内部电源电压）、VSS电源或其它电压，而不是通过利用用于DRAM等中的位线的1/2的预充电方案（其中，在对存储单元进行存取之前的位线控制电压被控制为与信息1和信息0对应的相对电压之间的1/2的电压），来控制在对存储单元进行存取之前用于控制位线的电压（预充电电压）。例如，实施例的特性特征在于：不管存储单元信息是“1”还是“0”，在对存储单元进行存取之后的位线电压从内部电源电压或VSS的预定电势沿着（VSS或内部电源电压的）一个方向转变。在半导体器件的外部电源和内部电源的电压降低到接近1V（接近CMOS型读出放大器操作的操作点的极限的电压）的半导体器件中，位线的控制电压与利用单端读出放大器的读出方案相结合，以在更高速度和稳定性与由于制造条件的变化导致的电路稳定性之间产生增强的协同效应。
位线BL连接到构成读出放大器的nMOS晶体管Q1的栅极，读取到位线的信号电压被读出/放大并且被转换为漏电流。预充电信号PC输入到位线预充电nMOS晶体管Q2的栅极，并且当PC处于高状态时，位线BL预充电至接地电势VSS。
只要晶体管是场效应晶体管（FET）就足够了，除了MOS（金属氧化物半导体）之外，本发明也可以应用于MIS（金属-绝缘体半导体）晶体管和各种其它的FET。NMOS晶体管（N型沟道MOS晶体管）是第一导电类型晶体管的典型示例，PMOS晶体管（P型沟道MOS晶体管）是第二导电类型晶体管的典型示例。
通过读出放大器读取选择nMOS晶体管Q3的栅极来接收选择信号RE，并且当选择信号RE为高时，nMOS晶体管Q3处于导电状态，选择性地连接全局位线GBL和作为读出放大器的输出节点的nMOS晶体管Q1的漏极。通过读出放大器写入选择nMOS晶体管Q4的栅极接收选择信号RWE，并且当选择信号RWE为高时，nMOS晶体管Q4处于导电状态，选择性地连接位线BL和全局位线GBL。
只要nMOS晶体管Q3和nMOS晶体管Q1串联连接就足够了，它们的顺序关系不必受限。理想地，由于大量的nMOS晶体管Q3连接到全局位线GBL，因此如图1所示，当强调全局位线GBL的低噪声效应时，nMOS晶体管Q3应该连接到全局位线GBL这一侧。
多个位线BL和多个存储单元通过附图中未示出的多个其它读出放大器连接到全局位线GBL，在读取操作时，nMOS晶体管Q3仅将所选择的存储单元属于的读出反大器连接到全局位线GBL。结果，nMOS晶体管Q1根据读取到位线BL的信号来驱动全局位线GBL，全局读出放大器3锁存传输到全局位线GBL的信号，并输出到外部电路（未示出）。
在写入操作时，nMOS晶体管Q4仅将所选择的存储单元属于的读出放大器连接到全局位线GBL。当全局读出放大器3从外部电路（未示出）接收写数据并驱动全局位线GBL时，位线BL由nMOS晶体管Q4驱动，并且这导致数据被写入到存储单元。
存储单元1由选择nMOS晶体管Q5和电容器Cs组成，用于通过累积的电荷量来存储数据。nMOS晶体管Q5的栅极连接到字线WL，漏极连接到位线BL，并且源极连接到电容器Cs的一端。电容器Cs的另一端连接到单元平板电势VPLT。
附图中未示出的多个其它存储单元连接到位线BL，结果，例如，在本实施例中，位线BL的寄生电容Cb是10fF。虽然没有具体地限定，但是本实施例的电容器Cs的电容是20fF。结果，通过在由电容器Cs和位线寄生电容Cb组成的系统中共享电荷，信号电压被读取到位线BL。
因此，在读取过程中，由于在nMOS晶体管Q5导通且电荷共享开始之后的几纳秒，由电容器中的累积电荷的存在来产生位线BL的电势中足够的差，因此通过将读出时间段设置在该几纳秒内，可以具有裕度地由nMOS晶体管Q1执行读出放大操作。根据上述的操作原则，可以设置与位线BL连接的存储单元的数量，从而通过电荷共享获得必要的信号电压。
全局位线预充电pMOS晶体管Q6在其栅极接收预充电信号PC的反相信号/PC，并且当/PC处于低状态时，全局位线GBL被预充电至电源电势VDD。全局位线的寄生电容被表示为Cgb。
<全局读出放大器的结构>
图3是示出了图2所示的全局读出放大器的具体电路的图示。
在全局读出放大器3中读取的过程中，LTC变为高，nMOS晶体管Q7导通（导电），并且通过由反相器INV1和INV2组成的全局位线电压确定锁存器，将读取到全局位线GBL的信号电压确定为高或低。
在读取存储单元数据的过程中使用的nMOS晶体管Q7，以及用于在写入过程中从外部（半导体器件的外部）向存储单元输入写数据的nMOS晶体管Q11，被连接到全局位线电压确定锁存器的输入侧。
在读取过程中使用的nMOS晶体管Q8，以及用于在写入过程中将写数据连接到全局位线的nMOS晶体管Q10，被连接到全局位线电压确定锁存器的输出侧。nMOS晶体管Q10也用在重写入操作中，用于在读取过程中将全局位线电压确定锁存器的数据（从存储单元读取的数据）写回到存储单元。
在全局位线电压确定锁存器的输出RD中获得全局位线GBL的逻辑值的反相的电压，并且当全局读出放大器选择信号YS为高时，通过由nMOS晶体管Q8和nMOS晶体管Q9的串联电路组成的读取电路，电压被输出到读取信号线/RDL。
在RD的电压建立之后，当LTC变为低且RES变为高时，nMOS晶体管Q7截止（不导电），并且nMOS晶体管Q10导通（导电），INV1通过RD的数据来驱动全局位线GBL，由此由通过前述nMOS晶体管Q4的重写数据来驱动位线，并且存储单元的累积电荷被重新写入。
在写入的过程中，LTC变为低，RES变为高，写入信号WE变为高，并且nMOS晶体管Q7截止，nMOS晶体管Q10导通，nMOS晶体管Q11导通。在该布置中，当全局读出放大器选择信号YS为高时，nMOS晶体管Q12导通，全局位线GBL由通过nMOS晶体管Q12、nMOS晶体管Q11、INV1和nMOS晶体管Q10的路径的写入信号线/WDL的数据来驱动，位线由通过前述nMOS晶体管Q4的写数据来驱动，并且累积电荷被写入到存储单元。
<用于RE信号的复制延迟电路的结构>
图4是示出了作为图1的实施例的用于产生RE信号的复制延迟电路的图示。
在预充电过程中，在该电路中，PC是高并且FX是低。因此，RE是低，位线复制电容Cbr被放电至接地电压，并且全局位线复制电容Cgbr被充电至VDD。
在读取过程中，PC变为低，然后FX变为高，于是RE立即变为高。由于复制品没有被包括在该路径中，因此没有PVT补偿的对象，但是在本实施例的读出放大器的操作中，这样也没有问题。
当FX变为高时，读出放大器nMOS的复制品Q3r导通，存储单元选择nMOS晶体管的复制品Q5r导通，并且位线复制电容Cbr被电源VBL充电。为了使复制延迟电路的特性最优化，可以将在此的VBL设置为任意的正电压。
当通过电源VBL对位线复制电容Cbr进行充电时，读出放大器nMOS的复制品Q1r导通，并且全局位线复制电容Cgbr放电至接地电势。在该过程中，当全局位线电压确定锁存器的复制品确定输入电压为“低”时，输出反相，并且RE变为低。
由于在其中RE变为低的路径包括存储单元选择nMOS晶体管的复制品Q5r、读出放大器nMOS晶体管的复制品Q1r和Q3r、全局位线电压确定锁存器的复制品、位线复制电容Cbr和全局位线复制电容Cgbr，因此RE变为低的时序反映出存储单元1和读出放大器系统的操作时序的PVT变化特性，并以同样的方式变化。
<当没有PVT变化时安装有用于RE信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图5是示出了在读取过程中PVT补偿读出放大器的操作波形的图示。
横轴表示时间，竖轴表示电压。图5A示出了从存储单元读取高["H"]数据的情况，图5B示出了读取低["L"]数据的情况。
首先，在读取高数据时，在预充电释放时间段内，PC为低且/PC为高，nMOS晶体管Q2和nMOS晶体管Q6均截止，位线BL保持悬浮在0V，全局位线GBL保持被预充电至VDD。
随后，当单元选择时间段出现时，FX变为高，并且当WL和RE已经变为高时，"高"信号电压从存储单元1读取到位线，并且读出时间段开始。在读出时间段内，由于位线的电势高于nMOS晶体管Q1的阈值电压Vt的分布的上限，因此nMOS晶体管Q1的漏电流较大，并且由全局位线GBL的寄生电容Cgb充入的电荷被快速抽出。全局位线BL的电势因此快速地从VDD放电至接地电势。
电势的这种改变被全局位线电压确定锁存电路确定为低并被反相，RD变为高。通过RE变为低并且位线BL和全局位线GBL断开，该读出时间段结束。nMOS晶体管Q1的阈值电压Vt的分布表示由于诸如在制造时的空间变化、栅极绝缘膜厚度的变化和沟道杂质分布的波动的因素而导致的阈值电压的变化范围。
在读取低数据的状态下，在预充电释放时间段内，PC首先为低且/PC为高，nMOS晶体管Q2和nMOS晶体管Q6均截止，位线BL保持悬浮在0V，并且局位线GBL保持被预充电至VDD。
随后，当单元选择时间段出现时，FX变为高，并且当WL和RE已经变为高时，“低”信号电压从存储单元1读取到位线，并且读出时间段开始。在读出时间段内，由于位线的电势低于nMOS晶体管Q1的阈值电压Vt的分布的下限，因此nMOS晶体管Q1的漏电流不流动，由全局位线GBL的寄生电容Cgb充入的电荷没有被抽出，并且全局位线GBL的电势保持在VDD。结果，通过全局位线电压确定锁存电路进行“高”的确定，反相数据的RD保持为低。通过RE变为低且位线BL和全局位线GBL断开，该读出时间段结束。
<当存在PVT变化时安装有用于RE信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图6是示出了在读取过程中通过图5所示的PVT补偿读出放大器的操作波形中的PVT变化而偏移nMOS晶体管Q1的Vt分布时，操作的图示。图6A示出了当Vt沿着高方向偏移时，以最差的读出时序裕度（sense timing margin）从存储单元读取高["H"]数据的情况。图6B示出了当Vt沿着低方向偏移时，以最差的读出时序裕度读取低["L"]数据的情况。由于基本操作与图5中的相同，因此只将描述与图5的情况不同的部分。
当nMOS晶体管Q1的Vt沿着高方向偏移，并且读取了高数据时，由于在读出时间段内的位线的电势低于nMOS晶体管Q1的阈值电压Vt的分布的上限，因此nMOS晶体管Q1的漏电流减小，并且由全局位线GBL的寄生电容Cgb充入的电荷以低速率被抽出。结果，由于全局位线GBL的电势从VDD放电至接地电势的速率也较低，因此通过全局位线电压确定锁存电路确认“低”的时序也被延迟。此时，由于RE变为低的时序也被复制延迟电路适当地延迟，因此在全局位线电压确定锁存电路确定了“低”之后，RE变为低。因此，正确地确定了高读取。
当nMOS晶体管Q1的Vt沿着低方向偏移，并且读取了低数据时，由于在读出时间段内的位线的电势高于nMOS晶体管Q1的阈值电压Vt的分布的下限，因此nMOS晶体管Q1的漏电流以一定程度流动，并且由全局位线GBL的寄生电容Cgb充入的电荷被抽出。结果，全局位线GBL的电势从VDD放电至接地电势，并且通过全局位线电压确定锁存电路确认“高”的时间段缩短。此时，由于RE变为低的时序也被复制延迟电路适当地提早，因此在全局位线电压确定锁存电路错误地确定了“低”之前，RE变为低，并且正确地确定了低读取。
<LTC信号复制延迟电路的结构>
图7是示出了用于产生图1中的LTC信号的复制延迟电路的图示。
在预充电时，该电路处于PC为高、FX为低、LTC为高、位线复制电容Cbr放电至接地电势且全局位线复制电容Cgbr充电至VDD的状态。
在读取过程中，PC变为低，然后FX变为高，于是读出放大器nMOS晶体管的复制品Q3r导通，存储单元选择nMOS晶体管的复制品Q5r导通，并且位线复制电容Cbr被电源VBL充电。为了将复制延迟电路的特性最优化，可以将在此的VBL设置成任意的正电压。
当位线复制电容Cbr被电源VBL充电时，读出放大器nMOS晶体管的复制品Q1r导通，并且全局位线复制电容Cgbr放电至接地电势。在该过程中，当全局位线电压确定锁存器的复制品确定了输入电压是“低”时，输出反相，LTC变为低。由于在其中LTC变为低的路径包括存储单元选择nMOS晶体管的复制品Q5r、读出放大器nMOS晶体管的复制品Q1r和Q3r、全局位线电压确定锁存器的复制品、位线复制电容Cbr和全局位线复制电容Cgbr，因此LTC变为低的时序反映出读出放大器系统和存储单元1的操作时序的PVT变化特性，并且以相同的方式变化。
<当没有PVT变化时安装有用于LTC信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图8是示出了在读取过程中的PVT补偿读出放大器的操作波形的图示。
横轴表示时间，竖轴表示电压。图8A示出了从存储单元读取高["H"]数据的情况，图8B示出了读取["L"]数据的情况。除了存在RE降低时序和LTC之外，图8的基本操作与图5中的相同，将不再描述已经描述过的部分。
在读取高数据的情况下，通过LTC变为低、并且全局位线GBL和全局位线电压确定锁存电路断开来结束读出时间段。在读取低数据的情况下应用相同的操作，通过LTC变为低、并且全局位线GBL和全局位线电压确定锁存电路断开来结束读出时间段。
<当存在PVT变化时安装有用于LTC信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图9是示出了在读取过程中通过PVT补偿读出放大器的操作波形中的PVT变化来偏移nMOS晶体管Q1的Vt分布的情况下，操作的图示。
图9A示出了当Vt沿着高方向偏移时，以最差的读出时序裕度从存储单元1读取高["H"]数据的情况。图9B示出了当Vt沿着低方向偏移时以最差的读出时序裕度来读取低["L"]数据的情况。由于基本操作与图8中的相同，因此下面将仅描述与图8的情况不同的部分。
当nMOS晶体管Q1的Vt沿着高方向偏移，并且读取了高数据时，由于LTC变为低的时序被复制延迟电路适当地延迟，因此在全局位线电压确定锁存电路确认了“低”之后，LTC变为低，并且正确地确定了高读取。当nMOS晶体管Q1的Vt沿着低方向偏移，并且读取了低数据时，由于LTC变为低的时序被复制延迟电路适当地提早，因此在全局位线电压确定锁存电路错误地确认了“低”之前，LTC变为低，并且正确地确定了低读取。
以上给出的描述与为了补偿PVT变化的用于LTC信号的复制延迟电路和用于RE信号的复制延迟电路的操作和结构有关，但是这些电路没有必要一起操作，通过只操作这些电路中的一个，可以充分地补偿PVT变化。
因此，根据本实施例，伴随着PVT变化特性的用于读出放大的MOS晶体管的电特性的变化得以补偿。读出放大器的操作裕度因此增大，并且存储读出操作得以稳定。除了MOS晶体管之外，用于确定全局读出放大器中的全局位线电压的锁存器的PVT变化特性，或者用于存储单元选择的MOS晶体管受到监控，并且由于其特性而导致的变化被补偿。因此，上述的效果可以被进一步更有效地证明。
<修改方式1>
在本修改方式中用电阻改变存储单元来替代图2所示的电容器型存储单元，并且图10是示出了根据本修改方式的电阻改变存储单元阵列和读出放大器的具体电路的图示。除了存储单元的结构之外，电路与图2中的相同，因此以下将只描述不同的部分。
如图10所示，存储单元4由选择nMOS晶体管Q5和电阻器元件Rs组成，用于基于电阻值的大小来存储数据。nMOS晶体管Q5的栅极连接到字线WL、漏极连接到位线BL、并且源极连接到电阻器元件Rs的一端。电阻器元件Rs的另一端连接到电源电势VDD。
附图中没有示出的多个其它存储单元连接到位线BL，结果，例如，在本实施例中，位线BL的寄生电容Cb是10fF。虽然没有特别地限定，但是本实施例的电阻器元件Rs中的高阻状态的电阻分布的下限Rs[H]min是100MΩ，低阻状态的电阻分布的上限Rs[L]max是100KΩ。结果，由电阻器元件Rs和位线寄生电容Cb组成的系统的时间常数τ当电阻器元件处于高阻状态时是1微秒或更高，当电阻器元件处于低阻状态时是1纳秒或更低。
因此，在读取的过程中，由于在nMOS晶体管Q5导通并且位线BL开始充电和放电之后的几纳秒，由电阻器元件的电阻值的大小来产生位线BL的电势中足够的差，因此通过将读出时间段设置在该几纳秒内，可以具有裕度地由nMOS晶体管Q1执行读出放大操作。根据上述的操作原则，可以将与位线BL连接的存储单元的数量设置为不同的数，从而获得根据存储单元的电阻值而计算的寄生电容和计划的读出时间段的维持时间。
<当没有PVT变化且使用了电阻改变存储单元时安装有用于RE信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图11是示出了在安装有用于RE信号的复制延迟电路的读出放大器中进行读取的过程中的操作波形的图示。横轴表示时间，竖轴表示电压。图11A示出了读取存储单元的低阻状态的情况，图11B示出了读取高阻状态的情况。除了读取到位线BL的信号电压的波形之外，图11中的操作与图5的操作相同，并且将不再描述已经描述过的操作。
在读取低阻状态的情况下，由于读出时间段内的位线的电势增大为超出nMOS晶体管Q1的阈值电压Vt的分布的上限，因此nMOS晶体管Q1的漏电流较大，并且由全局位线GBL的寄生电容Cgb充入的电荷被快速抽出。全局位线GBL的电势因此从VDD快速放电至接地电势。
在读取高阻状态的情况下，由于读出时间段内的位线的电势保持为低于nMOS晶体管Q1的阈值电压Vt的分布的下限，因此nMOS晶体管Q1的漏电流不流动，并且由全局位线GBL的寄生电容Cgb充入的电荷不被抽出。全局位线GBL的电势因此停留在VDD。
<当存在PVT变化且使用了电阻改变存储单元时安装有用于RE信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图12是示出了读取的过程中，在图11所示的PVT补偿读出放大器的操作波形中通过PVT变化而偏移nMOS晶体管Q1的Vt分布时，操作的图示。图12A示出了当Vt沿着高方向偏移时，以最差的读出时序裕度读取存储单元4的低阻状态数据的情况。图12B示出了当Vt沿着低方向偏移时，以最差的读出时序裕度读取高阻状态数据的情况。由于基本操作与图11中的相同，因此下面只将描述不同的部分。
当nMOS晶体管Q1的Vt沿着高方向偏移，并且读取了低阻状态数据时，读出时间段内的位线的电势随后超过nMOS晶体管Q1的阈值电压Vt的分布的上限。nMOS晶体管Q1的漏电流因此减小，并且由全局位线GBL的寄生电容Cgb充入的电荷的抽出速率降低。结果，由于全局位线GBL的电势从VDD放电至接地电势的速率也较低，因此，由全局位线电压确定锁存电路确定“低”的时序也被延迟。此时，由于RE变为低的时序被复制延迟电路适当地延迟，因此在全局位线电压确定锁存电路确定了“低”之后，RE变为低。因此，正确地确定了低阻状态的读取。
当nMOS晶体管Q1的Vt沿着低方向偏移，并且读取了高阻状态的数据时，由于读出时间段内的位线的电势高于nMOS晶体管Q1的阈值电压Vt的分布的下限，因此nMOS晶体管Q1的漏电流以一定程度流动，并且由全局位线GBL的寄生电容Cgb充入的电荷被抽出。结果，全局位线GBL的电势从VDD放电至接地电势，并且在其中由全局位线电压确定锁存电路确定“高”的时间段缩短。此时，由于RE变为低的时序被复制延迟电路适当地提早，因此在全局位线电压确定锁存电路错误确定“低”之前，RE变为低，并且高阻状态的读取被正确地确定。
<当没有PVT变化且使用了电阻改变存储单元时安装有用于LTC信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图13是示出了在电阻改变存储单元的情况下安装有用于LTC信号的复制延迟电路的读出放大器中的读取过程中的操作波形的图示。横轴表示时间，竖轴表示电压。图13A示出了读取存储单元的低阻状态的情况，图13B示出了读取高阻状态的情况。除了读取到位线BL的信号电压的波形之外，图13中的操作与图8中的相同，将不再描述已经描述过的操作。
在读取低阻状态的情况下，由于在读出时间段内的位线的电势增大得超过nMOS晶体管Q1的阈值电压Vt的分布的上限，因此nMOS晶体管Q1的漏电流较大，并且由全局位线GBL的寄生电容Cgb充入的电荷被快速抽出。全局位线GBL的电势因此从VDD快速放电至接地电势。
在读取高阻状态的情况下，由于读出时间段内的位线的电势保持为低于nMOS晶体管Q1的阈值电压Vt的分布的下限，因此nMOS晶体管Q1的漏电流不流动，并且由全局位线GBL的寄生电容Cgb充入的电荷没有被抽出。全局位线GBL的电势因此停留在VDD。
<当存在PVT变化且使用了电阻改变存储单元时安装有用于LTC信号的复制延迟电路的PVT变化补偿读出放大器的操作波形>
图14是示出了在图13所示的PVT补偿读出放大器的读取过程的操作波形中通过PVT变化而偏移nMOS晶体管Q1的Vt分布时，操作的图示。图14A示出了当Vt沿着高方向偏移时，以最差的读出时序裕度读取存储单元的低阻状态数据的情况。图14B示出了当Vt沿着低方向偏移时，以最差的读出时序裕度读取高阻状态数据的情况。由于基本操作与图13中的相同，因此下面将只描述不同的部分。
当nMOS晶体管Q1的Vt沿着高方向偏移，并且读取了低阻状态数据时，由于LTC变为低的时序被复制延迟电路适当地延迟，因此在全局位线电压确定锁存电路确定了“低”之后，LTC变为低，并且正确地确定了读取低阻状态。当nMOS晶体管Q1的Vt沿着低方向偏移，并且读取了高阻状态时，由于LTC变为低的时序被复制延迟电路适当地提早，因此在通过全局位线电压确定锁存电路错误地确定了“低”之前，LTC变为低，并且正确地确定了高阻状态的读取。
如上所述，即使在低阻状态下，电阻改变存储单元具有几百KΩ的高阻，因此通过位线电容等的效应减小了读取电压的幅值。当存在PVT变化时，进一步减小读出放大器的操作裕度。然而，通过本修改方式，用于确定全局读出放大器中的全局位线电压的锁存器的PVT变化特性，或者存储单元选择的MOS晶体管受到监控，并且由于其特性导致的变化被补偿。因此即使存储单元为电阻改变存储单元，也可以防止读出放大器的操作裕度减小。
<修改方式2>
图15是示出了本发明中的读出放大器电路2和包括作为存储单元的电阻改变存储单元的修改方式的存储单元5的图示。由于基本结构与图10中的相同，因此将只描述存储单元部分，并且相同的部分将不作描述。
存储单元5由选择nMOS晶体管Q5和电阻器元件Rs组成，用于基于电阻值的大小来存储数据。nMOS晶体管Q5的栅极连接到字线WL、漏极连接到电阻器元件Rs的一端、并且源极连接到电源电势VDD。电阻器元件Rs的另一端连接到位线BL。
<修改方式3>
图16是示出了本发明中的读出放大器电路2和包括作为存储单元的电阻改变存储单元的修改方式的存储单元6的图示。由于基本结构与图10中的相同，因此将只描述存储单元部分，并且相同的部分将不作描述。
用于存储单元选择的nMOS晶体管Q5具有浮体结构，nMOS晶体管Q5的栅极连接到字线WL，源极连接到电源电势VDD，并且漏极连接到位线BL。在浮体中累积了空穴的状态下，nMOS晶体管Q5的阈值电压Vt减小，并且“导通”（on）电阻减小。例如，此时的“导通”电流的下限i(H)min是10μA。当在nMOS晶体管Q5的浮体中没有累积空穴时，nMOS晶体管Q5的阈值电压Vt增大，并且“导通”电阻也增大。例如，此时的“导通”电流的上限i(L)max为10nA。
由于在图11、图12、图13及图14所示的存储单元的操作中流过电阻器元件的电流与上述修改方式中的nMOS晶体管Q5的“导通”电流基本上相等，因此利用与图11、图12、图13及图14所示的基本上相同控制方法，可以利用修改方式的存储单元进行操作。
当如本修改方式中的存储单元由浮体MOS晶体管组成时，MOS晶体管的阈值电压Vt根据浮体中的空穴累积的状态来变化。因此，通过MOS晶体管的PVT变化来减小读出放大器的操作裕度。然而，由于存储单元选择MOS晶体管的PVT变化特性受监控，且在本修改方式中也补偿了由于特性而导致的变化，因此即使当存储单元由浮体MOS晶体管组成时，也可以防止读出放大器的操作裕度减小。
<修改方式4>
图17是示出了包括读出放大器和作为本发明中的存储单元的电阻改变存储单元的修改的存储单元的电路的图示。由于基本结构与图10中的相同，因此将只描述存储单元部分，并且相同的部分将不作描述。
存储单元7由nMOS晶体管Q5组成，在nMOS晶体管Q5中，在栅极绝缘膜中设置了电荷捕获区，根据在其中电子累积在nMOS晶体管Q5的电荷捕获区中的状态和在其中没有电子累积在nMOS晶体管Q5的电荷捕获区中的状态来存储信息。nMOS晶体管Q5的栅极连接到字线WL，源极连接到电源电势VDD，并且漏极连接到位线BL。
在nMOS晶体管Q5的电荷捕获区中没有累积电子的状态下，nMOS晶体管Q5的阈值电压Vt减小，并且“导通”电阻减小。例如，此时的“导通”电流的下限i(H)min为10μA。当在nMOS晶体管Q5的电荷捕获区中累积电子时，nMOS晶体管Q5的阈值电压Vt增大，并且“导通”电阻也增大。例如，此时的“导通”电流的上限i(L)max为10nA。
由于在图11、图12、图13及图14所示的存储单元的操作中流过电阻器元件的电流与上述修改方式中的nMOS晶体管Q5的“导通”电流基本上相等，因此利用与图11A和图11B、图12A和图12B、图13A和图13B及图14A和图14B所示的基本相同的控制方法，可以利用修改方式的存储单元进行操作。
当如在本修改方式中的存储单元由在栅极绝缘膜中设置有电荷捕获区的MOS晶体管组成时，MOS晶体管的阈值电压Vt根据电荷捕获区中的电子的累积状态而改变。因此，通过MOS晶体管的PVT变化来减小读出放大器的操作裕度。然而，由于存储单元选择MOS晶体管的PVT变化特性受监控，且在本修改方式中也补偿了由于特性而导致的变化，因此即使当存储单元由栅极绝缘膜中设置了电荷捕获区的MOS晶体管组成时，也可以防止读出放大器的操作裕度减小。
<修改方式5>
图18是示出了本发明中的读出放大器2和包括作为存储单元的电阻改变存储单元的修改方式的存储单元8的电路的图示。由于基本结构与图10中的相同，因此将只描述存储单元部分，并且相同的部分将不作描述。
存储单元8由nMOS晶体管Q5组成，nMOS晶体管Q5具有在栅极绝缘膜中使用了铁电物质的结构，并且根据铁电膜的极性的方向来存储信息。nMOS晶体管Q5的栅极连接到字线WL，源极连接到电源电势VDD，并且漏极连接到位线BL。
当nMOS晶体管Q5的铁电膜的极化方向处于沟道侧为正的状态时，nMOS晶体管Q5的阈值电压Vt减小，并且“导通”电阻也减小。例如，此时的“导通”电流的下限i(H)min为10μA。当nMOS晶体管Q5的铁电膜的极化方向处于沟道侧为负的状态时，nMOS晶体管Q5的阈值电压Vt增大，并且“导通”电阻也增大。例如，此时的“导通”电流的上限i(L)max为10nA。
由于在图11、图12、图13及图14所示的存储单元的操作中流过电阻器元件的电流与上述修改方式中的nMOS晶体管Q5的“导通”电流基本上相等，因此利用与图11、图12、图13及图14所示的基本相同的控制方法，可以利用修改方式的存储单元8进行操作。
当如在本修改方式中的存储单元由栅极绝缘膜中使用了铁电物质的MOS晶体管组成时，MOS晶体管的“导通”电阻根据铁电膜的极化方向是使得沟道侧为正还是为负来变化。因此，通过MOS晶体管的PVT变化来减小读出放大器的操作裕度。然而，由于存储单元选择MOS晶体管的PVT变化特性受监控，且在本修改方式中也补偿了由于特性而导致的变化，因此即使当存储单元由栅极绝缘膜中使用了铁电物质的MOS晶体管组成时，也可以防止读出放大器的操作裕度减小。
根据本实施例的读出电路补偿了如上所述的制造工艺、电源电压、接合点温度和造成变化的其它因素。由于读出电路的操作裕度由此增强，且存储器的读出操作得以稳定，因此也可以在高精度数据处理系统等中使用读出电路。
虽然以上参照附图详细描述了本发明的实施例，但是本发明的具体构造不受实施例限制，并且本发明还包含没有脱离本发明的预期范围的范围内的设计等。
例如，在当前的实施例中，可以如上构造MOS晶体管的极性，但是也可以形成在其中MOS晶体管的极性全部颠倒的电路。在这种情况下，电源电势和地的关系被颠倒，控制信号的极性也被颠倒。

Claims (20)

1.一种半导体器件，包括：
单端读出放大器，所述单端读出放大器至少包括第一场效应晶体管、第二场效应晶体管和全局位线电压确定电路，其中，所述第一场效应晶体管用于放大从存储单元提供到位线的信号，所述第二场效应晶体管用于将所述第一场效应晶体管的输出信号提供到全局位线；以及
控制电路，所述控制电路用于基于延迟电路的输出信号，来控制所述第二场效应晶体管从导电状态到非导电状态的转变的时序、或者全局读出放大器的读取时序，所述全局放大器包括所述全局位线电压确定电路，所述延迟电路包括所述第一场效应晶体管的复制品和所述全局位线电压确定电路的复制品。
2.如权利要求1所述的半导体器件，其中，所述延迟电路还包括用于选择所述存储单元的第三场效应晶体管的复制品。
3.如权利要求1所述的半导体器件，其中，所述延迟电路还包括所述第二场效应晶体管的复制品。
4.如权利要求1所述的半导体器件，其中，
所述延迟电路还包括用于选择所述存储单元的第三场效应晶体管的复制品和所述第二场效应晶体管的复制品，
所述第三场效应晶体管的复制品的输出被提供到所述第一场效应晶体管的复制品，
所述第一场效应晶体管的复制品的输出被提供到所述第二场效应晶体管的复制品，
所述第二场效应晶体管的复制品的输出被提供到所述全局位线电压确定电路的复制品。
5.如权利要求1所述的半导体器件，其中，所述延迟电路还包括所述位线的电容的复制品。
6.如权利要求1所述的半导体器件，其中，所述延迟电路还包括所述全局位线的电容的复制品。
7.如权利要求4所述的半导体器件，其中，
所述延迟电路还包括所述位线的电容的复制品和所述全局位线的电容的复制品，
所述位线的电容的复制品连接到所述第三场效应晶体管的复制品，
所述全局位线的电容的复制品连接到所述第二场效应晶体管的复制品。
8.如权利要求1所述的半导体器件，其中，所述存储单元包括电容器和场效应晶体管。
9.如权利要求1所述的半导体器件，其中，所述存储单元包括电阻器和场效应晶体管。
10.如权利要求1所述的半导体器件，其中，所述存储单元包括浮体场效应晶体管。
11.如权利要求1所述的半导体器件，其中，所述存储单元包括有在栅极绝缘膜中设置有电荷捕获区的场效应晶体管。
12.如权利要求1所述的半导体器件，其中，所述存储单元包括在栅极绝缘膜中具有铁电材料的场效应晶体管。
13.如权利要求1所述的半导体器件，其中，
所述读出放大器还包括第四场效应晶体管和第五场效应晶体管，其中，所述第四场效应晶体管用于将所述全局位线电压确定电路的输出提供至所述全局位线，所述第五场效应晶体管用于将所述全局位线上的数据提供至所述位线，以及
所述第四场效应晶体管和所述第五场效应晶体管是用于对所述全局位线电压确定电路的输出的读数据进行写入的、或者从所述半导体器件的外部向所述存储单元写入写数据的场效应晶体管。
14.一种半导体器件，包括：
存储元件，所述存储元件用于存储信息；
第三场效应晶体管，所述第三场效应晶体管用于将所述存储元件连接到位线；
第一场效应晶体管，所述第一场效应晶体管用作单端读出放大器，该第一场效应晶体管包括与所述位线连接的栅极，用于放大所述位线上的数据信号；
第二场效应晶体管，所述第二场效应晶体管连接到所述第一场效应晶体管，用于将所述第一场效应晶体管的输出信号提供至全局位线；
全局位线电压确定电路，所述全局位线电压确定电路连接到所述全局位线，用于确定所述全局位线上的信号；
延迟电路，所述延迟电路包括所述第一场效应晶体管的复制品和所述全局位线电压确定电路的复制品；以及
控制电路，所述控制电路用于基于所述延迟电路的输出信号，来控制所述第二场效应晶体管从导电状态到非导电状态的转变的时序。
15.如权利要求14所述的半导体器件，其中，
所述全局位线电压确定电路包括第六场效应晶体管，所述第六场效应晶体管用于连接所述全局位线电压确定电路的输入节点和所述全局位线，以及
所述控制电路基于所述延迟电路的输出信号来控制所述第六场效应晶体管从导电状态到非导电状态的转变的时序。
16.如权利要求15所述的半导体器件，其中，
所述全局位线电压确定电路还包括第四场效应晶体管，所述第四场效应晶体管用于连接所述全局位线电压确定电路的输出节点和所述全局位线，以及
在所述第六场效应晶体管从导电状态转变为非导电状态之后，通过所述第四场效应晶体管从非导电状态到导电状态的转变，所述全局位线电压确定电路将所述全局位线电压确定电路的数据信息写入到所述全局位线。
17.如权利要求15所述的半导体器件，还包括第五场效应晶体管，所述第五场效应晶体管连接在所述全局位线和所述位线之间，用于向所述存储元件写入数据，其中，
通过所述全局位线电压确定电路的写入，所述全局位线的电压从当所述第六场效应晶体管处于导电状态时的所述全局位线的电压转变为重写数据电压，其中，所述重写数据电压表示不同的反相电压。
18.如权利要求14所述的半导体器件，还包括第四场效应晶体管，该第四场效应晶体管用于连接所述全局位线电压确定电路的输出节点和所述全局位线，其中，
所述全局位线电压确定电路包括：
第六场效应晶体管，所述第六场效应晶体管用于连接所述全局位线电压确定电路的输入节点和所述全局位线；
第七场效应晶体管，所述第七场效应晶体管用于连接所述全局位线电压确定电路的输入节点和来自外部的写数据线；以及
第五场效应晶体管，所述第五场效应晶体管用于连接所述全局位线和所述位线，并将数据写入到所述存储元件，其中，
在写入时，所述第六场效应晶体管处于非导电状态，并且所述第七场效应晶体管、所述第四场效应晶体管和所述第五场效应晶体管都处于导电状态，由此，所述全局位线电压确定电路的写数据通过所述全局位线和所述位线被写入到所述存储元件。
19.如权利要求14所述的半导体器件，其中，所述延迟电路还包括所述第三场效应晶体管的复制品和所述第二场效应晶体管的复制品。
20.如权利要求14所述的半导体器件，其中，
所述延迟电路还包括所述第三场效应晶体管的复制品和所述第二场效应晶体管的复制品，
所述第三场效应晶体管的复制品的输出被提供到所述第一场效应晶体管的复制品，
所述第一场效应晶体管的复制品的输出被提供到所述第二场效应晶体管的复制品，以及
所述第二场效应晶体管的复制品的输出被提供到所述全局位线电压确定电路的复制品。
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