JPS60171694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
入力データ端子と出力データ端子とが共通化されたダイ
ナミック型ＲＡＭ　（ランダム・アクセス・メモ１月の
ような半導体記憶装置に有効な技術に関するものである
。

〔背景技術〕

本願発明者は、この発明に先立、って次のような機能を
持つダイナミック型ＲＡＭを考えた。

すなわち、データ入力端子Ｄｉｎとデータ出力端子Ｄｏ
ｕｔとを共通化するものである。このような入出力端子
の共通化に伴い、その端子の機能を選択するため、出力
イネーブル信号６主が新に追加される。すなわち、上記
入出力端子は、出力イネ−プル信号ｎがロウレベルなら
出方［ＤＯｕｔとして使用され、ハイレベルなら入力端
子Ｄｉｎとして使用される。この場合、リード・モデフ
ァイ・ライト動作は、ライトイネーブル信号ＷＥ、をハ
イレベルのままとし、出力イネーブル信号面をロウレベ
ルにして読み出し動作を行う。この後、上記出力イネー
ブル信号面をハイレベルにした後ライトイネーブル信号
ＷＥをロウレベルにして同じメモリセルに書込みを行う
ものである。

本願発明者は、上記データ端子の選択機能を利用して、
新なリード・モデファイ・ライト機能を考えた。

〔発明の目的〕

この発明の目的は、新規な動作モードを備えた半導体記
憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

Ｃ発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、出力イネーブル信号とライトイネーブル信号
との組み合わせによって、読み出し状態により共通化さ
れたデータ端子に得られた読み出し信号を反転させて選
択状態の同じメモリセルに書込むという新な機能を付加
するものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。

同図に示した実施例回路では、ｎチャンネルＭＯ５ＦＥ
Ｔを代表とするＩ　ＣＦ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａｔ
ｅｄＧａｔｅ　Ｆｉｅｌｄ　・Ｅｆｆｅｃｔ　Ｔ’ｒａ
ｒ＋５ｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍとからなり、論理“１”、
“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。

情報の読み出しは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオ
ン状態にしてキャパシタＣ３を共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量ｃｏ（図示せず）との関係
は、Ｃｓ　／　Ｃｏの比が非常に小さな値になる。した
がって、上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となっ′
ζいる。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同し製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ５ＦＥＴ
Ｑｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり　（その動作は後述する
）、１対の平行に配置された相補データ線ＤＬ、ＤＬに
その入出力ノードが結合されている。相補データ線ＤＬ
、ＤＩ、に結合されるメモリセルの数は、検出精度を上
げるため等しくされ、ＤＬ、ＤＬのそれぞれにｌ　１ｌ
ｌｉｌずつのダミーセルが結合されている。また、各メ
モリセルＭＣは、１本のワード線ＷＬと相補対データ線
の一方との交叉点において結合される。各ワード線ＷＬ
は双方のデータ線対と交差しているので、ワード線ＷＬ
に生じる雑音成分が静電結合によりデータ線にのっても
、その雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく
現れ、差動型のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｉ
）Ｌの一方に結合されたメモリセルＭＣが選択された場
合、他方のデータ線には必ずダミーセルＤＣが結合され
るように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が
選択される。

上記センスアンプＳＡは、一対の交差結線された〜Ｉ　
ＯＳ　Ｆ　Ｔ：ｌ：　１”Ｑ］、、Ｑ２を有し、これら
の正帰還作用により、相補データ線ＤＬ、ＤＬに現れた
微少な信号を差動的に増幅する。この正帰還動作は、２
段回つ、二分けておこなわれ比較的小さいコンダクタン
ス特性にされたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７が比較的
早いタイミング信号φｐａｌによって導通し７始めると
同時に開始され、アドレッシングによって相補データ線
ＤＬ、ＤＬに与えられた電位差に基づき高い方のデータ
ｉＪ＋１電位は遅い速度で、低い方のそれは速い速度で
共にその羞が広がりながら下降していく。この時、上記
差電位がある程度太き（なったタイミングで比較的大き
いコンダクタンス特性にされたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　Ｂがタイミング信号φｐａ２によって導通ずるので
、上記低い方のデータ線電位が急速に低下する。このよ
うに２段階にわけてセンスアンプＳＡの動作を行わせる
ことによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合Ｍ　Ｏ’　Ｓ　Ｆ　Ｅ
　Ｔのしきい値電圧以下に低下したとき正帰還動作が終
了し、高い方の電位の下降は電源電圧Ｖｃｃより低く上
記しきい値電圧より高い電位に留まるとともに、低い方
の電位は最終的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報番よ、このセンスミノ作によって
得られたハイレベル若しくはロウレベルの電位をそのま
ま受け取ることによって回復する。

しかしながら、前述のようにハイトノベルが電源電圧Ｖ
ＣＣに対して一定以上落ち込むと、何回かの読み出し、
再書込みを繰り返しているうちに論理“０”として読み
取られるところの誤動作が生じる。この誤動作を防くた
めに設けられるのがアクティブリストア回路ＡＲである
。このアクティブリストア回路ＡＲは、ロウレベルの信
号に対して何ら影響を与えずハイレベルの信号にのみ選
択的に電源電圧Ｖｃｃの電位にブーストする働きがある
。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチｃｗを構成するＭＯ３ＦＥ”ｌ
”Ｑ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、Ｃ
ＤＬに接続される。他の代表として示されているデータ
線対についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介して
コモン相補データ線対ｃＤ１．．ＣＤＬに接続される。

このコモン相補データ線対ＣＤＬ、ＣＤＩ、には、出力
アンプを含むデータ出力バッファＤＯＢの入力端子とデ
ータ入力バッファＤＩＢの出力端子に接続される。

そして、」二記データ出カバソファＤＯＢの出力端子と
、データ入力端子バッファの入力端子とは、共通化され
たデータ端子Ｉ１０に接続される。通常の読み出し動作
ならば、そのタイミング信号φｉｎによってデータ入力
バッファＤＩＢが出力ハイインピーダンス状態になって
おり、データ出力バッフ７１）　ＯＢはタイミング信号
φｏｐによって動作状態になるので、上記共通データ線
ＣＤＬ、ＣＤＬに得られたメモリセルからの読み出し信
号をデータ端子Ｉ１０に送出する。また、通常の書込み
動作ならば、上記タイミング信号φｏｐによってデータ
出力バッファＤＯＢが出力ハイインピーダンス状態にな
っており、データ入力バッファＤＩＢは夕・イミング信
号φｉｎによって動作状態になるので、上記共通データ
端子Ｉ１０から供給された書込み信号を共通データ線Ｃ
ＤＬ、ＣＤＬを介して選択されたメモリセルに書込むも
のである。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲば、７
１ルスバソファＡＤＢで形成された内部相補−５’　Ｐ
’　Ｌ／ス信号卦０〜■ｉ及び１よ０〜ａｚｉをそれぞ
れ受りて、１本のツー１′線及びダミーワード線並びに
カラムス１ツチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。

すなわち、アドレスバッファＡＤＢは、印加された外部
アドレス信号ＡＸＯ〜ＡＸＩに従った内部相補アドレス
信号ＨＯ〜βｙ１を形成し、ロウアドレスストローブ信
号ＲＡＳにより形成されたタイミンク信号φ８ｒに同期
して内部相補アドレス信号をロウデコーダｌ’？−ＤＣ
Ｒに送出する。ロウデコーダＲ−ＤＣＲは、この内部相
補アドレス信号用０−ａｘ、ｉ　とワード線選択タイミ
ング信号φＸとを受けて、所定のワード線及びダミーワ
ード線の選択動作を行う。

また、アドレスバッファＡ　Ｄ　Ｂは、印加された外部
アトし・大信号Ａ　Ｙ　Ｏ＝　Ａ　Ｙｉに従った内ｇ（
（相補アドレス信号用１０一旦１１を形成し、刀うムア
（レスストローフ信号ＣＡＳにより形成されたタイミン
グ信号φａｃに同期して、それをカラムうコーグ（、−
ＤＣ１’？に送出する。カラムデコーダＣ−ＤＣＲは、
この内部相補アｌルス信号ｇ！ｉｏ〜＋ｉ　と、データ
線選択タイミング図すφｙとを受けてデータ線の選択動
作を行う。

タイミング発生回路ＴＧは、特に制限されないが、外部
端子からのロウアドレスストローブ信号ＲＡＳ、　カラ
ムアドレスストローブ信号ＣＡＳ。

ライトイネーブル信号ＷＥ及び出力イネーブル信号ＯＢ
、を受けて上記動作に必要な各種タイミンク信号を形成
する。

上記構成のグイナミソク型ＲＡＭにおいては、後述する
ような機能を付加するため、上記データ入カバソファＤ
ＩＢには、第２図に示すような回路が付加される。また
、これに伴い、タイミング発生回路ＴＯにも新なゲート
回路が付加される。

すなわち、第２図に示すように、データ入カバソファＤ
　Ｔ　Ｂの入力側には、外部端子Ｉ１０からの信号その
ままデータ入カバソファＤＩＢの入力端子に伝えるスイ
ッチＭＯ３ＦＢＴ０．１０が設けられる。また、外部端
子Ｉ１０の信号を反転さ→±るインバータＩ■１と、こ
のインバータ【Ｖｌの出力信号を上記データ人カバソフ
プＤＩＢの入力端子に伝えるスイッチＭＯ３ＦＥＴＱ１
１が設けられる。そして、これらのスイッチＭＯ３ＦＥ
ＴＱＩＯ，Ｑｌｌをライトイネーブル信号ＷＥと出力イ
ネーブル信号ＯＥに従って切り換えるため、次のＮＡＮ
Ｄ　（ナンド）ゲート回路ＧとインバータＩＶ２が設け
られる。すなわち、ライトイネーブル信号ＷＥと出力イ
ネーブル信号ＯＥとは、ＮＡＮＤゲート回路Ｇ回路力さ
れる。このＮＡＮＤゲート回路Ｇ回路力信号は、一方に
おいて上記スイッチＭＯ３ＦＥＴＱＩ　Ｉのゲートに供
給され、他方においてインバータＩＶ２を通してスイッ
チＭＯ３ＦＥＴＱＩＯのゲートに供給される。

この実施例回路によって新に付加された機能を第３図の
タイミング図に従って説明する。

ロウアドレスストローブ信号ＲＡＳがロウレベルに変化
して、上述のようなワード線選択動作が行われる。また
、これより遅れてカラムアドレスストローブ信号ＣＡＳ
がロウレベルに変化して、上述のようなデータ線選択動
Ｉ′Ｙが行われる。そして、同図実線で示すように、出
方イネーブル信号ＯＥがロウレベルで、ライトイネーブ
ル信号ＷＥがハイレベルなら、タイミング発生回路ＴＧ
からデータ出力バンフｙＤＯＢを動作状態にするような
タイミング信号φｏｐと、データ人カバソファＤＩＢの
出力をハイインピーダンス状態にするようなタイミング
信号φｌｎとが出力される。これにより選択されたメモ
リセルからデータの読み出しが行われ、データ端子Ｉ１
０には、読み出し信号Ｄｏｕｔが送出される。この後、
出方イネーブル信号ＯＥをハイレベルにすると、タイミ
ング信号発生回路ＴＯか頓が−タ出カバッファＤＯＢの
出方をハイインピーダンス状態にするようなタイミング
信号φｏｐが出力される。これにより、データ出カバソ
ファＤＯＢが出力ハイインピーダンス状態にされる。そ
して、ライトイネーブル信号ＷＥがロウレベルになると
、タイミング信号発生回路ＴＧから、データ人カバソフ
ァＤＩＢ４ｒ：動作状態にするようなタイミンク信号φ
ｉｎが出力される。これによって、図示しない他の装置
からデータ端子Ｉ１０に供給された書込み信号Ｄｉｎに
従って上記アドレッシングによって選択状態のメモリセ
ルへの書込みが行われる。以上の動作は、いわゆる、リ
ード・モディファイ・ライト動作である。なお、この動
作では、出方イネーブル信号ＯＥとライトイネーブル信
号ＷＥとが共にロウレベル（論理“０”）なることがな
いので、ＮＡＮＤゲート回路Ｇ回路力φは、ロウレベル
になるの乙スイノナＭＯ３ＦＥＴＱＩ　Ｏがオン状態に
、スイッチＭＯ３ＦＥＴＱＩ　１がオフ状態になってお
り、上述のようにデータ端子１１０の信号がそのまま選
択状態のメモリセルに書込まれる。

この実施例では、このような機能の他、同図に破線で示
すように出力イネーブル信号面をロウレベルにしつづけ
た状態で、ライトイネーブル信号ＷＥを上記のようにロ
ウレベルにすることによって、次のような反転書込みが
行われる。

すなわち、出力イネーブル信号ＯＥとライトイネーブル
信号ＷＥとが共にロウレベルになると、ＮＡＮＤゲート
回路Ｇの出力φがハイレベルになって、スイッチＭ　Ｏ
ＳＦ　ＲＴ　Ｑ　１１をオン状態に、スイッチＭＯ３Ｆ
ＥＴＱＩＯをオフ状態にする。

また、」二記出カーｆネーブル信号ＯＥのロウレベルに
よって、データ端子Ｉ１０には、読み出し信号Ｄｏｕｔ
が送出された状態のままとなる。これによってデータ入
カバソファＤＩＢには、インバータＩＶＩによって上記
読み出し信号ＤｏｕＬの反転信号が供給される。したが
って、ラ−ｒ　＋イネーブル信号ＷＥのロウレベルによ
って行われる書込み動作では１．上記読み出し信号Ｄｏ
ｕｔの反転信号が選択状態のメモリセルに書込まれるも
のとなる。なお、この場合、タイミング発生回路ＴＧか
らは、データ出カバソファＤＯＢを動作状態にするよう
なタイミング信号φｏｐと、データ入カバソファＤＩＢ
を動作状態にするようなタイミング信号φｉｎとが出力
される。

〔効　果〕

（１）ライトイネーブル信号ＷＥと出力イネーブル信号
ＯＥとの組み合わせによって、共通化されたデータ端子
に読み出し信号を送出した状態で、それを反転させた信
号を選択状態のメモリセルに書込むという新な機能を付
加することができるという効果が得られる。

（２）上記ｉｌｌにより、新な機能が付加されるから、
この発明が適用された半導体記憶装置を用いたメモリシ
ステムの自由度が高くなるという効果が得られる。例え
ば、複数ビットからなる記憶情報の反転書込みが行える
から、数値情報の補数を簡単に形成して記憶させること
ができる。また、ＣＲ７画面上の絵素データを記憶する
りフレッシュメモリ等にあっては、絵素の白黒ドツトを
簡単に反転させることができる。このようにユーザーに
とって極めて扱い易いメモリシステムを実現できるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、反転書込みを
行う回路は、非反転用と反転用の２つのデータ入カバソ
ファＤＩＢを用意しておいて、上記ライトイネーブル信
号ＷＥと出力イネーブル信号ＯＥとの組み合わせによっ
て選択的に動作させるもの、あるいは、１つのデータ入
カバソファＤＩＢの一対の出力端子と相補データ線ＣＤ
Ｌ、ＣＤＬとの間にマルチプレク号等を設けて、反転書
込みのときには、両者を交叉接続させるようにするもの
等種々の実施形態を採るとこができる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものでなく、この発明は、スタティック型ＲＡＭにも
同様に適用することができるものである。

【図面の簡単な説明】

第１図は、この発明をダイナミック型ＲＡＭに適用した
場合の一実施例を示す回路図、第２図は、その要部一実
施例を示す回路図、第３図は、その動作の一例を示すタ
イミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバンファ、ＤＯＢ・・データ
出カバソファ、Ｄ１Ｂ・・データ入カバソファ、ＴＧ・
・タイミング発生回路、Ｇ・・ＮＡＮＤゲート回路、Ｉ
ＶＩ。 ＩＶ２・・インバータ 第　１　図 どＭ ｐＨｓｃｓσ−ｗｔＡＹ□　〜Ａｒｔ ｆ

Claims (1)

1. 【特許請求の範囲】 ■、入力データ端子と出力データ端子とが共通化され、
   出力イネーブル信号に従って上記共通化さされたデータ
   端子を選択的に入力又は出力端子として使用する機能と
   、上記出力イネーブル信号によってデータ端子に読み出
   し信号を送出させた状態でそのデータ端子の情報を反転
   させて選択状態のメモリセルに情報を書込む機能とを含
   むことを特徴とする半導体記憶装置。 ２、上記共通化されたデータ端子は、複数からなり、多
   ビットの構成の記憶情報の読み出し又は書込２ｊを行う
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ３、上記出力イネーブル信号によってデータ端子に読み
   出し信号を送出させた状態でそのデータ端子の情報を反
   転させて選択状態のメモリセルに情報を書込む回路は、
   出力・「ネーブル信号とライトイネーブル信号とを受け
   る論理ゲート回路と、この論理ゲート回路により形成さ
   れたタイミング発生回路によって動作状態となる反転書
   込み用データ入力バッファとにより構成されるものであ
   ることを特徴とする特許請求の範囲第１又は第２項記載
   の半導体記憶装置。