KR100392437B1 - 반도체 메모리용 입력 초단 회로 - Google Patents

반도체 메모리용 입력 초단 회로 Download PDF

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Abstract

외부 신호를 수신하여 내부 클럭을 생성하는 입력 초단 회로와 내부 클럭에 기초하여 동작하는 내부 회로를 포함하는 반도체 메모리에서, 입력 초단 회로는 외부 클럭을 수신하여 내부 클럭을 생성하는 제1 인버터, 제1 인버터의 출력을 수신하는 제2 인버터, 및 테스트 모드 신호를 수신하는 제어 전극과 제2 인버터의 출력과 제1 인버터의 입력 사이에 접속된 주 전류 경로를 갖는 스위치 트랜지스터를 포함한다. 이 스위치 트랜지스터는 테스트 모드 신호에 응답하여 턴온되어 제2 인버터의 출력을 제1 인버터의 입력에 접속시킨다. 이러한 배열을 사용함으로써, 테스트시 인가된 외부 클럭이 반도체 메모리의 정상적인 동작시 인가된 외부 클럭의 전압 천이보다 더 느린 전압 천이를 가진다고 할지라도, 입력 초단 회로는 입력 클럭의 변화를 정확하게 반영하는 내부 클럭을 생성할 수 있다.

Description

반도체 메모리용 입력 초단 회로{INPUT INITIAL STAGE CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리용 입력 초단 회로에 관한 것으로, 특히 느린 전압 천이를 갖는 외부 클럭이 인가될 때, 기생 신호로 인한, 반도체 메모리의 내부 회로의 오기능을 방지하도록 구성된 입력 초단 회로에 관한 것이다.
최근, 디지털 방식으로 동작하는 컴퓨터와 같은 시스템의 향상된 성능으로 인해, 디지털 시스템에 사용된 반도체 메모리는 높은 구동 주파수를 갖도록 요구된다. 현재, 고속 동작용으로 채택된 우수한 반도체 메모리는 내부 어드레스 카운트-업 기능, 버스트(burst) 동작 기능 및 동작 모드 설정 기능을 갖는 DRAM(dymamic random access memory)로 구성된다.
여기서, 버스트 동작 기능은 동기 DRAM의 동작에서, 어드레스가 외부로부터 설계될 때, 동작 모드시 설계된 버스트들의 개수의 데이타는 어드레스의 값으로부터 연속적으로 판독 또는 기입되는 것이다. 또한, 내부 어드레스 카운트 업 기능은 버스트 동작에서, 내부 어드레스 카운터는 외부로부터 공급된 클럭에 동기하여 초기에 설정된 어드레스로부터 카운트하여 동작 모드에서 설계된 버스트들의 개수에 대응하는 개수만큼 어드레스값을 증가시킨다. 게다가, 동작 모드 설정 기능은 동기 DRAM의 동작에서 외부 명령에 응답하여, 버스트들의 개수를 설정하고, 출력 데이타 지연을 설정하며, 어드레스를 카운트하는 방법을 설정하는 것이다.
내부 어드레스 카운트 기능, 버스 동작 기능 및 동작 모드 설정 기능을 갖는 종래 기술의 동기 SRAM의 기본적인 구성은 본 발명에 따른 동기 DRAM의 기본적인 구성을 도시한 블럭도인 도 4를 참조하여 기술될 것이다. 여기에 나타난 동기 DRAM은 도시된 바와 같이 결합되는, 입력 초단 회로(11), 플립플롭(F/F) 회로(12), 논리 디코더(13), 어드레스 카운터(14), 메모리 컨트롤러(15) 및 메모리 셀 어레이(16)를 포함한다.
종래 기술의 동기 DRAM에서, 입력 초단 회로(11)는 외부 클럭 CLK을 수신하고 내부 클럭 "INTERNAL CLOCK"을 생성한다. 내부 클럭은 플립플롭 회로(12)와 어드레스 카운터(14)에 공급된다. 플립플롭 회로(12)는 내부 클럭에 응답하여 외부 명령 ψ1, ψ2 및 ψ3을 래치하고 출력한다. 논리 디코더(13)는 플립플롭 회로(12)로부터 출력된 외부 명령을 수신하고, 판독 명령 "READ", 기입 명령 "WRITE", 및 다수의 버스트 명령 "NUMBER OF BURSTS"을 포함하는 다양한 명령을 출력한다. 어드레스 카운터(14)는 외부 어드레스 ψ4를 수신하고 내부 클럭을 카운트하여 어드레스 "ADDRESS"를 메모리 카운터(15)에 출력한다. 메모리 컨트롤러(15)는 어드레스 카운터(14)로부터 어드레스와 논리 디코더로부터의 판독 명령 "READ", 기입 명령 "WRITE", 및 다수의 버스트 명령 "NUMBER OF BURSTS"를 수신하고, 메모리 셀 어레이(16)를 제어하여 설계된 어드레스로부터 버스트들의 설계된 개수의 판독 또는 기입을 수행한다. 따라서, 메모리 셀 컨트롤러(15)의 제어하에서, 버스트 모드에서 메모리 셀 어레이(16)로부터 데이타가 판독 또는 기입된다.
종래 기술의 입력 초단 회로는 도 5에 나타난 바와 같이, 입력 신호를 반전시켜서 증폭된 반전 신호를 출력 신호로서 출력하는 인버터(21)로 구성된다.
전술된 반도체 메모리에서, 반도체 메모리의 향상된 동작 속도로 인해, 입력 초단 회로는 예를 들면 약 1ns 이하의 고속으로 동작할 수 있는 회로로 구성된다.
그러나, 반도체 메모리들을 분류하고 평가하기 위한 제조 프로세스에 사용된 메모리 단순 테스팅 동작은 고속 동작에 부합하는 테스트를 생성할 수 없기 때문에, 낮은 전압 천이를 갖는 테스트 신호는 반도체 메모리를 테스트하는데 사용된다.
입력 초단 회로의 동작 속도에 비해 느린 전압 천이를 갖는 테스트 신호를 생성하는 테스트 장치가 사용되었다면, 입력 초단 회로는 반도체 메모리의 내부 회로의 오동작의 원인이 되는 예측치 못한 쇼트 펄스로 이루어진 기생 신호를 생성한다. 그 결과, 정상적인 동작이 실행될지의 여부를 검증할 수 없게 된다.
도 6을 참조하면, 종래 기술의 입력 초단 회로의 입력 신호 및 출력 신호의 변화를 도시한 타이밍도이다. 도 5에 나타난 바와 같은 인버터(21)로 구성된 입력 초단 회로에서, 로우 레벨에서 하이 레벨로 입력 레벨이 변화할 때의 임계치는 입력 레벨이 하이 레벨에서 로우 레벨로 변화할 때와 동일하다. 이 임계치는 도 6에서 "S"로 표시된다.
도 6에 나타난 바와 같이, 인버터(21)에 인가된 입력 신호가 "A"로 표시된바와 같이 단조롭게 증가하는 경우, 인버터의 출력 신호 "B"는 입력 신호 "A"가 임계치 "S"를 초과하지 않는 한 하이 레벨로 일정하다. 입력 신호 "A"의 레벨이 임계치 "S"를 초과할 때, 전류는 인버터의 내부로 흘러서 인버터의 출력 전압 "B"이 하락하게 된다. 이 때, 인버터의 임계치는 회로의 내부에서 전원 전압 변화로 인해 하이로 된다. 따라서, 다음번에, 전류는 인버터로 흐르지 않게 되어, 인버터의 출력 전압 "B"은 다시 상승한다. 다음으로, 전류가 인버터내로 흐르지 않기 때문에, 인버터의 임계치는 로우가 되어, 그 결과 전류는 인버터로 다시 흐르게 되기 때문에, 인버터의 출력 전압 "B"은 다시 하락한다.
이 현상은 반복되어, 인버터의 출력 전압 "B"이 심하게 상하로 변화하여 도 6에서 "B1"과 "B2"로 표시된 바와 같이 쇼트 펄스를 생성하며, 이와 동시에 인버터의 임계치도 변화한다.
이러한 변화가 가끔 반복된 후, 입력 신호 "A"의 레벨은 중단없이 임계치 "S"보다 높게 되어, 인버터의 출력 전압 "B"은 로우 레벨로 안정화된다.
전술된 바와 같이, 반도체 메모리를 테스트하는데 사용된 입력 신호의 전압 천이는 반도체 메모리의 입력 초단 회로의 동작 속도보다 상대적으로 더 느린 경우, 입력 초단 회로의 임계치는 초기 전원 전압 변화 등으로 인해 입력 신호의 전압 천이의 속도보다 더 높은 비율로 상하로 변화한다. 그 결과, 단일 사이클에서 입력 신호(클럭)의 단조로운 변화에 응답하여, 입력 초단 회로는 입력 레벨의 변화를 정확하게 반영하는 출력 신호를 생성할 수 없지만, 예를 들면 복수개의 반복된 쇼트 펄스로 이루어진 기생 신호를 생성할 수 있다. 따라서, 입력 초단 회로의 출력을 수신하는 어드레스 카운터는 잘못된 카운트를 하여 결국 오류 어드레스를 생성함으로써, 반도체 메모리의 판독 동작 또는 기입 동작이 정상적으로 수행되지 못한다.
따라서, 본 발명의 목적은 전술된 종래 기술의 문제점을 극복하기 위한 반도체 메모리용 입력 초단 회로를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리를 테스팅하기 위해 인가된 테스트 신호의 전압 천이가 입력 초단 회로의 동작 속도보다 더 느리다고 할지라도 입력 레벨의 변화를 정확하게 반영하는 출력 신호를 생성하여 반도체 메모리의 동작 변화가 정상적으로 수행될 수 있도록 하는 반도체 메모리용 입력 초단 회로를 제공하는 것이다.
본 발명의 제1 특징에 따르면, 외부 클럭을 수신하여 내부 클럭을 생성하는 입력 초단 회로 및 상기 내부 클럭에 기초하여 동작하는 내부 회로를 포함하는 반도체 메모리용의 상기 입력 초단 회로가, 상기 외부 클럭을 수신하여 상기 내부 클럭을 생성하는 제1 인버터, 상기 제1 인버터의 출력을 수신하는 제2 인버터, 및 상기 제2 인버터의 출력과 상기 제1 인버터의 입력 사이에 접속되어, 테스트시에 턴온되어 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 스위치 수단을 포함하도록 되어 있다.
상기 입력 초단 회로의 특정 실시예에 있어서, 상기 스위치 수단은 테스트 모드 신호를 수신하는 제어 전극 및 상기 제2 인버터의 상기 출력과 상기 제1 인버터의 상기 입력 사이에 접속된 주 전류 경로를 가지며, 상기 테스트 모드 신호에 응답하여 턴온되어, 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 트랜지스터를 포함한다.
본 발명의 제2 특징에 따르면, 외부 클럭을 수신하여 내부 클럭을 생성하는 입력 초단 회로 및 상기 내부 클럭에 기초하여 동작하는 내부 회로를 포함하는 반도체 메모리용의 입력 초단 회로는, 상기 외부 클럭을 수신하여 상기 내부 클럭을 생성하는 제1 인버터, 상기 제1 인버터의 출력을 수신하는 제2 인버터, 상기 제2 인버터의 출력과 상기 제1 인버터의 입력 사이에 접속되어, 테스트시에 턴온되어 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 제1 스위치 수단, 상기 제1 인버터의 상기 출력과 상기 제2 인버터의 입력 사이에 접속되어, 상기 테스트시에 턴온되어 상기 제1 인버터의 상기 출력을 상기 제2 인버터의 상기 입력에 접속시키는 제2 스위치 수단을 포함하도록 제공된다.
상기 입력 초단 회로의 특정 실시예에서, 상기 제1 스위치 수단은, 테스트 모드 신호를 수신하는 제어 전극 및 상기 제2 인버터의 상기 출력과 상기 제1 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 제1 트랜지스터를 포함한다. 상기 제2 스위치 수단은 테스트 모드 신호를 수신하는 제어 전극 및 상기 제1 인버터의 상기 출력과 상기 제2 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 제2 트랜지스터를 포함한다. 상기 테스트 모드 신호에 응답하여 제1 트랜지스터가 턴온되어, 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키고, 제2 트랜지스터가 턴온되어 제1 인버터의 출력을 제2 인버터의 입력에접속시킨다.
전술된 입력 초단 회로에서, 테스트시 인가된 외부 클럭은 상기 반도체 메모리의 통상 동작시에 공급되는 외부 클럭의 전압 천이보다 느린 전압 천이를 가질 수 있다.
또한, 상기 반도체 메모리는 상기 내부 클럭을 카운트업하여 어드레스를 생성하는 내부 어드레스 카운트업 기능, 상기 내부 클럭에 응답하여 래치된 외부 명령에 응답하여 판독 또는 기입을 위한 모드를 설정하는 동작 모드 설정 기능, 및 상기 내부 클럭에 응답하여 래치된 상기 외부 명령에 응답하여, 지정된 어드레스로부터 버스트 판독 또는 기입에 대해 수행되는 버스트의 수를 설정하는 버스트 동작 기능을 포함할 수 있다.
본 발명의 제1 특징에 따른 전술된 반도체 메모리용 입력 초단 회로에서, 외부 클럭을 수신하여 내부 클럭을 반도체 메모리용 구동 클럭으로서 생성하기 위한 제1 인버터에는 제1 인버터의 출력을 수신하기 위한 제2 인버터 및 이 제2 인버터의 출력과 제1 인버터의 입력사이에 접속된 스위치 수단이 더 포함된다. 테스트시, 스위치 수단이 턴온되어 제2 인버터의 출력을 제1 인버터의 입력에 접속시킴으로써, 제1 인버터의 출력이 제2 인버터를 통하여 제1 인버터의 입력으로 피드백된다. 즉, 테스트시, 피드백 회로는 입력 초단 회로내에 장착되어 입력 초단 회로가 히스테리시스 회로로서 동작하게 된다.
외부 클럭의 레벨이 입력 초단 회로의 임계치를 초과할 때, 입력 초단 회로가 히스테리시스 회로로서 동작하기 때문에, 내부 전원 전압 변화로 인해 발생하는임계치의 변화에 영향을 미치는, 복수의 반복된 쇼트 펄스로 이루어진 기생 신호의 발생을 방지할 수 있다. 따라서, 반도체 메모리를 테스트하기 위해 인가된 외부 클럭이 반도체 메모리의 정상적인 동작시 인가된 외부 클럭의 전압 천이보다 느린 전압 천이를 가진다고 할지라도, 입력 초단 회로는 기생 신호가 수반되지 않고도 입력 클럭의 변화를 정확하게 반영하는 내부 클럭을 발생할 수 있기 때문에, 반도체 메모리의 판독 또는 기록 동작은 정상적으로 수행되게 된다.
본 발명의 제2 특징에 따른 전술된 반도체 메모리용 입력 초단 회로에서, 상기 외부 클럭을 수신하여 내부 클럭을 반도체 메모리용 구동 클럭으로서 생성하는 제1 인버터에는 제1 인버터의 출력을 수신하기 위한 제2 인버터 및 이 제2 인버터의 출력과 제1 인버터의 입력사이에 접속된 제1 스위치 수단이 부가된다. 테스트시, 제1 및 제2 스위치 수단은 턴온되어 제2 인버터의 출력을 제1 인버터의 입력에 접속시키고 제1 인버터의 출력을 제2 인버터의 입력에 접속시킴으로써, 제1 인버터의 출력이 제2 인버터를 통하여 제1 인버터의 입력에 피드백된다. 즉, 테스트시, 피드백 회로는 입력 초단 회로내에 장착되어 입력 초단 회로가 히스테리시스 회로로서 동작하게 된다.
외부 클럭의 레벨이 입력 초단 회로의 임계치를 초과할 때, 입력 초단 회로가 히스테리시스 회로로서 동작하기 때문에, 내부 전원 전압 변화로 인해 발생하는 임계치의 변화에 영향을 미치는, 복수의 반복된 쇼트 펄스로 이루어진 기생 신호의 발생을 방지할 수 있다. 따라서, 반도체 메모리를 테스트하기 위해 인가된 외부 클럭이 반도체 메모리의 정상적인 동작시 인가된 외부 클럭의 전압 천이보다 느린전압 천이를 가진다고 할지라도, 입력 초단 회로는 기생 신호가 수반되지 않고도 입력 클럭의 변화를 정확하게 반영하는 내부 클럭을 발생할 수 있기 때문에, 반도체 메모리의 판독 또는 기록 동작은 정상적으로 수행되게 된다.
게다가, 반도체 메모리의 정상적인 동작시, 제1 및 제2 스위치 수단은 오프 상태로 유지되어, 피드백용 제2 인버터가 내부 클럭을 생성하는 인버터의 출력으로부터 분리됨으로써, 제2 인버터의 입력 커패시턴스가 제1 인버터의 출력에 부가되는 것을 방지할 수 있다.
따라서, 본 발명의 제2 특징에 따르면, 외부 클럭을 수신하여 내부 클럭을 생성하는 입력 초단 회로 및 상기 내부 클럭에 기초하여 동작하는 내부 회로를 포함하는 반도체 메모리용의 입력 초단 회로에서, 상기 입력 초단 회로가 히스테리시스 회로로서 동작하여, 상기 외부 클럭의 레벨이 상기 입력 초단 회로의 임계치를 초과할 때 발생하는 임계치의 변동으로 인한 상기 내부 클럭 내에서의 기생 전류 발생을 방지하게 하는 피드백 회로를 포함하도록 되어 있다.
본 발명의 전술된 그리고 다른 목적, 특징 및 이점들은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예의 다음 설명으로부터 명백해질 것이다.
도 1a는 본 발명에 따른 반도체 메모리용 입력 초단 회로의 제1 실시예의 회로도.
도 1b는 도 1a에 나타난 입력 초단 회로의 동작 원리를 설명하기 위한 상세 회로도.
도 1c 및 1d는 도 1b에 나타난 입력 초단 회로의 임계치의 변화를 설명하기 위한 그래프.
도 2는 도 1a에 나타난 입력 초단 회로의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명에 따른 반도체 메모리용 입력 초단 회로의 제2 실시예의 회로도.
도 4는 본 발명에 따른 입력 초단 회로가 장착된 싱크로너스 DRAM의 기본 구조를 설명하기 위한 블록도.
도 5는 종래 기술의 입력 초단 회로의 회로도.
도 6은 도 5에 나타난 인버터로 구성된 입력 초단 회로의 동작을 설명하기 위한 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
1, 2 ; 인버터
3 : 스위칭 트랜지스터
4 : 피드백 회로
5 : 트랜지스터
도 1a는 본 발명에 따른 반도체 메모리용 입력 초단 회로의 제1 실시예의 회로도를 나타낸다.
도 1a에서 입력 초단 회로의 제1 실시예는 인버터(1)와 피드백 회로(4)를 포함한다. 피드백 회로(4)는 다른 인버터(2)와 예를 들면 도시된 MOS 트랜지스터로로 형성된 스위칭 트랜지스터(3)을 포함한다.
인버터(1)는 출력 신호 "b"(즉, 도 4에 나타낸 "내부 클럭")로서 반전 및 증폭된 신호를 출력하는 입력 신호 "a"(즉, 도 4에 나타낸 외부 클럭)를 받도록 접속된 입력을 가진다. 인버터(2)는 인버터(1)의 출력의 반전 및 증폭된 신호를 출력하는 인버터(1)의 출력에 접속된 입력을 가진다. 인버터(2)의 출력은 스위치 트랜지스터(3)(MOS 트랜지스터의 소스-드레인 경로)의 주 전류 경로를 통해 인버터(1)의 입력에 접속된다. 스위칭 트랜지스터(3)(MOS 트랜지스터의 게이트)의 제어 전극은 도 4에 나타낸 논리 해독기로부터 공급된 "테스트 모드 신호"를 받도록 접속되어 있다. 여기서, 도 4에 나타낸 반도체 메모리의 다른 구조는 위에 설명되었기 때문에, 설명은 기재의 단순화를 위하여 생략될 것이다.
"테스트 모드 신호"가 활성화될 때, 스위칭 트랜지스터(3)가 켜져 인버터(2)의 출력이 인버터(1)의 입력과 접속된다. 그러므로, 인버터(1)의 출력은 인버터(2)를 통해 인버터(1)의 입력에 피드백된한다. 반대로, "테스트 모드 신호"가 비활성화 될 때, 스위칭 트랜지스터(3)는 꺼져 있는 상태를 유지하여 인버터(1)의 입력은 인버터(2)의 출력으로부터 분리되고, 인버터(1)의 출력은 인버터(1)의 입력을 피드백하지 않는다.
인버터(1)의 출력이 인버터(2)의 입력에 접속되고, 인버터(2)의 출력이 인버터(1)의 입력에 접속되어 있을 때, 이들 인버터(1 및 2)로 구성된 회로는 히스테리시스 특성을 가지므로 입력이 낮은 수준에서 높은 수준으로 변할 때 인버터(1 및 2)로 구성된 회로의 임계는 입력이 높은 수준에서 낮은 수준으로 변할 때 인버터(1 및 2)로 구성된 회로의 임계와 다르다. 이 히스테리시스 특성은 도 1b, 1c 및 1d를 참조하여 설명될 것이다.
도 1b는 스위칭 트랜지스터(3)가 턴온된 상태일 때 도 1a에 나타낸 입력 단계 회로의 동작 원리를 설명하는 회로도를 나타낸다.
도 1b에서 인버터(1)은 당업자에게 잘 알려진 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)가 접속되어 구성되고, 인버터(2)는 당업자에게 잘 알려진 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)가 접속되어 구성된다. 입력 초단 회로에 외부 클럭을 공급하는 앞서의 회로의 드라이버는 "DRV1"라 지칭하고, 당업자에게 잘 알려진 인버터의 형태로 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)가 접속되어 구성된다. 입력 초단 회로의 입력 "a"로부터 인버터(1)의 입력으로의 기록 저항은 "R"로 지칭한다. 인버터(1 및 2)는 같은 임계 "S"를 가지고, PMOS 트랜지스터(P1, P2, 및 P3) 및 NMOS 트랜지스터(N1, N2, 및 N3)는 같은 전류 구동력을 가진다.
입력 "a"에서 포텐셜이 낮은 수준에서 안정적일 때, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2 및 N3)는 켜져 있고 PMOS 트랜지스터(P2 및 P3) 및 NMOS 트랜지스터(N1)는 꺼져 있다.
이 상태에서, PMOS 트랜지스터(P3)가 켜지고 NMOS 트랜지스터(N3)가 꺼져서 입력 초단 회로의 입력 "a"의 포텐셜이 도 1c와 같이 올라가기 시작하면, 입력 "a" 에서 포텐셜이 인버터(1)의 임계 "S"에 도달할 때, PMOS 트랜지스터(P3)로부터 기록 저항(R)을 통한 NMOS 트랜지스터(N2)로의 전기 전류의 흐름 때문에, 인버터(1)의 입력에서 실제 포텐셜은 인버터(1)의 임계 "S"까지 아직 올라가지 못한다. 그러므로, 인버터(1)의 출력은 높은 수준에서 낮은 수준으로 아직 변하지 않는다. 그 후, 인버터(1)의 입력에서 포텐셜이 인버터(1)의 임계 "S"에 도달할 때, 인버터(1)의 출력이 높은 수준에서 낮은 수준으로 실제로 변한다. 이 때, 입력 초단 회로의 입력 "a" 에서의 포텐셜은 인버터(1)의 임계 "S"보다 높은 전압 "S3" 에 이미 도달한다.
반대로, 입력 "a" 에서 포텐셜이 높은 수준으로 안정적일 때, PMOS 트랜지스터(P2 및 P3) 및 NMOS 트랜지스터(N1)은 켜져있고, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2 및 N3)는 꺼져있다.
이 상태에서, PMOS 트랜지스터(P3)가 꺼지고 NMOS 트랜지스터(N3)가 켜져서 입력 초단 회로의 입력 "a"에서 포텐셜이 도 1d와 같이 떨어지기 시작하면, 입력 "a" 에서 포텐셜이 인버터(1)의 임계 "S"에 도달할 때, PMOS 트랜지스터(P2)로부터 기록 저항(R)을 통한 NMOS 트랜지스터(N3)로의 전기 전류의 흐름 때문에, 도 1d의 "a1"와 같이 인버터(1)의 입력에서 실제 포텐셜은 인버터(1)의 임계 "S"까지 아직 떨어지지 않는다. 그러므로, 인버터(1)의 출력은 낮은 수준에서 높은 수준으로 아직 바뀌지 않는다. 그 후, 인버터(1)의 입력에서 실제 포텐셜이 인버터(1)의 임계 "S"에 도달할 때, 인버터(1)의 출력이 낮은 수준에서 높은 수준으로 실제로 변한다. 이 때, 입력 초단 회로의 입력 "a" 에서 포텐셜은 인버터(1)의 임계 "S"보다 낮은 전압 "S2" 에 이미 도달한다.
따라서, 이들 인버터(1 및 2)로 구성된 회로는 분명히 두 임계 "S3" 및 "S2"를 가진다. 입력 "a"가 낮은 수준에서 높은 수준으로 변할 때 인버터(1 및 2)로구성된 회로의 임계 "S3"는 입력 "a"가 높은 수준에서 낮은 수준으로 변할 때 인버터(1 및 2)로 구성된 회로의 임계 "S2" 보다 높아진다. 즉, 이들 인버터(1 및 2)로 구성된 회로는 히스테리시스 특성을 가질 수 있다. 이 히스테리시스 특성은 앞서의 드라이버 DRV1 및 인버터(2) 사이의 전류 구동력의 비율에 의해 결정된다. 예를들면, 히스테리시스 특성은 PMOS 트랜지스터(P2) 보다 큰 즉, 앞서의 드라이버 DRV1 내의 PMOS 트랜지스터(P3) 보다 큰 NMOS 트랜지스터(N2)의 전류 구동력을 만들어 증가할 수 있다.
이 경우, 입력 초단 회로의 입력 "a"에서 포텐셜이 도 1b에 나타낸 낮은 수준으로부터 올라가기 시작하면, 입력 "a"에서 포텐셜이 임계 "S3"에 도달할 때, NMOS 트렌지스터(N2)의 전류 구동력이 앞서의 드라이버 DRV1 내의 PMOS 트랜지스터(P3) 보다 크기 때문에, 인버터(1)의 입력에서 실제 포텐셜은 도 1c에 나타낸 "a2"와 같이 인버터(1)의 임계 "S"까지 아직 올라가지 못한다. 그러므로, 인버터(1)의 출력은 높은 수준에서 낮은 수준으로 아직 변하지 않는다. 그 후, 인버터(1)의 입력에서 실제 포텐셜이 인버터(1)의 임계 "S"에 도달할 때, 인버터(1)의 출력이 높은 수준에서 낮은 수준으로 실제로 변한다. 이 때, 입력 초단 회로의 입력 "a"에서의 포텐셜은 인버터(1)의 임계 "S"보다 높고 또한 트랜지스터(P1에서 P3 및 N1에서 N3)가 같은 전류 구동력을 가질 때의 임계 "S3" 보다 높은 전압 "S1" 에 이미 도달한다.
그 반면, 입력 초단 회로의 입력 "a"에서 포텐셜이 도 1d와 같이 높은 수준으로부터 떨어지기 시작하면, 입력 "a"에서 포텐셜이 임계 "S2"로 떨어질 때, PMOS트렌지스터(P2)의 전류 구동력이 바뀌지 않았기 때문에, 인버터(1)의 입력에서 포텐셜은 도 1d의 "a2"와 같이 인버터(1)의 임계 "S"로 떨어진다.
따라서 입력 "a"가 낮은 수준에서 높은 수준으로 변할 때 인버터(1 및 2)로 구성된 회로의 임계 "S1"은 입력 "a"가 높은 수준에서 낮은 수준으로 변할 때 인버터(1 및 2)로 구성된 회로의 임계 "S2"보다 휠씬 높아진다.
인버터(1 및 2)로 구성된 회로가 분명히 앞서 언급된 임계 "S1" 및 "S2"를 가진다고 가정하고, 도 1a에 나타낸 입력 초단 회로의 동작은 도 1a에 나타낸 입력 초단 회로의 동작을 설명하는 타이밍도인 도 2를 참조하여 설명될 것이다.
반도체 메모리의 정상 동작에서, "테스트 모드 신호"는 낮은 수준 즉, 비활성을 유지한다. 그러므로, 이 상태에서 스위칭 트렌지스터(3)은 꺼진 상태를 유지하고, 인버터(1)의 입력은 인버터(2)의 출력으로부터 분리된다. 그러므로 인버터(1)의 출력은 인버터(1)의 입력에 피드백되지 않는다. 따라서, 도 1a에 나타낸 입력 초단 회로는 도 5에 나타낸 종래 기술의 입력 초단 회로와 유사하게 동작한다.
테스팅 조건에서는, 테스트 모드 신호 "TEST MODE SIGNAL"이 하이 레벨, 즉, 활성화되어, 스위칭 트랜지스터(3)가 온 상태가 된다. 따라서, 인버터(1)의 입력이 인버터(2)의 출력에 접속되어, 인버터(1)의 출력이 인버터(1)의 입력으로 피드백된다. 따라서, 도 1a에 도시된 입력 초단 회로가 전체적으로 히스테리시스 회로로서 동작하게된다. 피드백 회로에 의해 도 1a에 도시된 입력 초단 회로에 제공된 히스테리시스 특성으로 인해, 입력 초단 회로의 입력이 하이 레벨에서 로우 레벨로변화할 때의 입력 초단 회로의 임계치 "S2"는, 도 2에 도시된 바와 같이, 입력 초단 회로의 입력이 로우 레벨에서 하이 레벨로 변할 때의 입력 초단 회로의 임계치 "S1"보다 낮다.
현재, 입력 초단 회로에 인가된 입력 신호가, 도 2의 "a"로 표시된 바와 같이, 단조 증가하는 경우, 입력 신호 "a"의 레벨이 임계치 "S1"을 초과하지 않는한, 입력 초단 회로의 출력 신호 "b"는 항상 하이 레벨에 있다. 입력 신호 "a"의 레벨이 임계치 "S1"을 초과하는 경우에는, 인버터(1) 내부에 전류가 흘러, 인버터(1)의 출력 전압 "b"가 강하한다. 이 때, 회로 내부의 전원 전압 변동으로 인해, 인버터의 임계치가 변화하여, 입력 초단 회로의 임계치 "S1" 및 "S2"가 변하거나, 또는 입력 "a"의 전압이 변하더라도, (입력 초단 회로의 입력이 하이 레벨에서 로우 레벨로 변할 때의 입력 초단 회로의) 임계치 "S2"는 (입력 초단 회로의 입력이 로우 레벨에서 하이 레벨로 변할 때의 입력 초단 회로의) 임계치 "S1"보다도 충분히 낮기 때문에, 입력 신호 "a"의 레벨이 임계치 "S2"보다 높은 상태가 유지되고, 그 결과 입력 초단 회로의 출력 "b"에 (도 6에 도시된 바와 같은 단펄스 "B1" 및 "B2"로 형성되는) 기생 신호가 발생하지 않고, 입력 초단 회로의 출력 신호 "b"가 단조적으로 급속하게 강하한다.
따라서, 도 1a에 도시된 입력 초단 회로에 인가된 입력 신호 (외부 클럭)의 전압 천이가 느리다 해도, 도 1a에 도시된 입력 초단 회로의 출력 신호 "b"에 회로 내부의 전원 전압 변동으로 인한 기생 신호가 나타나지 않는다. 즉, 기생 신호에 기인하는 전압 변동이 도 1a에 도시된 입력 초단 회로의 출력 신호 "b"에 중첩되지않는다.
상술한 바와 같이, 도 1a에 도시된 입력 초단 회로에서는, 반도체 메모리를 테스트할 때, 제2 인버터(2)가 내부 신호(외부 클럭)을 수신하여 증폭하는 제1 인버터(1)에, 제1 인버터의 출력이 제2 인버터를 통해 제1 인버터의 입력에 피드백되는 방식으로 접속되어, 그 결과 입력 초단 회로가 히스테리시스 회로로서 동작하게된다. 따라서, 입력 신호의 레벨이 히스테리시스 회로의 임계치를 초과하면, (내부 전원 전압 노이즈에 기인하는 임계치 변동에 의한 단펄스 "B1" 및 "B2"로 형성된) 기생 신호의 발생을 방지하는 것이 가능하다. 따라서, 반도체 메모리를 테스트하기 위해 테스팅 장치에서 발생되는 테스트 신호의 전압 천이가 매우 느리다고 해도, 입력 초단 회로가 기생 신호가 없는 테스트 신호의 변화를 정확하게 반영하는 내부 신호를 발생하여, 그 결과 반도체 메모리의 동작을 정상적으로 검증할 수 있다.
도 3을 참조하면, 반도체 메모리용의 본 발명에 따른 입력 초단 회로의 제2 실시예의 회로도가 도시된다. 도 3에서, 도 1a에 도시된 부분에 대응하는 구성 요소에 대해서는 동일한 참조 번호를 부여하였고, 그에 대한 설명은 설명을 간소화하기 위해 생략한다.
도 3에 도시된 바와 같이, 제2 실시예의 입력 초단 회로는 인버터(1) 및 피드백 회로(4A)를 포함한다. 피드백 회로(4A)는 제2 인버터(2), 및 예를 들어, 도시된 바와 같은 MOS 트랜지스터로 형성된 제1 스위칭 트랜지스터(3) 및 제2 스위칭 트랜지스터(5)를 포함한다. 도 1a와 도 3과의 형태를 비교해 보면, 제2 실시예는테스트 모드 신호 "TEST MODE SIGNAL"을 수신하도록 접속된 제어 전극을 갖는 제2 스위칭 트랜지스터(5)가 인버터(1)의 출력과 인버터(2)의 입력 사이에 삽입된다는 점에서만 제1 실시예와 다르다. 따라서, 테스트 모드 신호 "TEST MODE SIGNAL"이 활성화되면, 스위칭 트랜지스터(3 및 5)가 턴 온되어 인버터(1)의 출력이 인버터(2)의 입력에 접속되고 인버터(2)의 출력이 인버터(1)의 입력에 접속되어, 인버터(1)의 출력이 인버터(2)를 통해 인버터(1)의 입력에 피드백된다. 한편, 테스트 모드 신호 "TEST MODE SIGNAL"이 비활성화되면, 스위칭 트랜지스터(3 및 5)가 오프 상태로 유지되어, 인버터(1)의 출력이 인버터(2)의 입력으로부터 분리되고 인버터(1)의 입력이 인버터(2)의 출력으로부터 분리되어, 그 결과 인버터(1)의 출력이 인버터(1)의 입력에 피드백되지 않는다.
지금부터, 도 3에 도시된 입력 초단 회로의 동작을 설명한다.
반도체 메모리의 정상 동작시에는, 테스트 모드 신호 "TEST MODE SIGNAL"이 로우 레벨, 즉, 비활성화 상태로 유지된다. 이 상태에서는, 스위칭 트랜지스터(3 및 5)가 오프 상태로 유지되기 때문에, 인버터(1)의 출력이 인버터(2)의 입력으로부터 분리되고, 인버터(1)의 입력이 인버터(2)의 출력으로부터 분리되어, 인버터(1)의 출력이 인버터(1)의 입력에 피드백되지 않는다. 따라서, 도 3에 도시된 입력 초단 회로는 도 5에 도시된 종래 기술의 입력 초단 회로와 유사하게 동작한다.
한편, 테스팅 상태에서는, 테스트 모드 신호 "TEST MODE SIGNAL"이 하이 레벨, 즉, 활성화 상태가 되어, 스위칭 트랜지스터(3 및 5)가 온 상태가 된다. 따라서, 인버터(1)의 출력이 인버터(2)의 입력에 접속되고 인버터(2)의 출력이 인버터(1)의 입력에 접속되어, 인버터(1)의 출력이 인버터(1)의 입력에 피드백된다. 따라서, 도 3에 도시된 입력 초단 회로가 전체적으로 히스테리시스 회로로서 동작한다. 따라서, 테스트 모드 신호 "TEST MODE SIGNAL"이 하이 레벨이 되면, 도 3에 도시된 입력 초단 회로가 도 1a에 도시된 입력 초단 회로와 유사하게 동작하게되므로, 더 이상의 설명은 생략한다.
제2 실시예에서는, 또한, 반도체 메모리의 정상 동작시에는 스위칭 트랜지스터(5)가 오프 상태로 유지되기 때문에, 인버터(1)의 출력이 인버터(2)의 입력으로부터 분리된다. 그 결과, 제2 인버터의 입력 용량이 제1 인버터의 출력에 부가되는 것을 방지할 수 있다. 따라서, 입력 초단 회로는 제1 실시예보다 고속의 동작을 실현할 수 있다.
상술한 바와 같이, 도 3에 도시된 입력 초단 회로에서는, 반도체 메모리의 테스트시에, 제2 인버터(2)가 내부 신호(외부 클럭)을 수신하여 증폭하는 제1 인버터(1)에, 제1 인버터의 출력이 제2 인버터를 통해 제1 인버터의 입력에 피드백되는 방식으로 접속되어, 그 결과 입력 초단 회로가 히스테리시스 회로로서 동작하게된다. 따라서, 입력 신호의 레벨이 히스테리시스 회로의 임계치를 초과하면, (내부 전원 전압 노이즈에 기인하는 임계치 변동에 의한 단펄스 "B1" 및 "B2"로 형성되는) 기생 신호의 발생을 방지할 수 있다. 따라서, 반도체 메모리를 테스트하기 위해 테스팅 장치에서 발생되는 테스트 신호의 전압 천이가 매우 느리다 해도, 입력 초단 회로는 기생 신호가 없는 테스트 신호의 변화를 정확하게 반영하는 내부 신호를 발생하는 것이 가능하여, 그 결과 반도체 메모리의 동작을 정상적으로 검증할 수 있다.
또한, (스위칭 트랜지스터로 형성되는) 제2 스위칭 수단이 입력 신호(외부 클럭)를 수신하여 증폭하는 제1 인버터(1)의 출력과 피드백 회로를 구성하는 제2 인버터(2)의 입력 사이에 삽입되어, 제2 스위칭 수단이 반도체 메모리의 정상 동작시에는 오프 상태로 유지되어, 제1 인버터(1)의 출력이 제2 인버터(2)의 입력으로부터 분리된다. 따라서, (피드백 회로를 구성하는) 제2 인버터(2)의 입력 용량이 제1 인버터(1)의 출력에 추가되는 것을 방지하는 것이 가능하다. 따라서, 입력 초단 회로가 제1 실시예보다 고속의 동작을 실현할 수 있다.
본 발명을 특정한 실시예를 참조하여 도시하고 설명하였다. 그러나, 본 발명은 설명한 구성의 세부 사항에 제한되지 않고 첨부된 특허 청구범위의 범위 내에서 변화 및 변형이 이루어질 수 있다는 것을 주지하여야 한다. 예를 들면, 입력 초단 회로는 단지 인버터에 국한되지 않고, 전류 미러 회로로 형성될 수 있다. 또한, 반도체 메모리용의 본 발명에 따른 입력 초단 회로는 단지 동기형 DRAM에만 국한되지 않고, 버스트 동작 기능 및 내부 어드레스 카운트업 기능을 갖는 종래의 DRAM이나 각종 판독 전용 반도체 메모리에도 적용될 수 있다.
상기한 바로부터 알 수 있는 바와 같이, 반도체 메모리용의 본 발명에 따른 입력 초단 회로에서는, 반도체 메모리를 테스트할 때, 입력 신호(외부 클럭)를 수신하여 증폭하는 인버터의 출력이 동일한 인버터의 입력에 피드백되어, 입력 초단회로가 히스테리시스 회로로서 동작하게된다. 따라서, 입력 신호의 레벨이 히스테리시스 회로의 임계치를 초과하면, 단펄스로 형성되고, 내부 전원 전압 노이즈에 기인한 임계치 변동으로 인한 기생 신호의 발생을 방지할 수 있다. 따라서, 반도체 메모리를 분류하고 평가하는 제조 공정에서 사용되는 메모리 단순 테스트 장치에서 발생되는 테스트 신호의 전압 천이의 매우 느리다 하더라도, 입력 초단 회로가 기생 신호가 없는 테스트 신호의 변화를 정확하게 반영하는 내부 신호를 발생하는 것이 가능하여, 그 결과, 반도체 메모리의 동작을 정상적으로 검증할 수 있다.
또한, 입력 신호(내부 클럭)를 수신하여 증폭하는 인버터의 출력과 피드백 회로를 구성하는 인버터의 입력 사이에 스위칭 수단을 삽입하여, 스위칭 수단이 반도체 메모리의 정상 동작시에 오프 상태로 유지되면, 입력 신호를 수신하여 증폭하는 인버터의 출력이 반도체 메모리의 정상 동작시에는 피드백 인버터의 입력으로부터 분리된다. 따라서, 피드백 인버터의 입력 용량이 입력 신호를 수신하여 증폭하는 인버터의 출력에 부가되는 것을 방지할 수 있다. 따라서, 입력 초단 회로가 고속 동작을 실현할 수 있다. 예를 들면, 본 발명에 따른 입력 초단 회로를 반도체 메모리에 내장하면, 동작 주파수가 적어도 166MHz(동작 속도가 6ns 이하임) 이상인 반도체 메모리의 동작 확인을 전압 천이 시간이 약 50ns인 외부 클럭을 공급하는 메모리 단순 테스팅 장치에 의해 행할 수 있고, 따라서, 더 이상 각종 제품에 새로운 자본을 투입할 필요가 없다.

Claims (17)

  1. 외부 클럭을 수신하여 내부 클럭을 생성하는 입력 초단(initial stage) 회로 및 상기 내부 클럭에 기초하여 동작하는 내부 회로를 포함하는 반도체 메모리용 입력 초단 회로에 있어서,
    상기 외부 클럭을 수신하여 상기 내부 클럭을 생성하는 제1 인버터;
    상기 제1 인버터의 출력을 수신하는 제2 인버터; 및
    상기 제2 인버터의 출력과 상기 제1 인버터의 입력 사이에 접속되어, 테스트시에 턴온되어 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 스위치 수단
    을 포함하는 입력 초단 회로.
  2. 제1항에 있어서, 상기 스위치 수단은, 테스트 모드 신호를 수신하는 제어 전극 및 상기 제2 인버터의 상기 출력과 상기 제1 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 트랜지스터를 포함하며, 상기 트랜지스터는 상기 테스트 모드 신호에 응답하여 턴온되어, 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 입력 초단 회로.
  3. 제2항에 있어서, 상기 테스트시에 공급되는 상기 외부 클럭은, 상기 반도체 메모리의 통상 동작시에 공급되는 외부 클럭의 전압 천이보다 느린 전압 천이를 갖는 입력 초단 회로.
  4. 제2항에 있어서,
    상기 반도체 메모리는,
    상기 내부 클럭을 카운트업하여 어드레스를 생성하는 내부 어드레스 카운트업 기능;
    상기 내부 클럭에 응답하여 래치된 외부 명령에 응답하여, 판독 또는 기입 모드를 설정하는 동작 모드 설정 기능; 및
    상기 내부 클럭에 응답하여 래치된 상기 외부 명령에 응답하여, 지정된 어드레스로부터 버스트 판독 또는 기입에 대해 수행되는 버스트의 수를 설정하는 버스트 동작 기능
    을 포함하는 입력 초단 회로.
  5. 제1항에 있어서, 상기 테스트시에 공급되는 상기 외부 클럭은, 상기 반도체 메모리의 통상 동작시에 공급되는 외부 클럭의 전압 천이보다 느린 전압 천이를 갖는 입력 초단 회로.
  6. 제1항에 있어서,
    상기 반도체 메모리는,
    상기 내부 클럭을 카운트업하여 어드레스를 생성하는 내부 어드레스 카운트업 기능;
    상기 내부 클럭에 응답하여 래치된 외부 명령에 응답하여, 판독 또는 기입 모드를 설정하는 동작 모드 설정 기능; 및
    상기 내부 클럭에 응답하여 래치된 상기 외부 명령에 응답하여, 지정된 어드레스로부터 버스트 판독 또는 기입에 대해 수행되는 버스트의 수를 설정하는 버스트 동작 기능
    을 포함하는 입력 초단 회로.
  7. 외부 클럭을 수신하여 내부 클럭을 생성하는 입력 초단 회로 및 상기 내부 클럭에 기초하여 동작하는 내부 회로를 포함하는 반도체 메모리용 입력 초단 회로에 있어서,
    상기 외부 클럭을 수신하여 상기 내부 클럭을 생성하는 제1 인버터;
    상기 제1 인버터의 출력을 수신하는 제2 인버터;
    상기 제2 인버터의 출력과 상기 제1 인버터의 입력 사이에 접속되어, 테스트시에 턴온되어 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 제1 스위치 수단; 및
    상기 제1 인버터의 상기 출력과 상기 제2 인버터의 입력 사이에 접속되어, 상기 테스트시에 턴온되어 상기 제1 인버터의 상기 출력을 상기 제2 인버터의 상기 입력에 접속시키는 제2 스위치 수단
    을 포함하는 입력 초단 회로.
  8. 제7항에 있어서,
    상기 제1 스위치 수단은, 테스트 모드 신호를 수신하는 제어 전극 및 상기 제2 인버터의 상기 출력과 상기 제1 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 테스트 모드 신호에 응답하여 턴온되어, 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키고,
    상기 제2 스위치 수단은, 상기 테스트 모드 신호를 수신하는 제어 전극 및 상기 제1 인버터의 상기 출력과 상기 제2 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 테스트 모드 신호에 응답하여 턴온되어, 상기 제1 인버터의 상기 출력을 상기 제2 인버터의 상기 입력에 접속시키는 입력 초단 회로.
  9. 제8항에 있어서, 상기 테스트시에 공급되는 상기 외부 클럭은 상기 반도체 메모리의 통상 동작시에 공급되는 외부 클럭의 전압 천이보다 느린 전압 천이를 갖는 입력 초단 회로.
  10. 제8항에 있어서,
    상기 반도체 메모리는,
    상기 내부 클럭을 카운트업하여 어드레스를 생성하는 내부 어드레스 카운트업 기능;
    상기 내부 클럭에 응답하여 래치된 외부 명령에 응답하여 판독 또는 기입 모드를 설정하는 동작 모드 설정 기능; 및
    상기 내부 클럭에 응답하여 래치된 상기 외부 명령에 응답하여, 지정된 어드레스로부터 버스트 판독 또는 기입에 대해 수행되는 버스트의 수를 설정하는 버스트 동작 기능
    을 포함하는 입력 초단 회로.
  11. 제7항에 있어서, 상기 테스트시에 공급되는 상기 외부 클럭은 상기 반도체 메모리의 통상 동작시에 공급되는 외부 클럭의 전압 천이보다 느린 전압 천이를 갖는 입력 초단 회로.
  12. 제7항에 있어서,
    상기 반도체 메모리는,
    상기 내부 클럭을 카운트업하여 어드레스를 생성하는 내부 어드레스 카운트업 기능;
    상기 내부 클럭에 응답하여 래치된 외부 명령에 응답하여 판독 또는 기입 모드를 설정하는 동작 모드 설정 기능; 및
    상기 내부 클럭에 응답하여 래치된 상기 외부 명령에 응답하여, 지정된 어드레스로부터 버스트 판독 또는 기입에 대해 수행되는 버스트의 수를 설정하는 버스트 동작 기능
    을 포함하는 입력 초단 회로.
  13. 외부 클럭을 수신하여 내부 클럭을 생성하는 입력 초단 회로 및 상기 내부 클럭에 기초하여 동작하는 내부 회로를 포함하는 반도체 메모리용 입력 초단 회로에 있어서,
    상기 입력 초단 회로가 히스테리시스 회로로서 동작하여 상기 외부 클럭의 레벨이 상기 입력 초단 회로의 임계치를 초과할 때 발생하는 임계치의 변동으로 인한 상기 내부 클럭 내에서의 기생 신호의 발생을 방지하게 하는 피드백 회로를 포함하는 입력 초단 회로.
  14. 제13항에 있어서,
    상기 입력 초단 회로는,
    상기 외부 클럭을 수신하여 상기 내부 클럭을 생성하는 제1 인버터;
    상기 제1 인버터의 출력을 수신하는 제2 인버터; 및
    상기 제2 인버터의 출력과 상기 제1 인버터의 입력 사이에 접속되어, 테스트시에 턴온되어 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 스위치 수단
    을 포함하는 입력 초단 회로.
  15. 제14항에 있어서, 상기 스위치 수단은, 테스트 모드 신호를 수신하는 제어 전극 및 상기 제2 인버터의 상기 출력과 상기 제1 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 트랜지스터를 포함하며, 상기 트랜지스터는 상기 테스트 모드 신호에 응답하여 턴온되어, 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 입력 초단 회로.
  16. 제13항에 있어서,
    상기 입력 초단 회로는,
    상기 외부 클럭을 수신하여 상기 내부 클럭을 생성하는 제1 인버터;
    상기 제1 인버터의 출력을 수신하는 제2 인버터;
    상기 제2 인버터의 출력과 상기 제1 인버터의 입력 사이에 접속되어, 테스트시에 턴온되어 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키는 제1 스위치 수단; 및
    상기 제1 인버터의 상기 출력과 상기 제2 인버터의 입력 사이에 접속되어, 상기 테스트시에 턴온되어 상기 제1 인버터의 상기 출력을 상기 제2 인버터의 상기 입력에 접속시키는 제2 스위치 수단
    을 포함하는 입력 초단 회로.
  17. 제16항에 있어서,
    상기 제1 스위치 수단은, 테스트 모드 신호를 수신하는 제어 전극 및 상기 제2 인버터의 상기 출력과 상기 제1 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 테스트 모드 신호에 응답하여 턴온되어, 상기 제2 인버터의 상기 출력을 상기 제1 인버터의 상기 입력에 접속시키며,
    상기 제2 스위치 수단은, 상기 테스트 모드 신호를 수신하는 제어 전극 및 상기 제1 인버터의 상기 출력과 상기 제2 인버터의 상기 입력 사이에 접속된 주 전류 경로를 갖는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 테스트 모드 신호에 응답하여 턴온되어, 상기 제1 인버터의 상기 출력을 상기 제2 인버터의 상기 입력에 접속시키는 트랜지스터를 포함하는 입력 초단 회로.
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