JP2003203482A - 同期式半導体メモリ素子 - Google Patents

同期式半導体メモリ素子

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JP2003203482A JP2002255964A JP2002255964A JP2003203482A JP 2003203482 A JP2003203482 A JP 2003203482A JP 2002255964 A JP2002255964 A JP 2002255964A JP 2002255964 A JP2002255964 A JP 2002255964A JP 2003203482 A JP2003203482 A JP 2003203482A
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clock
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Abstract

(57)【要約】 【課題】 アドレスピンの数を減少させることのできる
同期式半導体メモリ素子を提供する。 【解決手段】 クロックに同期して動作する同期式半導
体メモリ素子において、前記クロックの第１エッジ２６
に同期して、少なくとも一つの入力ピンを介してコマン
ドを受信し、前記クロックの第２エッジ２８に同期し
て、前記入力ピンを介してアドレスを受信する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、同期式半導体メモ
リ素子に関し、さらに詳細には、同期式半導体メモリの
アドレス入力構造に関する。
【０００２】
【従来の技術】近年、半導体メモリ開発分野において、
関心を集めているものは、ＳＤＲＡＭ、ＤＤＲ ＳＤＲ
ＡＭ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ＳＤＲＡ
Ｍ）、ラムバスＤＲＡＭ（ＲＡＭＢＵＳ ＤＲＡＭ）の
ような同期式メモリと言える。同期式メモリは、一般メ
モリに比べて高速動作が可能であるため、今後のメモリ
市場を主導すると期待されている。
【０００３】通常、ＣＰＵは、メモリがコマンドを認識
するようにするために、制御信号の組み合わせを用い
る。例えば、チップ選択信号（ＣＳｚ）、書き込みイネ
ーブル信号（ＷＥｚ）などがイネーブルされれば、メモ
リはこれを書き込み命令として認識し、書き込み動作を
行うことになる。ＣＰＵから伝達される外部制御信号に
は、チップ選択信号（ＣＳｚ）、書き込みイネーブル信
号（ＷＥｚ）、コラムアドレスストローブ信号（ＣＡＳ
ｚ）、ローアドレスストローブ信号（ＲＡＳｚ）、クロ
ックイネーブル信号（ＣＫＥｚ）などがあり、上述した
ように、上記の外部制御信号を組み合わせてコマンドを
具現化し、通常これらをコマンド信号と言い、これらを
メモリ内部に印加するためのピンをコマンドピンとい
う。
【０００４】このように、半導体メモリチップは、多数
のコマンドピンを備えており、該当コマンドが行われる
メモリセルを特定するために、通常、コマンドピンより
はるかに多くの数のアドレスピンを備えている。
【０００５】図１は、従来の技術による同期式半導体メ
モリ素子のコマンド／アドレス入力構造を示す図面であ
る。図１を参照すると、図面に示す同期式半導体メモリ
素子は、１４個のアドレスピンＡ０乃至Ａ１３と、５個
のコマンドピンＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥ、
２個のクロックピンＣＬＫ、ＣＬＫｚとを備えている。
アドレスピンＡ０乃至Ａ１３及びコマンドピンＣＳ、Ｒ
ＡＳ、ＣＡＳ、ＷＥ、ＣＫＥには各々入力バッファ１０
が接続され、クロックピンＣＬＫ、ＣＬＫｚにはクロッ
クバッファ１２が接続される。一方、アドレスピンＡ０
乃至Ａ１３及びコマンドピンＣＳ、ＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＣＫＥに印加された信号をバッファリングするため
の入力バッファ１０には各々ラッチ１６が接続される。
【０００６】各々のラッチ１６は、内部クロックパルス
ｃｌｋｐ２により制御されてアドレスかコマンドをラッ
チする。アドレスピンＡ０乃至Ａ１３に接続されたラッ
チは、内部クロックパルスｃｌｋｐ２に応答してラッチ
されたアドレス信号ａｔ＜０：１３＞を出力し、コマン
ドピンＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥに接続され
たラッチは、内部クロックパルスｃｌｋｐ２に応答して
ラッチされたコマンド信号ｃｓ２、ｃｓ２ｚ、ｒａｓ
２、ｒａｓ２ｚ、ｃａｓ２、ｃａｓ２ｚ、ｗｅ２、ｗｅ
２ｚ、ｃｋｅ２、ｃｋｅ２ｚを出力する。一方、ラッチ
制御信号として用いられる内部クロックパルスｃｌｋｐ
２は、クロックバッファ１２から出力された内部クロッ
クｉｃｌｋを入力とするクロックパルス生成器１４の出
力信号である。
【０００７】上記のようなコマンド／アドレスの入力構
造を有する従来の同期式半導体メモリ素子は、クロック
の立ち上がりエッジでコマンドとアドレスとを受信して
いる。勿論、コマンド信号は、コマンドピンにより受信
し、アドレス信号はアドレスピンにより受信している。
したがって、コマンドとアドレスとを同時に受信するた
めには、コマンドピンとアドレスピンとが独立して存在
しなければならなかった。
【０００８】半導体メモリの集積度は、引続き増加して
おり、これはメモリセルの増加を意味する。一方、メモ
リセルの数が増加すれば、当然アドレスビットの数が増
加されなければならず、これはアドレスピンの数の増加
をもたらす。半導体メモリ製造工程技術の向上によっ
て、デザインルールは引き続き減少しているが、それに
対してパッケージ技術は遅れているため、ピン数の増加
はチップサイズの増大を避けられない。半導体メモリチ
ップサイズの増大は、それが及ぼす影響が極めて多大で
あるため、半導体メモリチップにおいて最も多くの数を
必要とするアドレスピンの数の増加を抑制し得る方案が
必要となっている。
【０００９】
【発明が解決しようとする課題】そこで、本発明は上記
従来の同期式半導体メモリ素子における問題点に鑑みて
なされたものであって、本発明の目的は、アドレスピン
の数を減少させることのできる同期式半導体メモリ素子
を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による同期式半導体メモリ素子は、ク
ロックに同期して動作する同期式半導体メモリ素子にお
いて、前記クロックの第１エッジに同期して、少なくと
も一つの入力ピンを介してコマンドを受信し、前記クロ
ックの第２エッジに同期して、前記入力ピンを介してア
ドレスを受信することを特徴とする。
【００１１】また、上記目的を達成するためになされた
本発明による同期式半導体メモリ素子は、クロックに同
期して動作する同期式半導体メモリ素子において、コマ
ンド／アドレス共通ピンを備え、前記クロックの第１エ
ッジに同期して前記コマンド／アドレス共通ピンに印加
された信号をコマンドとして認識し、前記クロックの第
２エッジに同期して前記コマンド／アドレス共通ピンに
印加された信号をアドレスとして認識することを特徴と
する。
【００１２】また、上記目的を達成するためになされた
本発明による同期式半導体メモリ素子は、同期式半導体
メモリ素子において、コマンド／アドレス共通ピンと、
前記コマンド／アドレス共通ピンに印加されたコマンド
信号及びアドレス信号をバッファリングするための第１
入力バッファと、内部クロックの第１エッジに同期して
前記第１入力バッファから出力された前記コマンド信号
をラッチするための第１ラッチング手段と、前記内部ク
ロックの第２エッジに同期して前記第１入力バッファか
ら出力された前記アドレス信号をラッチするための第２
ラッチング手段とを備えることを特徴とする。
【００１３】本発明によれば、同期式半導体メモリ素子
のアドレス入力構造を変更して、コマンドピンがアドレ
スピンの役割を共有するようにする。すなわち、クロッ
クの立ち上がりエッジでは、コマンドピンを介してコマ
ンドを受信するようにし、クロックの立ち下がりエッジ
では、コマンドピンとアドレスピンとを介してアドレス
を受信するようにする。もちろん、クロックの立ち上が
りエッジでアドレスを受信するようにし、クロックの立
ち下がりエッジでコマンドを受信するようにする方案も
考慮することができる。したがって、本発明によればコ
マンドピン数のアドレスピンの数を減少させることがで
きる。
【００１４】
【発明の実施の形態】次に、本発明にかかる同期式半導
体メモリ素子の実施の形態の具体例を図面を参照しなが
ら説明する。図２は、本発明の一実施例にかかる同期式
半導体メモリ素子のコマンド／アドレスの入力構造を示
す図面である。図２を参照すると、本実施例にかかる同
期式半導体メモリ素子は、１４個のアドレスピンＡ５乃
至Ａ１３と、５個のコマンド／アドレスピンＣＳ／／Ａ
４、ＲＡＳ／／Ａ３、ＣＡＳ／／Ａ２、ＷＥ／／Ａ１、
ＣＫＥ／／Ａ０と、２個のクロックピンＣＬＫ、ＣＬＫ
ｚとを備えている。すなわち、コマンドピンがアドレス
ピンの役割を共有している。
【００１５】アドレスピンＡ５乃至Ａ１３及びコマンド
／アドレスピンＣＳ／／Ａ４、ＲＡＳ／／Ａ３、ＣＡＳ
／／Ａ２、ＷＥ／／Ａ１、ＣＫＥ／／Ａ０には各々入力
バッファ２０が接続され、クロックピンＣＬＫ、ＣＬＫ
ｚにはクロックバッファ２２が接続される。一方、アド
レスピンＡ５乃至Ａ１３に印加された信号をバッファリ
ングするための入力バッファ２０には、各々立ち下がり
ラッチ２８が接続され、コマンド／アドレスピンＣＳ／
／Ａ４、ＲＡＳ／／Ａ３、ＣＡＳ／／Ａ２、ＷＥ／／Ａ
１、ＣＫＥ／／Ａ０に印加された信号をバッファリング
するための入力バッファ２０には各々立ち上がりラッチ
２６及び立ち下がりラッチ２６が接続される。
【００１６】ここで、立ち上がりラッチ２６は、立ち上
がり内部クロックパルスｃｌｋ＿ｒｐ２により制御され
て、コマンドをラッチし、立ち下がりラッチ２８は、立
ち下がり内部クロックパルスｃｌｋ＿ｆｐ２により制御
されてコマンドをラッチする。立ち上がり内部クロック
パルスｃｌｋ＿ｒｐ２及び立ち下がり内部クロックパル
スｃｌｋ＿ｆｐ２は、内部クロックｉｃｌｋを入力とす
るクロックパルス発生器２４の出力信号であって、立ち
上がり内部クロックパルスｃｌｋ＿ｒｐ２は、内部クロ
ックｉｃｌｋの立ち上がりエッジにより同期されたパル
スであり、立ち下がり内部クロックパルスｃｌｋ＿ｆｐ
２は、内部クロックｉｃｌｋの立ち下がりエッジにより
同期されたパルスである。
【００１７】図３は、図２の立ち上がり及び立ち下がり
ラッチ２６、２８の構成回路図である。図３を参照する
と、図に示したラッチは、通常のクロックパルス同期回
路の構成を示しており、回路的には従来のラッチと変わ
った部分がない。但し、立ち上がりラッチ２６の場合、
立ち上がり内部クロックパルスｃｌｋ＿ｒｐ２により同
期され、立ち下がりラッチ２８の場合、立ち下がり内部
クロックパルスｃｌｋ＿ｆｐ２により同期されるという
点のみが異なる。
【００１８】図に示したラッチは、ラッチ部３０と駆動
部３２とから構成される。まず、ラッチ部３０は、立ち
上がり内部クロックパルスｃｌｋ＿ｒｐ２、または立ち
下がり内部クロックパルスｃｌｋ＿ｆｐ２をゲート入力
とするイネーブルトランジスタＭ１、Ｍ４、Ｍ９、Ｍ１
０と、入力信号ｖｉｎ、ｖｉｎｚをゲート入力とする入
力トランジスタＭ７、Ｍ８と、正出力端ｌａｔ及び負出
力端ｌａｔｚの間にクロスカップルされて、信号をラッ
チするためのラッチングトランジスタＭ２、Ｍ３、Ｍ
５、Ｍ６と、正出力端ｌａｔ及び負出力端ｌａｔｚの信
号を反転させて、正出力信号ｏｕｔ及び負出力信号ｏｕ
ｔｚで出力するためのインバータＩＮＶ１、ＩＮＶ２を
備える。上述したように、ラッチ部３０は、通常のクロ
ックパルス同期回路の構成を示しているため、各トラン
ジスタの詳細接続関係については、その説明を省略す
る。一方、駆動部３２は、正出力信号ｏｕｔ及び負出力
信号ｏｕｔｚを入力としてＮＯＲラッチを構成する２個
のＮＯＲゲートＮＯＲ１、ＮＯＲ２と、ＮＯＲラッチの
出力を反転駆動して出力信号を生成するためのインバー
タＩＮＶ３とから構成される。
【００１９】図４は、図２のクロックパルス生成器２４
のロジック構成を例示した図面である。図４の（ａ）
は、立ち上がり内部クロックパルスｃｌｋ＿ｒｐ２を生
成するためのロジック構成を、（ｂ）は、立ち下がり内
部クロックパルスｃｌｋ＿ｆｐ２を生成するためのロジ
ック構成を各々例示している。図４の（ａ）を参照する
と、示したクロックパルス生成器は、内部クロックｉｃ
ｌｋを入力とする遅延部４０と、内部クロックｉｃｌｋ
を一入力とし遅延部４０の出力を他入力とするＮＡＮＤ
ゲート４２と、その出力を反転させて立ち上がり内部ク
ロックパルスｃｌｋ＿ｒｐ２に出力するためのインバー
タ４４とから構成される。したがって、立ち上がり内部
クロックパルスｃｌｋ＿ｒｐ２は、内部クロックｉｃｌ
ｋの立ち上がりエッジに同期されたパルスとなる。図４
の（ｂ）を参照すると、示したクロックパルス生成器
は、入力クロックとして反転された内部クロックｉｃｌ
ｋｚを用いるという点を除いては、図４の（ａ）のクロ
ックパルス生成器と同じロジック構成を有することが分
かる。したがって、立ち下がり内部クロックパルスｃｌ
ｋ＿ｆｐ２は、内部クロックｉｃｌｋの立ち下がりエッ
ジに同期されたパルスとなる。
【００２０】一方、図５は、立ち下がり内部クロックパ
ルｃｌｋ＿ｆｐ２生成器の他のロジック構成を例示した
図面である。図５を参照すると、図４の（ｂ）と比較す
る場合、入力クロックとして反転された内部クロックｉ
ｃｌｋｚを使用せず、それに代えて内部クロックｉｃｌ
ｋをそのまま用い、インバータＩＮＶ４を介して反転さ
せて入力させている。この場合、インバータＩＮＶ４に
よる遅延が発生するが、ゲート一つの遅延はメモリ素子
の動作に大きな影響は及ぼさない。
【００２１】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２２】
【発明の効果】上述したように本発明による同期式半導
体メモリ素子では、コマンドピンがアドレスピンの役割
を共有することになる。すなわち、クロックの立ち上が
りエッジでは、コマンドピンを介してコマンドを受信
し、クロックの立ち下がりエッジでは、コマンドピンと
アドレスピンとを介してアドレスを受信することにな
る。したがって、本実施例によれば、コマンドピン数
（５個）のアドレスピンの数を減少させることができる
ため、メモリ素子の高集積化に伴って、アドレスピンの
数がさらに要求される場合にもアドレスピンの数の増加
を抑制する効果がある。
【００２３】また、信号入力ピンの数が減少されれば、
入力バッファの数をそれほど減少させることができるた
め、待ち受け状態での電流（ｓｔａｎｄ−ｂｙ ｃｕｒ
ｒｅｎｔ）を減少させることのできる効果があり、よっ
て、パッケージのコストを低減する効果がある。
【００２４】さらに、余分のアドレスピンを新しいコマ
ンドを受信することに用いることができるため、より多
様なコマンドを具現し得るという効果がある。
【図面の簡単な説明】
【図１】従来の技術にかかる同期式半導体メモリ素子の
コマンド／アドレスの入力構造を示す図面である。
【図２】本発明の一実施例にかかる同期式半導体メモリ
素子のコマンド／アドレスの入力構造を示す図面であ
る。
【図３】図２の立ち上がり及び立ち下がりラッチの構成
回路図である。
【図４】図２のクロックパルス生成器のロジック構成を
例示した図面であり、（ａ）は、立ち上がり内部クロッ
クパルスｃｌｋ＿ｒｐ２を生成するためのロジック構成
を、（ｂ）は、立ち下がり内部クロックパルスｃｌｋ＿
ｆｐ２を生成するためのロジック構成を各々例示したも
のである。
【図５】立ち下がり内部クロックパルスｃｌｋ＿ｆｐ２
生成器の他のロジック構成を例示した図面である。
【符号の説明】
２０ 入力バッファ ２２ クロックバッファ ２４ クロックパルス発生器 ２６ 立ち上がりラッチ ２８ 立ち下がりラッチ ３０ ラッチ部 ３２ 駆動部 ４０ 遅延部 ４２ ＮＡＮＤゲート ４４ インバータ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 クロックに同期して動作する同期式半導
    体メモリ素子において、 前記クロックの第１エッジに同期して、少なくとも一つ
    の入力ピンを介してコマンドを受信し、前記クロックの
    第２エッジに同期して、前記入力ピンを介してアドレス
    を受信することを特徴とする同期式半導体メモリ素子。
  2. 【請求項２】 前記クロックの前記第１エッジは、立ち
    上がりエッジであり、前記第２エッジは、立ち下がりエ
    ッジであることを特徴とする請求項１に記載の同期式半
    導体メモリ素子。
  3. 【請求項３】 前記クロックの前記第１エッジは、立ち
    下がりエッジであり、前記第２エッジは、立ち上がりエ
    ッジであることを特徴とする請求項１に記載の同期式半
    導体メモリ素子。
  4. 【請求項４】 クロックに同期して動作する同期式半導
    体メモリ素子において、 コマンド／アドレス共通ピンを備え、 前記クロックの第１エッジに同期して前記コマンド／ア
    ドレス共通ピンに印加された信号をコマンドとして認識
    し、前記クロックの第２エッジに同期して前記コマンド
    ／アドレス共通ピンに印加された信号をアドレスとして
    認識することを特徴とする同期式半導体メモリ素子。
  5. 【請求項５】 前記クロックの前記第１エッジは、立ち
    上がりエッジであり、前記第２エッジは、立ち下がりエ
    ッジであることを特徴とする請求項４に記載の同期式半
    導体メモリ素子。
  6. 【請求項６】 前記クロックの前記第１エッジは、立ち
    下がりエッジであり、前記第２エッジは、立ち上がりエ
    ッジであることを特徴とする請求項４に記載の同期式半
    導体メモリ素子。
  7. 【請求項７】 同期式半導体メモリ素子において、 コマンド／アドレス共通ピンと、 前記コマンド／アドレス共通ピンに印加されたコマンド
    信号及びアドレス信号をバッファリングするための第１
    入力バッファと、 内部クロックの第１エッジに同期して前記第１入力バッ
    ファから出力された前記コマンド信号をラッチするため
    の第１ラッチング手段と、 前記内部クロックの第２エッジに同期して前記第１入力
    バッファから出力された前記アドレス信号をラッチする
    ための第２ラッチング手段とを備えることを特徴とする
    同期式半導体メモリ素子。
  8. 【請求項８】 アドレスピンと、 前記アドレスピンに印加されたアドレス信号をバッファ
    リングするための第２入力バッファと、 前記内部クロックの前記第２エッジに同期して前記第２
    入力バッファから出力された前記アドレス信号をラッチ
    するための第３ラッチング手段とをさらに備えることを
    特徴とする請求項７に記載の同期式半導体メモリ素子。
  9. 【請求項９】 前記内部クロックを入力として、前記第
    １エッジに同期された第１クロックパルス、及び前記第
    ２エッジに同期された第２クロックパルスを生成するた
    めのクロックパルス発生手段をさらに備えることを特徴
    とする請求項７に記載の同期式半導体メモリ素子。
  10. 【請求項１０】 前記第１ラッチング手段は、前記第１
    クロックパルスにより制御され、前記第２及び第３ラッ
    チング手段は、前記第２クロックパルスにより制御され
    ることを特徴とする請求項７、８、９いずれか一項に記
    載の同期式半導体メモリ素子。
  11. 【請求項１１】 前記第１エッジは、立ち上がりエッジ
    であり、前記第２エッジは、立ち下がりエッジであるこ
    とを特徴とする請求項７または９に記載の同期式半導体
    メモリ素子。
  12. 【請求項１２】 前記第１エッジは、立ち下がりエッジ
    であり、前記第２エッジは、立ち上がりエッジであるこ
    とを特徴とする請求項７または９に記載の同期式半導体
    メモリ素子。
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