CN117353728A - 半导体器件 - Google Patents

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CN117353728A
CN117353728A CN202210704011.2A CN202210704011A CN117353728A CN 117353728 A CN117353728 A CN 117353728A CN 202210704011 A CN202210704011 A CN 202210704011A CN 117353728 A CN117353728 A CN 117353728A
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pulse
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circuit
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范玉鹏
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Changxin Memory Technologies Inc
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Abstract

本公开实施例提供一种半导体器件，其包括掉电控制电路，接收掉电命令信号和片选信号并生成掉电使能信号和掉电退出信号；其中，在掉电阶段，所述掉电使能信号的逻辑电平在所述掉电命令信号的第一边沿处转变，在掉电退出阶段，所述掉电退出信号的逻辑电平在所述片选信号的第二边沿处转变；电源控制电路，耦接所述掉电控制电路，在所述掉电阶段，所述电源控制电路根据所述掉电使能信号停止提供电源电压，在所述掉电退出阶段，所述电源控制电路根据所述掉电退出信号提供所述电源电压；输入缓冲电路，耦接所述掉电控制电路，响应于所述掉电退出信号在掉电退出阶段传输信号。所述半导体器件避免了误译码，提高了半导体器件的可靠性。

Description

半导体器件
技术领域
本公开涉及集成电路领域，尤其涉及一种半导体器件。
背景技术
在集成电路中，半导体器件低功耗已经变得非常重要，例如，在动态随机存取存储器(DRAM)中。半导体器件包括几种省电模式。除了半导体器件正常操作的活动模式之外，半导体器件的省电模式可以包括空闲模式，待机断电模式，自刷新模式和深度掉电模式。深度掉电模式是一种非常省电的模式，并且能保证数据被安全地存储。随之而来的，如何保证半导体器件在退出深度掉电模式后能够正常工作，成为目前重点解决的问题。
发明内容
本公开实施例提供了一种半导体器件，其能够避免误译码，提高半导体器件的可靠性。
本公开实施例提供的一种半导体器件包括：
掉电控制电路，接收掉电命令信号和片选信号并生成掉电使能信号和掉电退出信号；其中，在掉电阶段，所述掉电使能信号的逻辑电平在所述掉电命令信号的第一边沿处转变，在掉电退出阶段，所述掉电退出信号的逻辑电平在所述片选信号的第二边沿处转变；
电源控制电路，耦接所述掉电控制电路，在所述掉电阶段，所述电源控制电路根据所述掉电使能信号停止提供电源电压，在所述掉电退出阶段，所述电源控制电路根据所述掉电退出信号提供所述电源电压；
输入缓冲电路，耦接所述掉电控制电路，响应于所述掉电退出信号在掉电退出阶段传输信号。
在一实施例中，所述掉电控制电路包括：
第一脉冲产生电路，用于根据所述片选信号产生第一脉冲，其中所述第一脉冲产生于所述片选信号的第一边沿处。
在一实施例中，所述第一脉冲产生电路包括：
第一逻辑门电路，所述第一逻辑门电路的第一输入端接收所述片选信号，所述第一逻辑门电路的输出端输出所述第一脉冲，所述第一逻辑门电路实现与逻辑运算；
第一延时电路，所述第一延时电路的输出端连接所述第一逻辑门电路的第二输入端；
第一反相器，所述第一反相器的输入端接收所述片选信号，所述第一反相器的输出端连接所述第一延时电路的输入端。
在一实施例中，所述掉电控制电路还包括：
掉电信号产生电路，接收所述掉电命令信号和所述第一脉冲并产生掉电使能信号，所述掉电使能信号的逻辑电平在所述第一脉冲的第一边沿处转变。
在一实施例中，所述掉电信号产生电路包括：
第一与门，所述第一与门的输入端分别接收所述掉电命令信号和所述掉电退出信号；
第二与门，所述第二与门的输入端分别接收所述第一脉冲和所述掉电使能信号；
第一复位/置位触发器，所述第一复位/置位触发器的置位端连接所述第一与门的输出端，所述第一复位/置位触发器的复位端连接所述第二与门的输出端；
第二反相器，所述第一复位/置位触发器输出端与所述第二反相器输入端连接，所述第二反相器的输出端输出所述掉电使能信号。
在一实施例中，所述掉电控制电路还生成掉电退出预备信号，在掉电退出预备阶段，所述掉电退出预备信号的逻辑电平在所述片选信号的第一边沿和第二边沿处转变，其中在所述掉电退出预备阶段，所述电源控制电路根据所述掉电退出预备信号提供所述电源电压。
在一实施例中，在所述掉电退出预备阶段，所述输入缓冲电路响应于所述掉电退出信号停止传输信号。
在一实施例中，所述掉电控制电路还包括：
第二脉冲产生电路，用于根据所述片选信号产生第二脉冲，其中所述第二脉冲产生于所述片选信号的第二边沿处。
在一实施例中，所述第二脉冲产生电路包括：
或非门电路，所述或非门电路的第一输入端接收所述片选信号，所述或非门电路的输出端输出所述第二脉冲；
第二延时电路，所述第二延时电路的输出端连接所述或非门电路的第二输入端；
第三反相器，所述第三反相器的输入端接收所述片选信号，所述第三反相器的输出端连接所述第二延时电路的输入端。
在一实施例中，所述掉电控制电路还包括：
掉电退出预备信号产生电路，接收所述掉电使能信号、所述第一脉冲和所述第二脉冲，所述掉电退出预备信号的逻辑电平分别在接收到所述第一脉冲和所述第二脉冲时转变。
在一实施例中，所述掉电退出预备信号产生电路包括：
第三与门，所述第三与门的输入端分别接收所述掉电使能信号和所述第一脉冲；
第四与门，所述第四与门的输入端分别接收所述掉电退出预备信号和所述第二脉冲；
第二复位/置位触发器，所述第二复位/置位触发器的置位端连接所述第三与门的输出端，所述第二复位/置位触发器的复位端连接所述第四与门的输出端；
第四反相器，所述第二复位/置位触发器输出端与所述第四反相器输入端连接，所述第四反相器的输出端输出所述掉电退出预备信号。
在一实施例中，所述掉电控制电路还包括：
掉电退出信号产生电路，在所述掉电阶段，所述掉电退出信号的逻辑电平在所述掉电命令信号的第二边沿处转变。
在一实施例中，所述掉电退出信号产生电路包括：
第五与门，所述第五与门的输入端分别接收所述掉电退出预备信号和所述第二脉冲；
第六与门，所述第六与门的输入端分别接收所述掉电命令信号和所述掉电退出信号；
第三复位/置位触发器，所述第三复位/置位触发器的置位端连接所述第五与门的输出端，所述第三复位/置位触发器的复位端连接所述第六与门的输出端；
第五反相器，所述第三复位/置位触发器输出端与所述第五反相器输入端连接，所述第五反相器的输出端输出所述掉电退出信号。
在一实施例中，所述掉电命令信号的第一边沿为上升沿。
在一实施例中，所述片选信号的第二边沿为下降沿。
在一实施例中，所述半导体器件为存储器。
本公开实施例提供的半导体器件在掉电退出阶段，所述掉电退出信号的逻辑电平在所述片选信号的第二边沿(例如，下降沿)处转变，而并非是在所述片选信号的第一边沿(例如，上升沿)处转变，所述输入缓冲电路响应于所述掉电退出信号在掉电退出阶段传输信号，则可避免所述输入缓冲电路在片选信号的第一边沿处被使能，进而能够避免不需要的信号经所述输入缓冲电路被误译码成命令进入半导体器件，提高了半导体器件的可靠性。
附图说明
图1是本公开第一实施例提供的半导体器件的示意图；
图2是本公开第二实施例提供的半导体器件的示意图；
图3是本公开第二实施例提供的半导体器件的时序图；
图4是本公开第二实施例提供的第一脉冲产生电路的示意图；
图5是本公开第二实施例提供的掉电信号产生电路的示意图；
图6是本公开第二实施例提供的第二脉冲产生电路的示意图；
图7是本公开第二实施例提供的掉电退出预备信号产生电路的示意图；
图8是本公开第二实施例提供的掉电退出信号产生电路的示意图。
具体实施方式
下面结合附图对本公开实施例提供的半导体器件进行详细说明。
图1是本公开第一实施例提供的半导体器件的示意图，请参阅图1，所述半导体器件包括掉电控制电路10、电源控制电路11及输入缓冲电路12。所述掉电控制电路10用于接收片选信号CS及掉电命令信号PDcmd，并生成掉电使能信号PD和掉电退出信号PDX。所述电源控制电路11耦接所述掉电控制电路10，在掉电阶段，所述电源控制电路11根据所述掉电使能信号PD停止提供电源电压VDD，在掉电退出阶段，所述电源控制电路11根据所述掉电退出信号PDX提供所述电源电压。所述输入缓冲电路12耦接所述掉电控制电路10，用于响应所述掉电退出信号PDX在掉电退出阶段传输信号。
在第一实施例中，在掉电退出阶段，所述掉电控制电路10提供掉电使能信号PD及掉电退出信号PDX，以使能所述电源控制电路11及所述输入缓冲电路12，电源控制电路11用于向半导体器件内部电路提供所述电源电压VDD，输入缓冲电路12用于传输信号。由于电源恢复时间很长，需要在所述片选信号CS上升沿(第一边沿)就开始使能所述电源控制电路11，因此，在所述片选信号CS上升沿，所述电源控制电路11及所述输入缓冲电路12同时使能。然而，所述片选信号CS作为命令编码信号之一，若所述输入缓冲电路12在片选信号CS上升沿被使能，会导致不需要的信号经所述输入缓冲电路12被传输进半导体器件，从而在CS信号的作用下被误译码成命令进入半导体器件，影响半导体器件的可靠性。
鉴于上述原因，本公开实施例提供了一种半导体器件，所述半导体器件能够避免不需要的信号经所述输入缓冲电路被误译码成命令进半导体器件，提高了半导体器件的可靠性。
图2是本公开第二实施例提供的半导体器件的示意图，图3是本公开第二实施例提供的半导体器件的时序图。
请参阅图2及图3，所述半导体器件包括：掉电控制电路20，接收掉电命令信号PDcmd和片选信号CS并生成掉电使能信号PD和掉电退出信号PDX；其中，在掉电阶段，所述掉电使能信号PD的逻辑电平在所述掉电命令信号PDcmd的第一边沿处转变，在掉电退出阶段，所述掉电退出信号PDX的逻辑电平在所述片选信号CS的第二边沿处转变；电源控制电路21，耦接所述掉电控制电路20，在所述掉电阶段，所述电源控制电路21根据所述掉电使能信号PD停止提供电源电压，在所述掉电退出阶段，所述电源控制电路21根据所述掉电退出信号PDX提供所述电源电压；输入缓冲电路22耦接所述掉电控制电路20，响应于所述掉电退出信号PDX在掉电退出阶段传输信号。
在本公开实施例提供的半导体器件中，在掉电退出阶段，所述掉电退出信号PDX的逻辑电平在所述片选信号CS的第二边沿(例如，下降沿)处转变，而并非是在所述片选信号CS的第一边沿(例如，上升沿)处转变，所述输入缓冲电路22响应于所述掉电退出信号PDX在掉电退出阶段传输信号，则可避免所述输入缓冲电路22在片选信号CS的第一边沿处被使能，进而能够避免不需要的信号经所述输入缓冲电路22被误译码成命令进入半导体器件，提高了半导体器件的可靠性。
在本实施例中，所述掉电使能信号PD的逻辑电平在所述掉电命令信号PDcmd的第一边沿处转变标志所述半导体器件进入掉电阶段；所述掉电命令信号PDcmd的逻辑电平为低电平时，所述片选信号CS的逻辑电平由低电平变为高电平标志所述半导体器件进入掉电退出阶段。
在本实施例中，所述掉电命令信号PDcmd的第一边沿指所述掉电命令信号PDcmd的上升沿，即在本实施例中，所述掉电使能信号PD的逻辑电平在所述掉电命令信号PDcmd的上升沿处转变。例如，所述掉电使能信号PD初始逻辑电平为低电平，在所述掉电命令信号PDcmd的上升沿处，所述掉电使能信号PD的逻辑电平由低电平变为高电平，所述半导体器件进入掉电阶段。
在本实施例中，所述片选信号CS的第二边沿指所述片选信号CS的下降沿，即，在本实施例中，在掉电退出阶段，所述掉电退出信号PDX的逻辑电平在所述片选信号CS的下降沿处转变。例如，在掉电阶段，所述掉电退出信号PDX的逻辑电平为低电平，在掉电退出阶段，在所述片选信号CS的下降沿处，所述掉电退出信号PDX的逻辑电平由低电平转为高电平。
在本实施例中，所述掉电控制电路20包括第一脉冲产生电路24。所述第一脉冲产生电路24用于根据所述片选信号CS产生第一脉冲CSh，其中所述第一脉冲CSh产生于所述片选信号CS的第一边沿处。在本实施例中，所述片选信号CS的第一边沿处指所述片选信号CS的上升沿，即所述第一脉冲CSh产生于所述片选信号CS的上升沿处。
作为示例，本实施还提供一种所述第一脉冲产生电路24。请参阅图4，其为本公开第二实施例提供的第一脉冲产生电路24的示意图，所述第一脉冲产生电路24包括第一逻辑门电路、第一延时电路delay1及第一反相器P1。
所述第一逻辑门电路的第一输入端接收所述片选信号CS，所述与非门电路NAND的输出端输出所述第一脉冲CSh，所述第一逻辑门电路实现与逻辑运算。在本实施例中，所述第一逻辑门电路包括与非门电路NAND及反相器P6。所述与非门电路NAND的第一输入端接收所述片选信号CS，所述与非门电路NAND的的输出端连接所述反相器P6的输入端，所述反相器P6的输出端输出所述第一脉冲CSh。
所述第一延时电路delay1的输出端连接所述与非门电路NAND的第二输入端。其中，所述第一延时电路delay1可为偶数个反相器级联。例如，在本实施例中，所述第一延时电路delay1为两个反相器级联。在一些实施例中，所述第一延时电路delay1的延时时间小于或等于所述片选信号CS脉冲的时间，以保证所述第一脉冲CSh在所述片选信号CS的第二边沿到来之前结束，进而保证第一脉冲CSh与第二脉冲CSl具有设定时间间隔，进而使得在使能输入缓冲电路前先使能电源控制电路。
所述第一反相器P1的输入端接收所述片选信号CS，所述第一反相器P1的输出端连接所述第一延时电路delay1的输入端。
在另一些实施例中，所述第一逻辑门电路为与门电路，所述与门电路的第一输入端接收所述片选信号CS，所述与门电路的第二输入端接收所述第一延时电路delay1的输出信号，所述与门电路的的输出端输出所述第一脉冲CSh。
在本实施例中，所述掉电控制电路20还包括掉电信号产生电路25。所述掉电信号产生电路25接收所述掉电命令信号PDcmd和所述第一脉冲CSh并产生掉电使能信号PD，所述掉电使能信号PD的逻辑电平在所述第一脉冲CSh的第一边沿处转变。例如，在本实施例中，所述第一脉冲CSh的第一边沿为上升沿，在掉电阶段，所述掉电使能信号PD的逻辑电平为高电平，在所述第一脉冲CSh的上升沿处，所述掉电使能信号PD的逻辑电平由高电平变为低电平，所述半导体器件进入掉电退出阶段。
作为示例，本公开实施还提供一种所述掉电信号产生电路25。请参阅图5，其为本公开第二实施例提供的掉电信号产生电路25的示意图，所述掉电信号产生电路25包括第一与门AND1、第二与门AND2、第一复位/置位触发器RS1及第二反相器P2。
所述第一与门AND1的输入端分别接收所述掉电命令信号PDcmd和所述掉电退出信号PDX。所述第二与门AND2输入端分别接收所述第一脉冲CSh和所述掉电使能信号PD。所述第一复位/置位触发器RS1的置位端S连接所述第一与门AND1的输出端，所述第一复位/置位触发器RS1的复位端R连接所述第二与门AND2的输出端。所述第一复位/置位触发器RS1输出端Q与所述第二反相器P2输入端连接，所述第二反相器P2的输出端输出所述掉电使能信号PD。
作为示例，在本实施例中，所述第一复位/置位触发器RS1由两个与非门交叉连接而构成。
在所述掉电阶段，所述电源控制电路21根据所述掉电使能信号PD停止提供电源电压。具体地说，在所述掉电阶段，所述掉电使能信号PD的逻辑电平为高电平，所述电源控制电路21的使能信号EnPwr的逻辑电平为低电平，所述电源控制电路21停止提供电源电压。
在本实施例中，所述掉电控制电路20还包括第二脉冲产生电路26。所述第二脉冲产生电路26用于根据所述片选信号CS产生第二脉冲CSl，其中所述第二脉冲CSl产生于所述片选信号CS的第二边沿处。在本实施例中，所述片选信号CS的第二边沿处指所述片选信号CS的下降沿，即所述第二脉冲CSl产生于所述片选信号CS的下降沿处。
作为示例，本实施还提供一种所述第二脉冲产生电路26。请参阅图6，其为本公开第二实施例提供的第二脉冲产生电路26的示意图，所述第二脉冲产生电路26包括或非门电路NOR、第二延时电路delay2及第三反相器P3。
所述或非门电路NOR的第一输入端接收所述片选信号CS，所述或非门电路NOR的输出端输出所述第二脉冲CSl。在所述片选信号CS的下降沿处，所述或非门电路NOR的输出端的输出信号(即所述第二脉冲CSl)的逻辑电平由低电平转为高电平。
所述第二延时电路delay2的输出端连接所述或非门电路NOR的第二输入端。其中，所述第二延时电路delay2可为偶数个反相器级联。例如，在本实施例中，所述第二延时电路delay2为两个反相器级联。
所述第三反相器P3的输入端接收所述片选信号CS，所述第三反相器P3的输出端连接所述第二延时电路delay2的输入端。
在本实施例中，所述掉电控制电路20还生成掉电退出预备信号PDXpre，在掉电退出预备阶段，所述掉电退出预备信号PDXpre的逻辑电平在所述片选信号CS的第一边沿和第二边沿处转变。在本实施例中，所述片选信号CS的第一边沿和第二边沿为所述片选信号CS的上升沿及下降沿，其中，在所述片选信号CS的上升沿处产生所述第一脉冲CSh，在所述片选信号CS的下降沿处产生所述第二脉冲CSl，则所述掉电退出预备信号PDXpre的逻辑电平在所述第一脉冲CSh的上升沿及第二脉冲CSl的上升沿转变。
在掉电阶段，所述掉电退出预备信号PDXpre的逻辑电平为低电平，则在所述片选信号CS的上升沿(即所述第一脉冲CSh的上升沿)，所述掉电退出预备信号PDXpre的逻辑电平由低电平变为高电平，标志所述半导体器件进入掉电退出预备阶段，在所述片选信号CS的下降沿(即所述第二脉冲CSl的上升沿)，所述掉电退出预备信号PDXpre的逻辑电平由高电平变为低电平，标志所述半导体器件掉电退出预备阶段结束。所述掉电退出预备阶段位于所述掉电退出阶段之前，所述掉电退出预备阶段结束后，进入所述掉电退出阶段。
在本实施例中，在所述掉电退出预备阶段，所述电源控制电路21根据所述掉电退出预备信号PDXpre提供所述电源电压，即在本实施例中，在所述掉电退出预备阶段，所述电源控制电路21被使能从而提供电源电压。而在本公开另一实施例中，所述电源控制电路21根据所述掉电退出信号PDX提供所述电源电压，即在另一实施例中，在所述掉电退出预备阶段，所述电源控制电路21依然停止提供电源电压，在所述掉电退出阶段，所述电源控制电路21被使能从而提供电源电压。
具体地说，如图3所示，在本实施例中，所述电源控制电路21的使能信号EnPwr初始逻辑电平为低电平，所述电源控制电路21停止提供电源电压，在所述掉电退出预备阶段，根据所述掉电退出预备信号PDXpre，所述电源控制电路21的使能信号EnPwr的逻辑电平由低电平变为高电平，所述电源控制电路21提供电源电压。在另一实施例中，所述电源控制电路21的使能信号EnPwr初始逻辑电平为低电平，所述电源控制电路21停止提供电源电压，在所述掉电退出阶段，根据所述掉电退出信号PDX，所述电源控制电路21的使能信号EnPwr的逻辑电平由低电平变为高电平(如图中虚线所示)，所述电源控制电路21提供电源电压。
在本实施例中，在所述掉电退出预备阶段，所述输入缓冲电路22响应于所述掉电退出信号PDX停止传输信号。具体地说，在所述掉电退出预备阶段，所述掉电退出信号PDX的逻辑电平为低电平，掉电退出信号PDX用于作为所述输入缓冲电路22的使能信号EnIB，在掉电退出预备阶段控制所述输入缓冲电路22停止传输信号。可以理解的是，在所述掉电阶段，所述输入缓冲电路22也根据所述掉电使能退出信号PDX停止传输信号。具体地说，在所述掉电阶段，所述掉电退出信号PDX的逻辑电平为低电平，掉电退出信号PDX用于作为所述输入缓冲电路22的使能信号EnIB，在掉电阶段控制所述输入缓冲电路22停止传输信号。
在一些实施例中，在所述第一脉冲CSh上升沿处，所述半导体器件进入掉电退出预备阶段，在所述第二脉冲CSl上升沿处，所述半导体器件退出掉电退出预备阶段，因此，所述第一脉冲CSh与所述第二脉冲CSl的时间间隔决定了掉电退出预备信号PDXpre脉冲的持续时间，即在输入缓冲电路被使能之前电源控制电路被使能的时间，因此，为了保证电源控制电路能够具有充分的使能时间，所述第一脉冲CSh与所述第二脉冲CSl的时间间隔需要大于设定值，例如，在本实施例中，所述第一脉冲CSh与所述第二脉冲CSl的时间间隔大于或者等于片选信号CS脉冲持续时间的二分之一，而由于所述第一脉冲CSh产生于所述片选信号CS的第一边沿，所述第二脉冲CSl产生于所述片选信号的第二边沿，则第一脉冲CSh与所述第二脉冲CSl的时间间隔小于所述片选信号CS的脉冲时间(第一边沿与第二边沿之间的时间间隔)。
在本实施例中，所述掉电控制电路20还包括掉电退出预备信号产生电路27。所述掉电退出预备信号产生电路27接收所述掉电使能信号PD、所述第一脉冲CSh和所述第二脉冲CSl，所述掉电退出预备信号PDXpre的逻辑电平分别在接收到所述第一脉冲CSh和所述第二脉冲CSl时转变。
作为示例，本公开实施例还提供一种所述掉电退出预备信号产生电路27。请参阅图7，其为本公开第二实施例提供的掉电退出预备信号产生电路27的示意图。所述掉电退出预备信号产生电路27包括第三与门AND3、第四与门AND4、第二复位/置位触发器RS2及第四反相器P4。
所述第三与门AND3的输入端分别接收所述掉电使能信号PD和所述第一脉冲CSh。所述第四与门AND4的输入端分别接收所述掉电退出预备信号PDXpre和所述第二脉冲CSl。所述第二复位/置位触发器RS2的置位端S连接所述第三与门AND3的输出端，所述第二复位/置位触发器RS2的复位端R连接所述第四与门AND4的输出端。所述第二复位/置位触发器RS2输出端Q与所述第四反相器P4输入端连接，所述第四反相器P4的输出端输出所述掉电退出预备信号PDXpre。
作为示例，在本实施例中，所述第二复位/置位触发器RS2由两个与非门交叉连接而构成。
在本实施例中，所述掉电控制电路还包括掉电退出信号产生电路28。在所述掉电阶段，所述掉电退出信号PDX的逻辑电平在所述掉电命令信号PDcmd的第二边沿处转变。例如，在本实施例中，所述掉电命令信号PDcmd的第二边沿为下降沿，所述掉电退出信号PDX的初始逻辑电平为高电平，则在掉电阶段，在所述掉电命令信号PDcmd的下降沿处，所述掉电退出信号PDX的逻辑电平由高电平变为低电平。在后续掉电阶段，所述掉电退出信号PDX的逻辑电平维持低电平，在所述掉电退出预备阶段，所述掉电退出信号PDX的逻辑电平维持低电平，在进入所述掉电退出阶段时，所述掉电退出信号PDX的逻辑电平变为高电平，在所述掉电退出阶段，所述掉电退出信号PDX的逻辑电平维持高电平。
作为示例，本公开实施还提供一种所述掉电退出信号产生电路28。请参阅图8，其为本公开第二实施例提供的掉电退出信号产生电路28的示意图。所述掉电退出信号产生电路28包括第五与门AND5、第六与门AND6、第三复位/置位触发器RS3和第五反相器P5。
所述第五与门AND5的输入端分别接收所述掉电退出预备信号PDXpre和所述第二脉冲CSl。所述第六与门AND6的输入端分别接收所述掉电命令信号PDcmd和所述掉电退出信号PDX。所述第三复位/置位触发器RS3的置位端S连接所述第五与门AND5的输出端，所述第三复位/置位触发器RS的复位端R连接所述第六与门AND6的输出端。所述第三复位/置位触发器RS3输出端Q与所述第五反相器P5输入端连接，所述第五反相器P5的输出端输出所述掉电退出信号PDX。
在所述掉电退出阶段，所述输入缓冲电路22响应于所述掉电退出信号PDX在掉电退出阶段传输信号。具体地说，在本实施例中，所述掉电退出信号PDX作为所述输入缓冲电路22的使能信号EnIB。在掉电阶段及掉电退出预备阶段，所述掉电退出信号PDX的逻辑电平为低电平，则所述输入缓冲电路22的使能信号EnIB的逻辑电平为低电平，所述输入缓冲电路22未被使能，所述输入缓冲电路22停止传输信号；在所述掉电退出阶段，所述掉电退出信号PDX的逻辑电平为高电平，则所述输入缓冲电路22的使能信号EnIB为高电平，所述输入缓冲电路22被使能，所述输入缓冲电路22传输信号。
本公开实施提供的半导体器件在掉电退出阶段，所述掉电退出信号PDX的逻辑电平在所述片选信号CS的第二边沿(例如，下降沿)处转变，而并非是在所述片选信号的第一边沿(例如，上升沿)处转变，所述输入缓冲电路22响应于所述掉电退出信号PDX在掉电退出阶段传输信号，则可避免所述输入缓冲电路22在片选信号CS的第一边沿处被使能，进而能够避免不需要的信号经所述输入缓冲电路22被误译码成命令进入半导体器件，提高了半导体器件的可靠性。
在本实施例中，所述半导体器件为存储器，所述存储器的可靠性被大大提高。
在本实施例中，所述片选信号CS经一缓冲电路输入至所述第一脉冲产生电路24及第二脉冲产生电路26，所述掉电退出信号PDX取反后作为所述缓冲电路的使能信号。如图3所示，在掉电阶段初始，所述片选信号CS产生了一个小脉冲，而所述电压控制电路21及所述输入缓冲电路22并不根据该脉冲而被使能，即该脉冲为干扰信号，为了避免该脉冲对半导体器件产生影响，所述半导体器件利用掉电退出信号PDX的取反信号作为所述缓冲电路的使能信号，在该脉冲处，所述缓冲电路未被使能，即在该脉冲处不会产生第一脉冲及第二脉冲，从而可屏蔽该脉冲，避免其对所述电压控制电路21及所述输入缓冲电路22的影响。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种半导体器件，其特征在于，包括：
掉电控制电路，接收掉电命令信号和片选信号并生成掉电使能信号和掉电退出信号；其中，在掉电阶段，所述掉电使能信号的逻辑电平在所述掉电命令信号的第一边沿处转变，在掉电退出阶段，所述掉电退出信号的逻辑电平在所述片选信号的第二边沿处转变；
电源控制电路，耦接所述掉电控制电路，在所述掉电阶段，所述电源控制电路根据所述掉电使能信号停止提供电源电压，在所述掉电退出阶段，所述电源控制电路根据所述掉电退出信号提供所述电源电压；
输入缓冲电路，耦接所述掉电控制电路，响应于所述掉电退出信号在掉电退出阶段传输信号。
2.根据权利要求1所述的半导体器件，所述掉电控制电路包括：
第一脉冲产生电路，用于根据所述片选信号产生第一脉冲，其中所述第一脉冲产生于所述片选信号的第一边沿处。
3.根据权利要求2所述的半导体器件，所述第一脉冲产生电路包括：
第一逻辑门电路，所述第一逻辑门电路的第一输入端接收所述片选信号，所述第一逻辑门电路的输出端输出所述第一脉冲；
第一延时电路，所述第一延时电路的输出端连接所述第一逻辑门电路的第二输入端；
第一反相器，所述第一反相器的输入端接收所述片选信号，所述第一反相器的输出端连接所述第一延时电路的输入端。
4.根据权利要求2所述的半导体器件，其特征在于，所述掉电控制电路还包括：
掉电信号产生电路，接收所述掉电命令信号和所述第一脉冲并产生掉电使能信号，所述掉电使能信号的逻辑电平在所述第一脉冲的第一边沿处转变。
5.根据权利要求4所述的半导体器件，其特征在于，所述掉电信号产生电路包括：
第一与门，所述第一与门的输入端分别接收所述掉电命令信号和所述掉电退出信号；
第二与门，所述第二与门的输入端分别接收所述第一脉冲和所述掉电使能信号；
第一复位/置位触发器，所述第一复位/置位触发器的置位端连接所述第一与门的输出端，所述第一复位/置位触发器的复位端连接所述第二与门的输出端；
第二反相器，所述第一复位/置位触发器输出端与所述第二反相器输入端连接，所述第二反相器的输出端输出所述掉电使能信号。
6.根据权利要求4所述的半导体器件，其特征在于，所述掉电控制电路还生成掉电退出预备信号，在掉电退出预备阶段，所述掉电退出预备信号的逻辑电平在所述片选信号的第一边沿和第二边沿处转变，其中在所述掉电退出预备阶段，所述电源控制电路根据所述掉电退出预备信号提供所述电源电压。
7.根据权利要求6所述的半导体器件，其特征在于，在所述掉电退出预备阶段，所述输入缓冲电路响应于所述掉电退出信号停止传输信号。
8.根据权利要求6所述的半导体器件，所述掉电控制电路还包括：
第二脉冲产生电路，用于根据所述片选信号产生第二脉冲，其中所述第二脉冲产生于所述片选信号的第二边沿处。
9.根据权利要求8所述的半导体器件，所述第二脉冲产生电路包括：
或非门电路，所述或非门电路的第一输入端接收所述片选信号，所述或非门电路的输出端输出所述第二脉冲；
第二延时电路，所述第二延时电路的输出端连接所述或非门电路的第二输入端；
第三反相器，所述第三反相器的输入端接收所述片选信号，所述第三反相器的输出端连接所述第二延时电路的输入端。
10.根据权利要求8所述的半导体器件，其特征在于，所述掉电控制电路还包括：
掉电退出预备信号产生电路，接收所述掉电使能信号、所述第一脉冲和所述第二脉冲，所述掉电退出预备信号的逻辑电平分别在接收到所述第一脉冲和所述第二脉冲时转变。
11.根据权利要求10所述的半导体器件，所述掉电退出预备信号产生电路包括：
第三与门，所述第三与门的输入端分别接收所述掉电使能信号和所述第一脉冲；
第四与门，所述第四与门的输入端分别接收所述掉电退出预备信号和所述第二脉冲；
第二复位/置位触发器，所述第二复位/置位触发器的置位端连接所述第三与门的输出端，所述第二复位/置位触发器的复位端连接所述第四与门的输出端；
第四反相器，所述第二复位/置位触发器输出端与所述第四反相器输入端连接，所述第四反相器的输出端输出所述掉电退出预备信号。
12.根据权利要求8所述的半导体器件，所述掉电控制电路还包括：
掉电退出信号产生电路，在所述掉电阶段，所述掉电退出信号的逻辑电平在所述掉电命令信号的第二边沿处转变。
13.根据权利要求12所述的半导体器件，所述掉电退出信号产生电路包括：
第五与门，所述第五与门的输入端分别接收所述掉电退出预备信号和所述第二脉冲；
第六与门，所述第六与门的输入端分别接收所述掉电命令信号和所述掉电退出信号；
第三复位/置位触发器，所述第三复位/置位触发器的置位端连接所述第五与门的输出端，所述第三复位/置位触发器的复位端连接所述第六与门的输出端；
第五反相器，所述第三复位/置位触发器输出端与所述第五反相器输入端连接，所述第五反相器的输出端输出所述掉电退出信号。
14.根据权利要求1-13任一项所述的半导体器件，其特征在于，所述掉电命令信号的第一边沿为上升沿。
15.根据权利要求1-13任一项所述的半导体器件，其特征在于，所述片选信号的第二边沿为下降沿。
16.根据权利要求1-13任一项所述的半导体器件，其特征在于，所述半导体器件为存储器。
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