KR100515069B1 - 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼 - Google Patents

반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 차동증폭형 어드레스 입력 버퍼에 관한 것이다. 본 발명은 초기화 과정에서의 오동작을 방지하면서, 리프레시 동작시 불필요한 전류 소모를 줄일 수 있는 반도체 소자의 차동증폭형 어드레스 입력 버퍼를 제공하는데 그 목적이 있다. 본 발명은 리프레시 신호와 함께 뱅크액티브 신호를 사용하여 어드레스 입력 버퍼의 차동증폭부의 바이어스 트랜지스터의 온/오프를 제어함으로써 모든 리프레시 동작시 어드레스 입력 버퍼에서 불필요하게 소모되는 전류를 줄일 수 있으며, 노말 모드에서 오토 리프레시 또는 셀프 리프레시 모드로 진입할 때 활성화되는 뱅크액티브 신호를 리프레시 신호와 함께 사용하기 때문에 반도체 메모리 소자의 초기화 과정에서의 비정상적인 어드레스 입력 버퍼의 디스에이블링에 의한 오동작을 미연에 방지할 수 있다.

Description

반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼{DIFFERENTIAL AMPLIFIER TYPE ADDRESS INPUT BUFFER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 차동증폭형 어드레스 입력 버퍼에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체 제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급 받게 된다.
반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.
입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 가장 단순한 형태로는 스태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 공급전원과 접지전원 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬 연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 잡음에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉, 논리 레벨 하이와 논리 레벨 로우의 레벨폭이 클 것을 요구한다. 따라서 입력 신호의 레벨폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부적합하다.
이러한 요구에 부응하기 위하여 차동증폭형 입력 버퍼가 제안되었다. 기존의 스태틱 입력 버퍼와 대비되는 개념으로 차동증폭형 입력 버퍼를 흔히 다이나믹 입력 버퍼라 부르기도 한다.,
도 1은 종래기술에 따른 차동증폭형 어드레스 입력 버퍼의 회로도이다.
도 1을 참조하면, 종래기술에 따른 차동증폭형 어드레스 입력 버퍼는 크게 기준전압(VREF)과 외부 어드레스(AIN)의 전압 레벨을 비교하기 위한 차동증폭부와, 내부 버퍼인 인버터(I1)로 구성된다.
차동증폭부는 기준전압(VREF)을 게이트 입력으로 하는 입력 NMOS 트랜지스터(M13)와, 입력 어드레스(AIN)를 게이트 입력으로 하는 입력 NMOS 트랜지스터(M12)와, 공급전원(VDD)과 입력 NMOS 트랜지스터(M12, M13) 사이에 각각 접속되어 전류 미러를 형성하는 로드 PMOS 트랜지스터(M14, M15), 접지전원(VSS)과 두 입력 트랜지스터(M12, M13) 사이에 공통으로 접속되며, 인버터(I2)를 통해 반전된 파워다운 신호(pwdn)를 게이트 입력으로 하는 바이어스 NMOS 트랜지스터(M11)와, 공급전원(VDD)과 각각의 입력 NMOS 트랜지스터(M12, M13) 사이에 로드 PMOS 트랜지스터(M14, M15)와 각각 병렬로 접속되며, 인버터(I2)를 통해 반전된 파워다운 신호(pwdn)를 게이트 입력으로 하는 두 개의 PMOS 트랜지스터(M16, M17)를 구비한다.
차동증폭부의 입력 단자에 높은 전위를 가진 입력 어드레스(AIN)가 인가된 경우, 기준전압(VREF)보다 그 전위가 높을 것이므로 차동증폭부의 내부 노드는 그러한 사실을 반영하는 동작을 수행하게 된다. 여기서, 기준전압(VREF)은 항상 그 전위가 일정한(통상 VDD/2 레벨임) 정전압이며, 반도체 소자 외부로부터 특정 입력 핀을 통해 제공되기도 하며, 반도체 소자 내부에서 자체적으로 생성하기도 한다.
기준전압(VREF)을 입력 받는 입력 NMOS 트랜지스터(M13)는 항상 같은 전류(i1)를 흘리게 된다. 또한, 입력 NMOS 트랜지스터(M13)와 대칭적으로 배치된 입력 NMOS 트랜지스터(M12)는 입력 어드레스(AIN)의 전위 레벨에 의하여 결정되는 전류(i2)를 흘리게 된다. 결국 차동증폭부는 전류 i1과 i2의 정량적인 비교에 의하여 출력 노드(A)의 전위 레벨을 결정하게 된다.
먼저, 파워다운 신호(pwdn)가 논리레벨 로우로 비활성화 상태인 경우에는 바이어스 NMOS 트랜지스터(M11)는 턴온 되고, PMOS 트랜지스터(M16, M17)는 턴오프 되어 입력 버퍼는 정상적으로 동작하게 된다.
한편, 칩이 파워다운(power down) 모드에 진입하여 파워다운 신호(pwdn)가 논리레벨 하이로 활성화되면 바이어스 NMOS 트랜지스터(M11)는 오프 상태가 되어 차동증폭부가 디스에이블 되고, PMOS 트랜지스터(M16, M17)가 턴온되어 출력 노드(A) 및 출력단(BAIN)을 각각 논리레벨 하이 및 논리레벨 로우로 프리차지시켜 외부 어드레스(AIN)가 변화하더라도 어드레스 입력 버퍼에서의 관통전류 생성을 방지한다.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시 모드에는 노말 동작 중에 외부 입력핀에 의한 커맨드를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때 클럭인에이블 신호를 비활성화 시키고 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.
전술한 종래의 차동증폭형 어드레스 입력 버퍼는 파워다운 신호(pwdn)를 이용하여 어드레스 입력 버퍼를 제어함으로써 파워다운 모드에서 불필요한 전류가 소모되는 것을 방지할 수 있다. 따라서, 파워다운 모드 중에 수행되는 셀프 리프레시 동작시에도 어드레스 입력 버퍼를 디스에이블 시켜줌으로써 전류 소모를 줄일 수 있다. 참고적으로, 미국특허 US5,619,457호는 스탠바이 모드 및 셀프 리프레시 모드에서 입력 버퍼를 오프시키는 구조를 제안하고 있다.
그러나, 이상에서 살펴본 종래기술은 스탠바이 모드 및 셀프 리프레시 모드에서 어드레스 입력 버퍼의 전류 소모를 최소화할 수 있는 반면, 오토 리프레시 모드에서는 외부 어드레스 입력 변화에 의한 전류 소모를 방지할 수 없다는 한계가 있었다. 이에 본 출원인은 오토 리프레시 동작시 tRFC 만큼 활성화되는 제어신호를 사용하여 입력 버퍼를 온/오프시키는 구조를 제안한 바 있다(대한민국 특허출원 제2003-0027877호, 2003년 4월 30일 출원).
한편, 로우 어드레스 경로는 외부에서 인가된 어드레스를 사용할 것인지 내부적으로 생성된 어드레스(리프레시 카운터 어드레스)를 사용할 것인지를 결정하는 어드레스 선택부와 그 출력을 래치하기 위한 어드레스 래치를 포함하고 있는데, 이 어드레스 선택부를 제어하는 것이 바로 리프레시 신호이다. 리프레시 신호는 커맨드 디코더에서 출력된 오토 리프레시 신호, 셀프 리프레시 신호 중 어느 하나가 활성화 된 경우에 논리레벨 하이로 활성화되는 신호이다.
칩 내부 래치회로의 노드는 정상적인 초기화 과정이 완료되어야 정상적인 레벨 및 파형을 가지는 신호를 출력할 수 있다. 통상적으로, 동기식 반도체 메모리에서는 칩에 외부전원을 인가하여 외부전원을 하이 레벨로 올리고 나서 일정한 클럭 안정화 구간이 필요하며, 동작 모드 설정을 위한 코드 입력 과정(MRS, EMRS) 및 초기화 과정을 거치게 된다.
그런데, 전술한 바와 같이 오토 리프레시 신호 또는 셀프 리프레시 신호를 사용하여 어드레스 입력 버퍼를 제어하는 경우, 내부 래치회로의 노드들에 대한 초기화가 완전히 이루어지지 않은 상태에서 오토 리프레시 신호 또는 셀프 리프레시 신호가 활성화 상태를 유지하는 상황이 발생할 수 있다. 이 경우, 오토 리프레시 신호 또는 셀프 리프레시 신호에 의해 어드레스 입력 버퍼가 디스에이블 되기 때문에 동작 모드 설정을 위한 코드 입력 과정에 필요한 외부 어드레스 입력을 차단하게 되며, 이는 반도체 메모리 소자의 오동작으로 이어지는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 초기화 과정에서의 오동작을 방지하면서, 리프레시 모드에서의 불필요한 전류 소모를 줄일 수 있는 반도체 소자의 차동증폭형 어드레스 입력 버퍼를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준전압과 외부 어드레스를 입력받는 차동입력 수단; 상기 차동입력 수단과 제1 전원 사이에 접속되는 전류 미러링 수단; 상기 차동입력 수단과 제2 전원 사이에 접속되어 상기 차동입력 수단 및 상기 전류 미러링 수단에 바이어스 전류를 제공하기 위한 바이어싱 수단; 및 리프레시 신호 및 뱅크 액티브 신호에 응답하여 상기 바이어싱 수단을 인에이블/디스에이블 시키기 위한 제어수단을 구비하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼가 제공된다.
본 발명은 리프레시 신호와 함께 뱅크액티브 신호를 사용하여 어드레스 입력 버퍼의 차동증폭부의 바이어스 트랜지스터의 온/오프를 제어함으로써 모든 리프레시 동작시 어드레스 입력 버퍼에서 불필요하게 소모되는 전류를 줄일 수 있으며, 노말 모드에서 오토 리프레시 또는 셀프 리프레시 모드로 진입할 때 활성화되는 뱅크액티브 신호를 리프레시 신호와 함께 사용하기 때문에 반도체 메모리 소자의 초기화 과정에서의 비정상적인 어드레스 입력 버퍼의 디스에이블링에 의한 오동작을 미연에 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 차동증폭형 어드레스 입력 버퍼의 회로 구성도이다.
도 2를 참조하면, 본 실시예에 따른 차동증폭형 어드레스 입력 버퍼는, 기준전압(VREF)과 외부 어드레스(AIN)를 입력받는 차동입력부와, 차동입력부와 전원전압단(VDD) 사이에 접속되는 전류 미러링부와, 차동입력부와 접지전원단(VSS) 사이에 접속되어 차동입력부 및 전류 미러링부에 바이어스 전류를 제공하기 위한 바이어싱부와, 파워다운 신호(pwdn), 리프레시 신호(ref) 및 뱅크 액티브 신호(bank_act)에 응답하여 바이어싱부를 인에이블/디스에이블 시키기 위한 제어부(20)를 구비한다.
여기서, 차동입력부는 기준전압(VREF)을 게이트 입력으로 하는 입력 NMOS 트랜지스터(M23)와, 입력 어드레스(AIN)를 게이트 입력으로 하는 입력 NMOS 트랜지스터(M22)를 구비한다.
또한, 전류 미러링부는 공급전원(VDD)과 입력 NMOS 트랜지스터(M22, M23) 사이에 각각 접속되어 전류 미러를 형성하는 로드 PMOS 트랜지스터(M24, M25)를 구비한다.
또한, 바이어싱부는 접지전원(VSS)과 입력 트랜지스터(M22, M23) 사이에 공통으로 접속되며, 제어부(20)의 출력신호(bias_ctrl)를 게이트 입력으로 하는 바이어스 NMOS 트랜지스터(M21)로 구현할 수 있다.
그리고, 제어부(20)는 리프레시 신호(ref)와 뱅크 액티브 신호(bank_act)를 입력으로 하는 낸드 게이트(I4)와, 낸드 게이트(I4)의 출력을 입력으로 하는 인버터(I5)와, 파워다운 신호(pwdn)와 인버터(I5)의 출력신호를 입력으로 하여 바이어스 제어신호(bias_ctrl)를 출력하기 위한 노아 게이트(I6)로 구현할 수 있다.
한편, 본 실시예에 따른 차동증폭형 어드레스 입력 버퍼는 공급전원(VDD)과 입력 NMOS 트랜지스터(M22, M23) 사이에 로드 PMOS 트랜지스터(M24, M25)와 각각 병렬로 접속되며, 제어부(20)의 출력신호(bias_ctrl)를 게이트 입력으로 하는 PMOS 트랜지스터(M26, M27)를 더 구비할 수 있으며, 출력노드(A)의 신호를 입력으로 하는 인버터(I3)를 더 구비할 수 있다.
즉, 본 실시예에 따른 차동증폭형 입력 버퍼는 전술한 도 1의 종래기술의 차동증폭형 어드레스 입력 버퍼와 기본적으로 유사한 형태를 가지며, 다만 바이어스 NMOS 트랜지스터(M21)의 게이트 입력으로 기존의 반전된 파워다운 신호(pwdn)를 대신하여 제어부(20)의 출력신호(bias_ctrl)를 사용한 점이 다르다.
파워다운 신호(pwdn)는 칩이 파워다운(power down) 모드에 진입하는 경우 논리레벨 하이로 활성화된다. 따라서, 파워다운 모드 중에 수행되는 셀프 리프레시 모드에서 논리레벨 하이로 활성화된다. 또한, 리프레시 신호(ref)는 셀프 리프레시 모드 및 오토 리프레시 모드에서 논리레벨 하이로 활성화되며, 뱅크 액티브 신호(bank_act)는 로우 액티브 커맨드(row active command)에 의해 뱅크가 액티브 되어 있는 구간을 나타내며, 리프레시 모드에서 논리레벨 하이 상태를 유지한다.
하기의 표 1은 상기 도 2의 회로의 동작을 나타낸 진리표로서, 이하 이를 참조하여 상기 도 2의 회로의 동작을 살펴본다.
A B C D
pwdn H L L L
ref X H L H
bank_act X H H L
bias_ctrl L L H H
버퍼 상태 디스에이블 인에이블
상기 표 1을 참조하면, 먼저 파워다운 신호(pwdn)가 논리레벨 하이로 활성화되면(케이스 A), 리프레시 신호(ref) 및 뱅크 액티브 신호(bank_act)와 관계없이 제어부(20)의 출력신호인 바이어스 제어신호(biac_ctrl)는 논리레벨 로우로 비활성화되며, 이에 따라 바이어스 NMOS 트랜지스터(M21)는 오프 상태가 되어 버퍼는 디스에이블 되고, PMOS 트랜지스터(M26, M27)가 턴온되어 노드 A 및 출력단(BAIN)을 각각 논리레벨 하이 및 논리레벨 로우로 프리차지시켜 외부 어드레스(AIN)가 변화하더라도 어드레스 입력 버퍼에서의 관통전류 생성을 방지한다. 결국, 칩이 파워다운(power down) 모드에 진입한 경우, 어드레스 입력 버퍼가 디스에이블 되며, 이는 셀프 리프레시 모드에서도 어드레스 입력 버퍼가 디스에이블 됨을 의미한다.
다음으로, 파워다운 신호(pwdn)가 논리레벨 로우로 비활성화되고 리프레시 신호(ref) 및 뱅크 액티브 신호(bank_act)가 각각 논리레벨 하이로 활성화 된 경우(케이스 B), 바이어스 제어신호(biac_ctrl)는 논리레벨 로우로 비활성화되며, 이에 따라 바이어스 NMOS 트랜지스터(M21)는 오프 상태가 되어 버퍼는 디스에이블 되고, PMOS 트랜지스터(M26, M27)가 턴온되어 노드 A 및 출력단(BAIN)을 각각 논리레벨 하이 및 논리레벨 로우로 프리차지된다. 오토 리프레시 모드가 이 경우에 해당하며, 어드레스 입력 버퍼는 오토 리프레시 모드에서 디스에이블 상태가 되어 불필요한 전류 소모를 최소화할 수 있게 된다.
이어서, 파워다운 신호(pwdn)가 논리레벨 로우로 비활성화되고 리프레시 신호(ref) 및 뱅크 액티브 신호(bank_act)가 각각 논리레벨 로우 및 논리레벨 하이인 경우(케이스 C), 바이어스 제어신호(biac_ctrl)는 논리레벨 하이로 활성화되며, 이에 따라 바이어스 NMOS 트랜지스터(M21)가 턴온 되어 버퍼는 인에이블 되고, PMOS 트랜지스터(M26, M27)는 턴오프된다. 리드 또는 라이트 동작이 여기에 해당하며, 어드레스 입력 버퍼는 정상적으로 동작한다.
한편, 전술한 바와 같이 어드레스 입력 버퍼에서 사용하는 리프레시 신호(ref)는 외부 커맨드를 내부클럭으로 래치하여 생성하는데, 래치 회로는 정상적인 초기화 과정이 완료되어야 정상적인 레벨 및 파형의 신호를 출력하게 된다. 통상적으로, 동기식 DRAM에서는 파워업 과정 이후에 클럭 안정화 구간이 필요하고, 동작 모드 설정을 위한 코드 입력(어드레스 핀을 통한 모드 레지스터 셋 과정)과 초기화 과정을 거치게 된다. 그런데, 외부 전원이 처음 인가된 후, 내부 래치 노드들이 완전히 초기화 되지 않은 상태에서 리프레시 신호(ref)가 논리레벨 하이를 나타내는 경우, 어드레스 입력 버퍼가 디스에이블 되어 초기화 과정 중의 동작 모드 설정을 위한 코드 입력이 이루어지지 않아 오동작을 유발할 수 있다.
그러나, 상기 도 2에 도시된 어드레스 입력 버퍼에서는, 이처럼 초기화 과정에서 리프레시 신호(ref)가 비정상적으로 논리레벨 하이로 활성화된 경우(케이스 D), 파워다운 신호(pwdn) 및 뱅크 액티브 신호(bank_act)는 각각 논리레벨 로우이고, 이에 따라 바이어스 제어신호(biac_ctrl)는 논리레벨 하이로 활성화되므로, 초기화 과정에서의 오동작을 미연에 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 제어부(20)를 구현하기 위하여 사용된 논리 게이트는 다른 로직으로 구현할 수 있으며, 필요에 따라 파워다운 신호를 사용하지 않을 수도 있다.
또한, 전술한 실시예에서는 공급전원(VDD) 측에 전류 미러가 제공되고 접지전원(VSS) 측에 바이어스 트랜지스터가 제공되는 경우(NMOS 타입)를 일례로 들어 설명하였으나, 이와 반대로 접지전원(VSS) 측에 전류 미러가 제공되고 공급전원(VDD) 측에 바이어스 트랜지스터가 제공되는 경우(PMOS 타입)에도 본 발명은 적용된다. 이 경우, 제어부(20)의 노아 게이트(I6) 후단에 인버터를 추가하면 된다.
전술한 본 발명은 초기화 과정에서의 오동작을 방지하면서, 어드레스 입력 버퍼에서 발생하는 불필요한 전류 소모를 최소화할 수 있으며, 이로 인하여 반도체 메모리 소자의 전력 소모 저감과 함께 소자의 신뢰도를 확보할 수 있다.
도 1은 종래기술에 따른 차동증폭형 어드레스 입력 버퍼의 회로도.
도 2는 본 발명의 일 실시예에 따른 차동증폭형 어드레스 입력 버퍼의 회로 구성도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 제어부
pwdn : 파워다운 신호
ref : 리프레시 신호
bank_act : 뱅크액티브 신호

Claims (8)

  1. 기준전압과 외부 어드레스를 입력받는 차동입력 수단;
    상기 차동입력 수단과 제1 전원 사이에 접속되는 전류 미러링 수단;
    상기 차동입력 수단과 제2 전원 사이에 접속되어 상기 차동입력 수단 및 상기 전류 미러링 수단에 바이어스 전류를 제공하기 위한 바이어싱 수단; 및
    리프레시 신호 및 뱅크 액티브 신호에 응답하여 상기 바이어싱 수단을 인에이블/디스에이블 시키기 위한 제어수단
    을 구비하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
  2. 제1항에 있어서,
    상기 제어수단은 상기 리프레시 신호 및 상기 뱅크 액티브 신호와 함께 파워다운 신호를 입력 받는 것을 특징으로 하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
  3. 제1항 또는 제2항에 있어서,
    상기 차동입력 수단, 상기 전류 미러링 수단, 상기 바이어싱 수단은 NMOS 타입 차동증폭 회로를 이루는 것을 특징으로 하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
  4. 제3항에 있어서,
    상기 제어수단은,
    상기 리프레시 신호와 상기 뱅크 액티브 신호를 입력으로 하는 낸드 게이트;
    상기 낸드 게이트의 출력을 입력으로 하는 인버터; 및
    상기 인버터의 출력 및 상기 파워다운 신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
  5. 제1항 또는 제2항에 있어서,
    상기 차동입력 수단, 상기 전류 미러링 수단, 상기 바이어싱 수단은 PMOS 타입 차동증폭 회로를 이루는 것을 특징으로 하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
  6. 제5항에 있어서,
    상기 제어수단은,
    상기 리프레시 신호와 상기 뱅크 액티브 신호를 입력으로 하는 낸드 게이트;
    상기 낸드 게이트의 출력을 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력 및 상기 파워다운 신호를 입력으로 하는 노아 게이트; 및
    상기 노아 게이트의 출력을 입력으로 하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
  7. 제1항 또는 제2항에 있어서,
    상기 차동입력 수단의 일측에 제공되는 출력 노드에 접속된 CMOS 인버터를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
  8. 제1항 또는 제2항에 있어서,
    상기 제어수단의 출력신호에 응답하여 상기 출력단을 프리차지하기 위한 프리차지 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼.
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