KR20200045319A - 반도체장치 및 반도체시스템 - Google Patents

반도체장치 및 반도체시스템 Download PDF

Info

Publication number
KR20200045319A
KR20200045319A KR1020180126219A KR20180126219A KR20200045319A KR 20200045319 A KR20200045319 A KR 20200045319A KR 1020180126219 A KR1020180126219 A KR 1020180126219A KR 20180126219 A KR20180126219 A KR 20180126219A KR 20200045319 A KR20200045319 A KR 20200045319A
Authority
KR
South Korea
Prior art keywords
data
signal
control signal
circuit
write
Prior art date
Application number
KR1020180126219A
Other languages
English (en)
Other versions
KR102653529B1 (ko
Inventor
김현승
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180126219A priority Critical patent/KR102653529B1/ko
Priority to TW108107053A priority patent/TWI801510B/zh
Priority to US16/363,438 priority patent/US10720190B2/en
Priority to CN201910506906.3A priority patent/CN111081292B/zh
Publication of KR20200045319A publication Critical patent/KR20200045319A/ko
Application granted granted Critical
Publication of KR102653529B1 publication Critical patent/KR102653529B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

반도체시스템은 마스크드라이트커맨드를 설정구간만큼 시프팅하여 플래그신호를 생성하는 플래그신호생성회로 및 라이트데이터제어신호가 입력 되고 상기 플래그신호가 인에이블되는 경우 내부데이터의 로직레벨에 따라 상기 내부데이터에 대한 데이터마스킹 동작을 수행하기 위한 동작제어신호를 생성하는 동작제어회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 데이터마스킹 동작 및 데이터버스반전 동작을 수행하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체시스템에서 리드동작 및 라이트동작은 메모리컨트롤러와 반도체장치 간의 다수의 비트를 포함하는 데이터의 교환에 의해 수행된다. 리드동작 시 반도체장치에 저장된 데이터가 출력되어 메모리컨트롤러에 전송된다. 라이트동작 시 메모리컨트롤러에서 인가된 데이터가 반도체장치에 포함된 메모리셀에 저장된다. 메모리컨트롤로에서 인가된 데이터 중 원하는 비트만을 메모리셀에 저장하기 위해 데이터마스킹(DATA MASKING) 동작이 사용된다. 즉, 반도체장치는 데이터마스킹 동작에 의해 메모리컨트롤러에서 인가된 데이터 중 원하는 비트만을 저장한다. 반도체시스템에서 데이터마스킹 동작이 구현되기 위해서는 어떤 데이터가 마스킹되어야 하는지에 대한 정보를 포함하는 데이터마스킹신호가 메모리컨트롤러에서 반도체장치로 데이터와 함께 전송되어야 한다.
한편, 반도체시스템에서 전송되는 데이터 비트들 중 이전 시점에 비해 위상이 바뀌는 비트가 많아질수록 SSN(Simultaneous Switching Noise) 현상 및 ISI(Inter Symbol Interface) 현상의 발생이 증가한다. 따라서, 반도체시스템에서는 전송되는 데이터의 비트들 중 이전 시점에 비해 위상이 바뀌는 비트가 많이 포함되는 경우 데이터를 반전시켜 전송하는 데이터버스반전(Data Bus Inversiion, DBI) 동작을 사용하여 SSN 현상 및 ISI 현상이 발생하는 것을 감소시키고 있다.
본 발명의 배경기술은 한국 공개특허 KR2015-0062438호에 개시되어 있다.
본 발명은 데이터마스킹 동작 및 데이터버스반전 동작을 수행하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 마스크드라이트커맨드를 설정구간만큼 시프팅하여 플래그신호를 생성하는 플래그신호생성회로 및 라이트데이터제어신호가 입력 되고 상기 플래그신호가 인에이블되는 경우 내부데이터의 로직레벨에 따라 상기 내부데이터에 대한 데이터마스킹 동작을 수행하기 위한 동작제어신호를 생성하는 동작제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 라이트커맨드 및 마스크드라이트커맨드를 설정구간만큼 시프팅하여 플래그신호를 생성하는 플래그신호생성회로, 라이트데이터제어신호 및 상기 플래그신호의 로직레벨에 따라 데이터반전제어신호로부터 동작제어신호를 생성하거나, 내부데이터에 대한 설정 로직레벨 개수를 감지하여 상기 동작제어신호를 생성하는 동작제어회로 및 상기 동작제어신호에 따라 상기 내부데이터로부터 생성되는 래치데이터에 대한 데이터버스반전 동작을 수행하여 정렬데이터를 생성하거나, 상기 동작제어신호에 따라 상기 래치데이터에 대한 데이터마스킹 동작을 수행하여 상기 정렬데이터를 생성하는 리피터를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 라이트동작 시 데이터의 설정 로직레벨을 감지하는 설정구간 이후 플래그신호를 디스에이블시켜 데이터마스킹 동작을 차단하고, 마스크드라이트동작 시 데이터의 설정 로직레벨 감지결과에 따라 데이터마스킹동작을 수행함으로써 라이트동작의 오류를 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 라이트동작 시 외부에서 입력되는 데이터반전제어신호에 의해 데이터버스반전 동작을 수행하고, 마스크드라이트동작 시 데이터의 설정 로직레벨의 감지결과에 따라 데이터마스킹동작을 수행함으로써 데이터버스반전 동작 및 데이터마스킹 동작을 제공할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제2 반도체장치에 포함된 플래그신호생성회로의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 제2 반도체장치에 포함된 동작제어회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 동작제어회로에 포함된 데이터감지회로의 구성을 도시한 회로도이다.
도 5는 도 1에 도시된 제2 반도체장치에 포함된 파이프회로의 구성을 도시한 회로도이다.
도 6은 도 1에 도시된 제2 반도체장치에 포함된 리피터의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 리피터에 포함된 제1 데이터출력회로의 구성을 도시한 회로도이다.
도 8은 도 6에 도시된 리피터에 포함된 제2 데이터출력회로의 구성을 도시한 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 제2 반도체장치에 포함된 동작제어회로의 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 동작제어회로에 포함된 데이터감지회로의 구성을 도시한 회로도이다.
도 12는 도 11에 도시된 동작제어회로에 포함된 동작제어신호출력회로의 구성을 도시한 회로도이다.
도 13은 도 10에 도시된 제2 반도체장치에 포함된 리피터의 구성을 도시한 블럭도이다.
도 14는 도 13에 도시된 리피터에 포함된 제1 데이터출력회로의 구성을 도시한 회로도이다.
도 15는 도 13에 도시된 리피터에 포함된 제2 데이터출력회로의 구성을 도시한 회로도이다.
도 16은 도 1 내지 도 15에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다.
제1 반도체장치(1)는 커맨드(CMD<1:L>), 데이터(D<1:M>), 라이트데이터제어신호(WTDBI) 및 데이터반전제어신호(DBI)를 제2 반도체장치(2)에 인가할 수 있다. 커맨드(CMD<1:L>)는 제2 반도체장치(2)의 동작을 제어하기 위한 다양한 조합을 갖도록 설정될 수 있다. 커맨드(CMD<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다. 데이터(D<1:M>)의 비트 수(M)는 실시예에 따라서 다양하게 설정될 수 있다. 라이트데이터제어신호(WTDBI)는 라이트동작 및 마스크드라이트동작 중 데이터버스반전 동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다. 데이터반전제어신호(DBI)는 데이터버스반전 동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다.
제2 반도체장치(2)는 커맨드디코더(10), 파이프제어회로(20), 데이터입력회로(30), 플래그신호생성회로(40), 동작제어회로(50), 파이프회로(60), 리피터(70), 에러정정회로(80) 및 메모리셀어레이(90)를 포함할 수 있다.
커맨드디코더(10)는 커맨드(CMD<1:L>)를 디코딩하여 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)를 생성할 수 있다. 라이트커맨드(WT)는 제2 반도체장치(2)에 데이터(D<1:M>)를 저장하기 위한 라이트동작을 위한 신호로 설정될 수 있다. 마스크드라이트커맨드(MWT)는 제2 반도체장치(2)의 내부리드동작을 수행한 이후 라이트동작을 연속으로 수행하기 위한 마스크드라이트동작을 위한 신호로 설정될 수 있다. 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)를 생성하기 위한 커맨드(CMD<1:L>)의 조합은 실시예에 따라서 다양하게 설정될 수 있다.
파이프제어회로(20)는 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)에 따라 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 생성할 수 있다. 파이프제어회로(20)는 라이트동작이 수행되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(20)는 라이트커맨드(WT)가 생성되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(20)는 마스크드라이트동작이 수행되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(20)는 마스크드라이트커맨드(MWT)가 생성되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(20)는 라이트커맨드(WT) 또는 마스크드라이트커맨드(MWT)가 생성되는 시점부터 제1 지연구간이 경과된 시점에 파이프입력제어신호(PIN<1:M>)를 생성할 수 있다. 파이프제어회로(20)는 파이프입력제어신호(PIN<1:M>)가 생성되는 시점부터 제2 지연구간이 경과된 시점에 파이프출력제어신호(POUT<1:M>)를 생성할 수 있다. 제1 지연구간 및 제2 지연구간은 실시예에 따라 다양하게 설정될 수 있다.
데이터입력회로(30)는 데이터(D<1:M>)로부터 내부데이터(ID<1:M>)를 생성할 수 있다. 데이터입력회로(30)는 라이트동작 시 제1 반도체장치(1)로부터 인가되는 데이터(D<1:M>)를 버퍼링하여 내부데이터(ID<1:M>)를 생성할 수 있다.
플래그신호생성회로(40)는 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)를 설정구간만큼 시프팅하여 플래그신호(MWTF)를 생성할 수 있다. 설정구간은 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수를 감지하는 동작시간으로 설정될 수 있다. 내부데이터(ID<1:M>)에 대한 설정 로직레벨은 로직로우레벨로 설정될 수 있다.
동작제어회로(50)는 라이트데이터제어신호(WTDBI)가 입력 되고 플래그신호(MWTF)가 인에이블되는 경우 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수를 감지할 수 있다. 동작제어회로(50)는 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수 감지결과에 따라 내부데이터(ID<1:M>)에 대한 데이터마스킹 동작을 수행하기 위한 동작제어신호(DM)를 생성할 수 있다. 동작제어신호(DM)는 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수가 기 설정된 개수 이상인 경우 인에이블될 수 있다.
파이프회로(60)는 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)에 따라 내부데이터(ID<1:M>)로부터 래치데이터(PLD<1:M>)를 생성할 수 있다. 파이프회로(60)는 파이프입력제어신호(PIN<1:M>)가 인에이블되는 경우 내부데이터(ID<1:M>)를 래치할 수 있다. 파이프회로(60)는 파이프출력제어신호(POUT<1:M>)가 인에이블되는 경우 래치된 내부데이터(ID<1:M>)를 래치데이터(PLD<1:M>)로 출력할 수 있다.
리피터(70)는 동작제어신호(DM)에 따라 래치데이터(PLD<1:M>)를 정렬데이터(AD<1:M>)로 출력할 수 있다. 리피터(70)는 동작제어신호(DM)가 디스에이블되는 경우 래치데이터(PLD<1:M>)를 정렬데이터(AD<1:M>)로 출력할 수 있다. 리피터(70)는 동작제어신호(DM)가 인에이블되는 경우 래치데이터(PLD<1:M>)를 차단하는 데이터마스킹 동작을 수행할 수 있다. 리피터(70)는 데이터반전제어신호(DBI)에 따라 래치데이터(PLD<1:M>)를 정렬데이터(AD<1:M>)로 출력할 수 있다. 리피터(70)는 데이터반전제어신호(DBI)가 디스에이블되는 경우 래치데이터(PLD<1:M>)를 버퍼링하여 정렬데이터(AD<1:M>)로 출력할 수 있다. 리피터(70)는 데이터반전제어신호(DBI)가 인에이블되는 경우 래치데이터(PLD<1:M>)를 반전 버퍼링하여 정렬데이터(AD<1:M>)로 출력하는 데이터버스반전 동작을 수행할 수 있다.
에러정정회로(80)는 라이트동작 시 정렬데이터(AD<1:M>)의 에러를 감지하고, 에러정보를 포함하는 패러티(PRT<1:N>)를 생성할 수 있다. 에러정정회로(80)는 마스크드라이트동작 중 내부리드동작 시 메모리셀어레이(90)에서 출력되는 패러티(PRT<1:N>)에 따라 정렬데이터(AD<1:M>)의 에러정정할 수 있다. 에러정정회로(80)는 마스크드라이트동작 중 라이트동작 시 정렬데이터(AD<1:M>)의 에러를 감지하고, 에러정보를 포함하는 패러티(PRT<1:N>)를 생성할 수 있다.
메모리셀어레이(90)는 라이트동작 시 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(90)는 라이트커맨드(WT)가 생성되는 경우 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(90)는 마스크드라이트동작 시 저장된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 출력한 이후 에러가 정정된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(90)는 마스크드라이트커맨드(MWT)가 생성되는 경우 내부리드동작 시 저장된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 출력할 수 있다. 메모리셀어레이(90)는 마스크드라이트커맨드(MWT)가 생성되는 경우 라이트동작 시 에러가 정정된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(90)는 정렬데이터(AD<1:M>)를 저장하는 영역과 패러티(PRT<1:N>)를 저장하는 영역을 각각 포함할 수 있다.
제2 반도체장치(2)는 라이트동작 시 데이터반전제어신호(DBI)가 입력되는 경우 데이터(D<1:M>)의 데이터버스반전 동작을 수행할 수 있다. 제2 반도체장치(2)는 마스크드라이트동작 시 라이트데이터제어신호(WTDBI)가 입력되는 경우 데이터(D<1:M>)에 대한 설정 로직레벨 개수를 감지하고, 감지결과에 따라 데이터(D<1:M>)의 데이터마스킹 동작을 수행할 수 있다.
도 2를 참고하면 플래그신호생성회로(40)는 펄스생성회로(41), 시프트레지스터(42) 및 플래그신호출력회로(43)를 포함할 수 있다.
펄스생성회로(41)는 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)가 입력되는 경우 발생하는 펄스를 포함하는 내부펄스신호(EWT)를 생성할 수 있다. 펄스생성회로(41)는 라이트커맨드(WT)가 로직하이레벨로 입력되는 경우 발생하는 펄스를 포함하는 내부펄스신호(EWT)를 생성할 수 있다. 펄스생성회로(41)는 마스크드라이트커맨드(MWT)가 로직하이레벨로 입력되는 경우 발생하는 펄스를 포함하는 내부펄스신호(EWT)를 생성할 수 있다.
시프트레지스터(42)는 내부펄스신호(EWT)를 시프팅하여 라이트펄스신호(WTTF)를 생성할 수 있다. 시프트레지스터(42)는 내부펄스신호(EWT)를 라이트레이턴시 구간만큼 시프팅하여 라이트펄스신호(WTTF)를 생성할 수 있다. 라이트펄스신호(WTTF)를 시프팅하기 위한 구간은 실시예에 따라 다양하게 설정될 수 있다.
플래그신호출력회로(43)는 라이트펄스신호(WTTF)가 입력되는 시점에 마스크드라이트커맨드(MWT)를 래치하여 플래그신호(MWTF)를 생성할 수 있다. 플래그신호출력회로(43)는 래치된 마스크드라이트커맨드(MWT)를 설정구간 시프팅하여 플래그신호(MWTF)로 출력할 수 있다. 설정구간은 앞서 설명한 바와같이 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수를 감지하는 동작시간으로 설정될 수 있다.
도 3을 참고하면 동작제어회로(50)는 데이터감지회로(51) 및 동작제어신호출력회로(52)를 포함할 수 있다.
데이터감지회로(51)는 라이트데이터제어신호(WTDBI) 및 플래그신호(MWTF)에 따라 내부데이터(ID<1:M>)의 로직레벨을 감지하여 감지신호(DET)를 생성할 수 있다. 데이터감지회로(51)는 라이트데이터제어신호(WTDBI)가 인에이블되고 플래그신호(MWTF)가 인에이블되는 경우 내부데이터(ID<1:M>)에 포함된 로직로우레벨의 개수를 감지하여 감지신호(DET)를 생성할 수 있다. 데이터감지회로(51)는 라이트데이터제어신호(WTDBI)가 인에이블되고 플래그신호(MWTF)가 인에이블되는 경우 내부데이터(ID<1:M>)에 포함된 로직로우레벨의 개수가 적어도 2개인 경우 인에이블되는 감지신호(DET)를 생성할 수 있다.
동작제어신호출력회로(52)는 감지신호(DET)를 버퍼링하여 동작제어신호(DM)로 출력할 수 있다. 동작제어신호출력회로(52)는 감지신호(DET)를 지연하여 동작제어신호(DM)를 생성할 수 있다. 감지신호(DET)를 지연하는 지연량은 실시예에 따라 다양하게 설정될 수 있다.
도 4를 참고하면 데이터감지회로(51)는 반전회로(511), 제1 판별회로(512), 제2 판별회로(513), 제3 판별회로(514), 제4 판별회로(515), 제5 판별회로(516), 제6 판별회로(517) 및 감지신호생성회로(518)를 포함할 수 있다.
반전회로(511)는 라이트데이터제어신호(WTDBI)를 반전 버퍼링하여 반전라이트데이터제어신호(WTDBIB)를 생성할 수 있다.
제1 판별회로(512)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되고 플래그신호(MWTF)가 로직하이레벨로 인에이블되는 경우 제1 내부데이터(ID<1>)를 반전 버퍼링하여 제1 반전내부데이터(IDB<1>)를 생성할 수 있다. 제1 판별회로(512)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제1 반전내부데이터(IDB<1>)에 관계없이 로직로우레벨의 제1 레프트업신호(LU1)를 생성할 수 있다. 제1 판별회로(512)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제1 반전내부데이터(IDB<1>)를 버퍼링하여 제1 레프트다운신호(LD<1>)를 생성할 수 있다. 제1 판별회로(512)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되고 제1 반전내부데이터(IDB<1>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 레프트다운신호(LD<1>)를 생성할 수 있다.
제2 판별회로(513)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되고 플래그신호(MWTF)가 로직하이레벨로 인에이블되는 경우 제2 내부데이터(ID<2>)를 반전 버퍼링하여 제2 반전내부데이터(IDB<2>)를 생성할 수 있다. 제2 판별회로(513)는 제1 레프트다운신호(LD<1>)가 로직로우레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)에 관계없이 로직로우레벨의 레프트업플래그(LUF)를 생성할 수 있다. 제2 판별회로(513)는 제1 레프트다운신호(LD<1>)가 로직로우레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)를 버퍼링하여 레프트다운플래그(LDF)를 생성할 수 있다. 제2 판별회로(513)는 제1 레프트다운신호(LD<1>)가 로직하이레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)를 버퍼링하여 레프트업플래그(LUF)를 생성할 수 있다. 제2 판별회로(513)는 제1 레프트다운신호(LD<1>)가 로직하이레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)에 관계없이 로직하이레벨로 인에이블되는 레프트다운플래그(LDF)를 생성할 수 있다.
제3 판별회로(514)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되고 플래그신호(MWTF)가 로직하이레벨로 인에이블되는 경우 제3 내부데이터(ID<3>)를 반전 버퍼링하여 제3 반전내부데이터(IDB<3>)를 생성할 수 있다. 제3 판별회로(514)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제3 반전내부데이터(IDB<3>)에 관계없이 로직로우레벨의 제1 라이트업신호(RU1)를 생성할 수 있다. 제3 판별회로(514)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제3 반전내부데이터(IDB<3>)를 버퍼링하여 제1 라이트다운신호(RD<1>)를 생성할 수 있다. 제3 판별회로(514)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되고 제3 반전내부데이터(IDB<3>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 라이트다운신호(RD<1>)를 생성할 수 있다.
제4 판별회로(515)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되고 플래그신호(MWTF)가 로직하이레벨로 인에이블되는 경우 제4 내부데이터(ID<4>)를 반전 버퍼링하여 제4 반전내부데이터(IDB<4>)를 생성할 수 있다. 제4 판별회로(515)는 제1 라이트다운신호(RD<1>)가 로직로우레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)에 관계없이 로직로우레벨의 제2 라이트업신호(RU<2>)를 생성할 수 있다. 제4 판별회로(515)는 제1 라이트다운신호(RD<1>)가 로직로우레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)를 버퍼링하여 제2 라이트다운신호(RD<2>)를 생성할 수 있다. 제4 판별회로(515)는 제1 라이트다운신호(RD<1>)가 로직하이레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)를 버퍼링하여 제2 라이트업신호(RU<2>)를 생성할 수 있다. 제4 판별회로(515)는 제1 라이트다운신호(RD<1>)가 로직하이레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)에 관계없이 로직하이레벨로 인에이블되는 제2 라이트다운신호(RD<2>)를 생성할 수 있다.
제5 판별회로(516)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되고 플래그신호(MWTF)가 로직하이레벨로 인에이블되는 경우 제5 내부데이터(ID<5>)를 반전 버퍼링하여 제5 반전내부데이터(IDB<5>)를 생성할 수 있다. 제5 판별회로(516)는 제2 라이트다운신호(RD<2>)가 로직로우레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)에 관계없이 로직로우레벨의 제3 라이트업신호(RU<3>)를 생성할 수 있다. 제5 판별회로(516)는 제2 라이트다운신호(RD<2>)가 로직로우레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)를 버퍼링하여 제3 라이트다운신호(RD<3>)를 생성할 수 있다. 제5 판별회로(516)는 제2 라이트다운신호(RD<2>)가 로직하이레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)를 버퍼링하여 제3 라이트업신호(RU<3>)를 생성할 수 있다. 제5 판별회로(516)는 제2 라이트다운신호(RD<2>)가 로직하이레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)에 관계없이 로직하이레벨로 인에이블되는 제3 라이트다운신호(RD<3>)를 생성할 수 있다.
제6 판별회로(517)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되고 플래그신호(MWTF)가 로직하이레벨로 인에이블되는 경우 제6 내부데이터(ID<6>)를 반전 버퍼링하여 제6 반전내부데이터(IDB<6>)를 생성할 수 있다. 제6 판별회로(517)는 제3 라이트다운신호(RD<3>)가 로직로우레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)에 관계없이 로직로우레벨의 라이트업플래그(RUF)를 생성할 수 있다. 제6 판별회로(517)는 제3 라이트다운신호(RD<3>)가 로직로우레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)를 버퍼링하여 라이트다운플래그(RDF)를 생성할 수 있다. 제6 판별회로(517)는 제3 라이트다운신호(RD<3>)가 로직하이레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)를 버퍼링하여 라이트업플래그(RUF)를 생성할 수 있다. 제6 판별회로(517)는 제3 라이트다운신호(RD<3>)가 로직하이레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)에 관계없이 로직하이레벨로 인에이블되는 라이트다운플래그(RDF)를 생성할 수 있다.
감지신호생성회로(518)는 레프트업플래그(LUF) 및 라이트업플래그(RUF) 중 어느 하나가 로직하이레벨인 경우 로직로우레벨로 디스에이블되는 감지신호(DET)를 생성할 수 있다. 감지신호생성회로(518)는 레프트다운플래그(LDF) 및 라이트다운플래그(RDF)가 모두 로직하이레벨인 경우 로직로우레벨로 디스에이블되는 감지신호(DET)를 생성할 수 있다. 감지신호생성회로(518)는 레프트업플래그(LUF) 및 라이트업플래그(RUF)가 모두 로직로우레벨이고 레프트다운플래그(LDF) 및 라이트다운플래그(RDF) 중 어느 하나가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 감지신호(DET)를 생성할 수 있다.
데이터감지회로(51)는 제1 내지 제6 내부데이터(ID<1:6>) 중 로직로우레벨의 개수가 2개 이상인 경우 로직로우레벨로 디스에이블되는 감지신호(DET)를 생성할 수 있다. 데이터감지회로(51)는 제1 내지 제6 내부데이터(ID<1:6>) 중 로직하이레벨의 개수가 1개 이하인 경우 로직하이레벨로 인에이블되는 감지신호(DET)를 생성할 수 있다. 데이터감지회로(51)는 제1 내지 제6 내부데이터(ID<1:6>)의 로직레벨을 감지하도록 구현되어 있지만 다양한 비트의 내부데이터의 로직레벨을 감지하도록 구현될 수 있다.
도 5를 참고하면 파이프회로(60)는 내부데이터입력회로(61), 래치회로(62) 및 래치데이터출력회로(63)를 포함할 수 있다.
내부데이터입력회로(61)는 인버터들(IV61,IV62)을 포함할 수 있다. 인버터(IV61)는 라이트동작 및 마스크드라이트동작이 수행되어 파이프입력제어신호(PIN<1:M>)가 로직하이레벨로 생성되는 경우 턴온될 수 있다. 인버터(IV61)는 라이트동작 및 마스크드라이트동작이 수행되어 파이프입력제어신호(PIN<1:M>)가 로직하이레벨로 생성되는 경우 내부데이터(ID<1:M>)를 반전 버퍼링하여 노드(nd61)로 출력할 수 있다. 내부데이터입력회로(61)는 하나의 회로로 구현된 것으로 도시하였지만 내부데이터(ID<1:M>)에 포함된 비트수(M)만큼 별도의 회로로 구현될 수 있다.
래치회로(62)는 인버터들(IV61,IV62)을 포함할 수 있다. 인버터(IV61)는 노드(nd61)의 신호를 반전 버퍼링하여 노드(nd62)로 출력할 수 있다. 인버터(IV62)는 노드(nd62)의 신호를 반전 버퍼링하여 노드(nd61)로 출력할 수 있다. 래치회로(62)는 노드(nd61)가 구동되지 않는 상태에서 노드(nd61) 및 노드(nd62)의 신호를 래치할 수 있다. 래치회로(62)는 하나의 회로로 구현된 것으로 도시하였지만 내부데이터(ID<1:M>)에 포함된 비트수(M)만큼 별도의 회로로 구현될 수 있다.
래치데이터출력회로(63)는 인버터들(IV63,IV64,IV65)을 포함할 수 있다. 인버터(IV63)는 파이프출력제어신호(POUT<1:M>)를 반전 버퍼링하여 출력할 수 있다. 인버터(IV64)는 파이프출력제어신호(POUT<1:M>)가 로직하이레벨로 생성되는 경우 노드(nd62)의 신호를 반전 버퍼링하여 출력할 수 있다. 인버터(IV65)는 인버터(IV64)의 출력신호를 반전 버퍼링하여 래치데이터(PLD<1:M>)로 출력할 수 있다. 래치데이터출력회로(63)는 하나의 회로로 구현된 것으로 도시하였지만 내부데이터(ID<1:M>)에 포함된 비트수(M)만큼 별도의 회로로 구현될 수 있다.
도 6을 참고하면 리피터(70)는 제1 데이터출력회로(71) 및 제2 데이터출력회로(72)를 포함할 수 있다.
제1 데이터출력회로(71)는 데이터반전제어신호(DBI)의 로직레벨에 따라 데이터버스반전 동작을 수행하여 래치데이터(PLD<1:M>)로부터 지연래치데이터(LDD<1:M>)를 생성할 수 있다. 제1 데이터출력회로(71)는 데이터반전제어신호(DBI)의 로직레벨에 따라 래치데이터(PLD<1:M>)를 반전하거나 비 반전하여 지연래치데이터(LDD<1:M>)로 출력할 수 있다.
제2 데이터출력회로(72)는 동작제어신호(DM) 및 라이트인에이블신호(WEN)에 따라 데이터마스킹 동작을 수행하여 지연래치데이터(LDD<1:M>)로부터 정렬데이터(AD<1:M>)를 생성할 수 있다. 제2 데이터출력회로(72)는 동작제어신호(DM) 및 라이트인에이블신호(WEN)에 따라 지연래치데이터(LDD<1:M>)를 정렬데이터(AD<1:M>)로 출력하거나 지연래치데이터(LDD<1:M>)의 입력을 차단할 수 있다.
도 7을 참고하면 제1 데이터출력회로(71)는 인버터들(IV71,IV72,IV73,IV74,IV75)과 전달게이트(T71)를 포함할 수 있다.
제1 데이터출력회로(71)는 데이터반전제어신호(DBI)가 로직하이레벨인 경우 전달게이트(T71)가 턴오프되고, 인버터(IV74)가 턴온되어 인버터들(IV73,IV74,IV75)를 통해 래치데이터(PLD<1:M>)를 반전 버퍼링하여 지연래치데이터(LDD<1:M>)를 생성할 수 있다.
제1 데이터출력회로(71)는 데이터반전제어신호(DBI)가 로직로우레벨인 경우 전달게이트(T71)가 턴온되고, 인버터(IV74)가 턴오프되어 인버터들(IV73,IV75)과 전달게이트(T71)를 통해 래치데이터(PLD<1:M>)를 버퍼링하여 지연래치데이터(LDD<1:M>)를 생성할 수 있다.
제1 데이터출력회로(71)는 하나의 회로로 구현된 것으로 도시하였지만 래치데이터(PLD<1:M>)에 포함된 비트수(M)만큼 별도의 회로로 구현될 수 있다.
도 8을 참고하면 제2 데이터출력회로(72)는 제어신호생성회로(710) 및 버퍼회로(720)를 포함할 수 있다.
제어신호생성회로(710)는 인버터들(IV76,IV77)과 낸드게이트(NAND71)를 포함할 수 있다. 제어신호생성회로(710)는 라이트인에이블신호(WEN)가 인에이블되는 구간 동안 동작제어신호(DM)의 로직레벨에 따라 제어신호(CON)를 생성할 수 있다. 제어신호생성회로(710)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 구간 동안 동작제어신호(DM)가 로직로우레벨인 경우 로직하이레벨의 제어신호(CON)를 생성할 수 있다. 제어신호생성회로(710)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 구간 동안 동작제어신호(DM)가 로직하이레벨인 경우 로직로우레벨의 제어신호(CON)를 생성할 수 있다. 라이트인에이블신호(WEN)는 마스크드라이트동작 구간 동안 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
버퍼회로(720)는 인버터(IV78), 낸드게이트(NAND72), 노어게이트(NOR71), PMOS 트랜지스터(P71) 및 NMOS 트랜지스터(N71)를 포함할 수 있다. 버퍼회로(720)는 제어신호(CON)의 로직레벨에 따라 지연래치데이터(LDD<1:M>)로부터 정렬데이터(AD<1:M>)를 생성할 수 있다. 버퍼회로(720)는 제어신호(CON)가 로직하이레벨인 경우 지연래치데이터(LDD<1:M>)를 버퍼링하여 정렬데이터(AD<1:M>)를 생성할 수 있다. 버퍼회로(720)는 제어신호(CON)가 로직로우레벨인 경우 지연래치데이터(LDD<1:M>)의 입력을 차단할 수 있다.
제2 데이터출력회로(72)는 하나의 회로로 구현된 것으로 도시하였지만 래치데이터(PLD<1:M>)에 포함된 비트수(M)만큼 별도의 회로로 구현될 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 라이트동작 시 데이터반전제어신호에 의해 데이터버스반전 동작을 수행할 수 있다. 반도체시스템은 라이트동작 시 데이터의 설정 로직레벨을 감지하는 설정구간 이후 플래그신호를 디스에이블시켜 데이터마스킹 동작을 차단할 수 있다. 반도체시스템은 마스크드라이트동작 시 데이터의 설정 로직레벨을 감지하고, 감지결과에 따라 데이터마스킹 동작을 수행할 수 있다. 따라서, 반도체시스템은 마스크드라이트동작에서만 데이터마스킹동작을 수행함으로써 라이트동작 시 데이터마스킹된 데이터로부터 패러티를 생성하지 않아 라이트동작의 오류를 방지할 수 있다.
도 9를 참고하면 본 발명의 다른 실시예에 따른 반도체시스템은 제1 반도체장치(3) 및 제2 반도체장치(4)를 포함할 수 있다.
제1 반도체장치(3)는 커맨드(CMD<1:L>), 데이터(D<1:M>), 라이트데이터제어신호(WTDBI) 및 데이터반전제어신호(DBI)를 제2 반도체장치(4)에 인가할 수 있다. 커맨드(CMD<1:L>)는 제2 반도체장치(4)의 동작을 제어하기 위한 다양한 조합을 갖도록 설정될 수 있다. 커맨드(CMD<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다. 데이터(D<1:M>)의 비트 수(M)는 실시예에 따라서 다양하게 설정될 수 있다. 라이트데이터제어신호(WTDBI)는 라이트동작 및 마스크드라이트동작 중 데이터버스반전 동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다. 데이터반전제어신호(DBI)는 데이터버스반전 동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다.
제2 반도체장치(4)는 커맨드디코더(100), 파이프제어회로(200), 데이터입력회로(300), 플래그신호생성회로(400), 동작제어회로(500), 파이프회로(600), 리피터(700), 에러정정회로(800) 및 메모리셀어레이(900)를 포함할 수 있다.
커맨드디코더(100)는 커맨드(CMD<1:L>)를 디코딩하여 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)를 생성할 수 있다. 라이트커맨드(WT)는 제2 반도체장치(4)에 데이터(D<1:M>)를 저장하기 위한 라이트동작을 위한 신호로 설정될 수 있다. 마스크드라이트커맨드(MWT)는 제2 반도체장치(4)의 내부리드동작을 수행한 이후 라이트동작을 연속으로 수행하기 위한 마스크드라이트동작을 위한 신호로 설정될 수 있다. 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)를 생성하기 위한 커맨드(CMD<1:L>)의 조합은 실시예에 따라서 다양하게 설정될 수 있다.
파이프제어회로(200)는 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)에 따라 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 생성할 수 있다. 파이프제어회로(200)는 라이트동작이 수행되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(200)는 라이트커맨드(WT)가 생성되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(200)는 마스크드라이트동작이 수행되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(200)는 마스크드라이트커맨드(MWT)가 생성되는 경우 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)를 순차적으로 생성할 수 있다. 파이프제어회로(200)는 라이트커맨드(WT) 또는 마스크드라이트커맨드(MWT)가 생성되는 시점부터 제1 지연구간이 경과된 시점에 파이프입력제어신호(PIN<1:M>)를 생성할 수 있다. 파이프제어회로(200)는 파이프입력제어신호(PIN<1:M>)가 생성되는 시점부터 제2 지연구간이 경과된 시점에 파이프출력제어신호(POUT<1:M>)를 생성할 수 있다. 제1 지연구간 및 제2 지연구간은 실시예에 따라 다양하게 설정될 수 있다.
데이터입력회로(300)는 데이터(D<1:M>)로부터 내부데이터(ID<1:M>)를 생성할 수 있다. 데이터입력회로(300)는 라이트동작 시 제1 반도체장치(1)로부터 인가되는 데이터(D<1:M>)를 버퍼링하여 내부데이터(ID<1:M>)를 생성할 수 있다.
플래그신호생성회로(400)는 라이트커맨드(WT) 및 마스크드라이트커맨드(MWT)를 설정구간만큼 시프팅하여 플래그신호(MWTF)를 생성할 수 있다. 설정구간은 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수를 감지하는 동작시간으로 설정될 수 있다. 내부데이터(ID<1:M>)에 대한 설정 로직레벨은 로직로우레벨로 설정될 수 있다. 플래그신호생성회로(400)는 도 2에 도시된 플래그신호생성회로(40)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
동작제어회로(500)는 라이트데이터제어신호(WTDBI)가 입력 되지 않는 경우 데이터반전제어신호(DBI)로부터 데이터버스반전 동작을 수행하기 위한 동작제어신호(DM)를 생성할 수 있다. 동작제어회로(500)는 라이트데이터제어신호(WTDBI)가 입력 되고 플래그신호(MWTF)가 인에이블되는 경우 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수를 감지할 수 있다. 동작제어회로(500)는 내부데이터(ID<1:M>)에 대한 설정 로직레벨 개수 감지결과에 따라 내부데이터(ID<1:M>)에 대한 데이터마스킹 동작을 수행하기 위한 동작제어신호(DM)를 생성할 수 있다. 동작제어신호(DM)는 데이터(ID<1:M>)에 대한 설정 로직레벨 개수가 기 설정된 개수 이상인 경우 인에이블될 수 있다.
파이프회로(600)는 파이프입력제어신호(PIN<1:M>) 및 파이프출력제어신호(POUT<1:M>)에 따라 내부데이터(ID<1:M>)로부터 래치데이터(PLD<1:M>)를 생성할 수 있다. 파이프회로(600)는 파이프입력제어신호(PIN<1:M>)가 인에이블되는 경우 내부데이터(ID<1:M>)를 래치할 수 있다. 파이프회로(600)는 파이프출력제어신호(POUT<1:M>)가 인에이블되는 경우 래치된 내부데이터(ID<1:M>)를 래치데이터(PLD<1:M>)로 출력할 수 있다. 파이프회로(600)는 도 5에 도시된 파이프회로(60)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
리피터(700)는 라이트데이터제어신호(WTDBI)가 입력 되지 않는 경우 동작제어신호(DM)에 따라 데이터버스반전 동작을 수행하여 래치데이터(PLD<1:M>)로부터 정렬데이터(AD<1:M>)를 생성할 수 있다. 리피터(700)는 라이트데이터제어신호(WTDBI)가 입력 되지 않고 동작제어신호(DM)가 인에이블되는 경우 래치데이터(PLD<1:M>)를 반전 버퍼링하여 정렬데이터(AD<1:M>)를 생성할 수 있다. 리피터(700)는 라이트데이터제어신호(WTDBI)가 입력 되지 않고 동작제어신호(DM)가 디스에이블되는 경우 래치데이터(PLD<1:M>)를 버퍼링하여 정렬데이터(AD<1:M>)를 생성할 수 있다. 리피터(700)는 라이트데이터제어신호(WTDBI)가 입력 되는 경우 동작제어신호(DM)에 따라 데이터마스킹 동작을 수행하여 래치데이터(PLD<1:M>)로부터 정렬데이터(AD<1:M>)를 생성할 수 있다. 리피터(700)는 라이트데이터제어신호(WTDBI)가 입력 되고 동작제어신호(DM)가 디스에이블되는 경우 래치데이터(PLD<1:M>)를 정렬데이터(AD<1:M>)로 출력할 수 있다. 리피터(700)는 라이트데이터제어신호(WTDBI)가 입력 되고 동작제어신호(DM)가 인에이블되는 경우 래치데이터(PLD<1:M>)를 차단하는 데이터마스킹 동작을 수행할 수 있다.
에러정정회로(800)는 라이트동작 시 정렬데이터(AD<1:M>)의 에러를 감지하고, 에러정보를 포함하는 패러티(PRT<1:N>)를 생성할 수 있다. 에러정정회로(800)는 마스크드라이트동작 중 내부리드동작 시 메모리셀어레이(900)에서 출력되는 패러티(PRT<1:N>)에 따라 정렬데이터(AD<1:M>)의 에러정정할 수 있다. 에러정정회로(800)는 마스크드라이트동작 중 라이트동작 시 정렬데이터(AD<1:M>)의 에러를 감지하고, 에러정보를 포함하는 패러티(PRT<1:N>)를 생성할 수 있다.
메모리셀어레이(900)는 라이트동작 시 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(900)는 라이트커맨드(WT)가 생성되는 경우 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(900)는 마스크드라이트동작 시 저장된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 출력한 이후 에러가 정정된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(900)는 마스크드라이트커맨드(MWT)가 생성되는 경우 내부리드동작 시 저장된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 출력할 수 있다. 메모리셀어레이(900)는 마스크드라이트커맨드(MWT)가 생성되는 경우 라이트동작 시 에러가 정정된 정렬데이터(AD<1:M>) 및 패러티(PRT<1:N>)를 저장할 수 있다. 메모리셀어레이(900)는 정렬데이터(AD<1:M>)를 저장하는 영역과 패러티(PRT<1:N>)를 저장하는 영역을 각각 포함할 수 있다.
제2 반도체장치(4)는 라이트동작 시 라이트데이터제어신호(WTDBI)가 입력되지 않는 경우 데이터반전제어신호(DBI)에 따라 데이터(D<1:M>)의 데이터버스반전 동작을 수행할 수 있다. 제2 반도체장치(4)는 마스크드라이트동작 시 라이트데이터제어신호(WTDBI)가 입력되는 경우 데이터(D<1:M>)에 대한 설정 로직레벨 개수를 감지하고, 감지결과에 따라 데이터(D<1:M>)의 데이터마스킹 동작을 수행할 수 있다.
도 10을 참고하면 동작제어회로(500)는 데이터감지회로(530) 및 동작제어신호출력회로(540)를 포함할 수 있다.
데이터감지회로(530)는 라이트데이터제어신호(WTDBI)에 따라 내부데이터(ID<1:M>)의 로직레벨을 감지하여 감지신호(DET)를 생성할 수 있다. 데이터감지회로(530)는 라이트데이터제어신호(WTDBI)가 인에이블되는 경우 내부데이터(ID<1:M>)에 포함된 로직로우레벨의 개수를 감지하여 감지신호(DET)를 생성할 수 있다. 데이터감지회로(530)는 라이트데이터제어신호(WTDBI)가 인에이블되고 내부데이터(ID<1:M>)에 포함된 로직로우레벨의 개수가 적어도 2개인 경우 인에이블되는 감지신호(DET)를 생성할 수 있다.
동작제어신호출력회로(540)는 라이트데이터제어신호(WTDBI)가 입력 되지 않는 경우 데이터반전제어신호(DBI)로부터 동작제어신호(DM)를 생성할 수 있다. 동작제어신호출력회로(540)는 라이트데이터제어신호(WTDBI)가 입력 되고 플래그신호(MWTF)가 인에이블되는 경우 감지신호(DET)를 버퍼링하여 동작제어신호(DM)로 출력할 수 있다. 동작제어신호출력회로(540)는 감지신호(DET)를 지연하여 동작제어신호(DM)를 생성할 수 있다. 감지신호(DET)를 지연하는 지연량은 실시예에 따라 다양하게 설정될 수 있다.
도 11을 참고하면 데이터감지회로(530)는 반전회로(531), 제1 판별회로(532), 제2 판별회로(533), 제3 판별회로(534), 제4 판별회로(535), 제5 판별회로(536), 제6 판별회로(537) 및 감지신호생성회로(538)를 포함할 수 있다.
반전회로(531)는 라이트데이터제어신호(WTDBI)를 반전 버퍼링하여 반전라이트데이터제어신호(WTDBIB)를 생성할 수 있다.
제1 판별회로(532)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되는 경우 제1 내부데이터(ID<1>)를 반전 버퍼링하여 제1 반전내부데이터(IDB<1>)를 생성할 수 있다. 제1 판별회로(532)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제1 반전내부데이터(IDB<1>)에 관계없이 로직로우레벨의 제1 레프트업신호(LU1)를 생성할 수 있다. 제1 판별회로(532)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제1 반전내부데이터(IDB<1>)를 버퍼링하여 제1 레프트다운신호(LD<1>)를 생성할 수 있다. 제1 판별회로(532)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되고 제1 반전내부데이터(IDB<1>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 레프트다운신호(LD<1>)를 생성할 수 있다.
제2 판별회로(533)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되는 경우 제2 내부데이터(ID<2>)를 반전 버퍼링하여 제2 반전내부데이터(IDB<2>)를 생성할 수 있다. 제2 판별회로(533)는 제1 레프트다운신호(LD<1>)가 로직로우레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)에 관계없이 로직로우레벨의 레프트업플래그(LUF)를 생성할 수 있다. 제2 판별회로(533)는 제1 레프트다운신호(LD<1>)가 로직로우레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)를 버퍼링하여 레프트다운플래그(LDF)를 생성할 수 있다. 제2 판별회로(533)는 제1 레프트다운신호(LD<1>)가 로직하이레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)를 버퍼링하여 레프트업플래그(LUF)를 생성할 수 있다. 제2 판별회로(533)는 제1 레프트다운신호(LD<1>)가 로직하이레벨로 생성되는 경우 제2 반전내부데이터(IDB<2>)에 관계없이 로직하이레벨로 인에이블되는 레프트다운플래그(LDF)를 생성할 수 있다.
제3 판별회로(534)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되는 경우 제3 내부데이터(ID<3>)를 반전 버퍼링하여 제3 반전내부데이터(IDB<3>)를 생성할 수 있다. 제3 판별회로(534)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제3 반전내부데이터(IDB<3>)에 관계없이 로직로우레벨의 제1 라이트업신호(RU1)를 생성할 수 있다. 제3 판별회로(534)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되는 경우 제3 반전내부데이터(IDB<3>)를 버퍼링하여 제1 라이트다운신호(RD<1>)를 생성할 수 있다. 제3 판별회로(534)는 반전라이트데이터제어신호(WTDBIB)가 로직로우레벨로 생성되고 제3 반전내부데이터(IDB<3>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 라이트다운신호(RD<1>)를 생성할 수 있다.
제4 판별회로(535)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되는 경우 제4 내부데이터(ID<4>)를 반전 버퍼링하여 제4 반전내부데이터(IDB<4>)를 생성할 수 있다. 제4 판별회로(535)는 제1 라이트다운신호(RD<1>)가 로직로우레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)에 관계없이 로직로우레벨의 제2 라이트업신호(RU<2>)를 생성할 수 있다. 제4 판별회로(535)는 제1 라이트다운신호(RD<1>)가 로직로우레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)를 버퍼링하여 제2 라이트다운신호(RD<2>)를 생성할 수 있다. 제4 판별회로(535)는 제1 라이트다운신호(RD<1>)가 로직하이레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)를 버퍼링하여 제2 라이트업신호(RU<2>)를 생성할 수 있다. 제4 판별회로(535)는 제1 라이트다운신호(RD<1>)가 로직하이레벨로 생성되는 경우 제4 반전내부데이터(IDB<4>)에 관계없이 로직하이레벨로 인에이블되는 제2 라이트다운신호(RD<2>)를 생성할 수 있다.
제5 판별회로(536)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되는 경우 제5 내부데이터(ID<5>)를 반전 버퍼링하여 제5 반전내부데이터(IDB<5>)를 생성할 수 있다. 제5 판별회로(536)는 제2 라이트다운신호(RD<2>)가 로직로우레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)에 관계없이 로직로우레벨의 제3 라이트업신호(RU<3>)를 생성할 수 있다. 제5 판별회로(536)는 제2 라이트다운신호(RD<2>)가 로직로우레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)를 버퍼링하여 제3 라이트다운신호(RD<3>)를 생성할 수 있다. 제5 판별회로(536)는 제2 라이트다운신호(RD<2>)가 로직하이레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)를 버퍼링하여 제3 라이트업신호(RU<3>)를 생성할 수 있다. 제5 판별회로(536)는 제2 라이트다운신호(RD<2>)가 로직하이레벨로 생성되는 경우 제5 반전내부데이터(IDB<5>)에 관계없이 로직하이레벨로 인에이블되는 제3 라이트다운신호(RD<3>)를 생성할 수 있다.
제6 판별회로(537)는 라이트데이터제어신호(WTDBI)가 로직하이레벨로 인에이블되는 경우 제6 내부데이터(ID<6>)를 반전 버퍼링하여 제6 반전내부데이터(IDB<6>)를 생성할 수 있다. 제6 판별회로(537)는 제3 라이트다운신호(RD<3>)가 로직로우레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)에 관계없이 로직로우레벨의 라이트업플래그(RUF)를 생성할 수 있다. 제6 판별회로(537)는 제3 라이트다운신호(RD<3>)가 로직로우레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)를 버퍼링하여 라이트다운플래그(RDF)를 생성할 수 있다. 제6 판별회로(537)는 제3 라이트다운신호(RD<3>)가 로직하이레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)를 버퍼링하여 라이트업플래그(RUF)를 생성할 수 있다. 제6 판별회로(537)는 제3 라이트다운신호(RD<3>)가 로직하이레벨로 생성되는 경우 제6 반전내부데이터(IDB<6>)에 관계없이 로직하이레벨로 인에이블되는 라이트다운플래그(RDF)를 생성할 수 있다.
감지신호생성회로(538)는 레프트업플래그(LUF) 및 라이트업플래그(RUF) 중 어느 하나가 로직하이레벨인 경우 로직로우레벨로 디스에이블되는 감지신호(DET)를 생성할 수 있다. 감지신호생성회로(538)는 레프트다운플래그(LDF) 및 라이트다운플래그(RDF)R가 모두 로직하이레벨인 경우 로직로우레벨로 디스에이블되는 감지신호(DET)를 생성할 수 있다. 감지신호생성회로(538)는 레프트업플래그(LUF) 및 라이트업플래그(RUF)가 모두 로직로우레벨이고 레프트다운플래그(LDF) 및 라이트다운플래그(RDF) 중 어느 하나가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 감지신호(DET)를 생성할 수 있다.
데이터감지회로(530)는 제1 내지 제6 내부데이터(ID<1:6>) 중 로직로우레벨의 개수가 2개 이상인 경우 로직로우레벨로 디스에이블되는 감지신호(DET)를 생성할 수 있다. 데이터감지회로(530)는 제1 내지 제6 내부데이터(ID<1:6>) 중 로직하이레벨의 개수가 1개 이하인 경우 로직하이레벨로 인에이블되는 감지신호(DET)를 생성할 수 있다. 데이터감지회로(530)는 제1 내지 제6 내부데이터(ID<1:6>)의 로직레벨을 감지하도록 구현되어 있지만 다양한 비트의 내부데이터의 로직레벨을 감지하도록 구현될 수 있다.
도 12를 참고하면 동작제어신호출력회로(540)는 제1 신호전달회로(541), 제2 신호전달회로(542) 및 논리회로(543)를 포함할 수 있다.
제1 신호전달회로(541)는 인버터들(IV81,IV82,IV83,IV84) 및 낸드게이트(NAND81)를 포함할 수 있다. 제1 신호전달회로(541)는 라이트데이터제어신호(WTDBI)의 로직레벨에 따라 데이터반전제어신호로(DBI)로부터 전달신호(TS)를 생성할 수 있다. 제1 신호전달회로(541)는 라이트데이터제어신호(WTDBI)가 로직로우레벨로 디스에이블되는 경우 데이터반전제어신호(DBI)를 반전 버퍼링하여 전달신호(TS)로 출력할 수 있다.
제2 신호전달회로(542)는 앤드게이트(AND81), 인버터들(IV85,IV86,IV87,IV88) 및 낸드게이트(NAND82)를 포함할 수 있다. 제2 신호전달회로(542)는 라이트데이터제어신호(WTDBI) 및 플래그신호(MWTF)의 로직레벨에 따라 감지신호(DET)로부터 전달신호(TS)를 생성할 수 있다. 제2 신호전달회로(542)는 라이트데이터제어신호(WTDBI) 및 플래그신호(MWTF)가 로직하이레벨로 인에이블되는 경우 감지신호(DET)를 반전 버퍼링하여 전달신호(TS)로 출력할 수 있다.
논리회로(543)는 노어게이트(NOR81)를 포함할 수 있다. 논리회로(533)는 전달신호(TS)를 반전 버퍼링하여 동작제어신호(DM)로 출력할 수 있다.
도 13을 참고하면 리피터(700)는 제1 데이터출력회로(730) 및 제2 데이터출력회로(740)를 포함할 수 있다.
제1 데이터출력회로(730)는 동작제어신호(DM)의 로직레벨에 따라 데이터버스반전 동작을 수행하여 래치데이터(PLD<1:M>)로부터 정렬데이터(AD<1:M>)를 생성할 수 있다. 제1 데이터출력회로(730)는 동작제어신호(DM)의 로직레벨에 따라 래치데이터(PLD<1:M>)를 반전하거나 비 반전하여 정렬데이터(AD<1:M>)로 출력할 수 있다.
제2 데이터출력회로(740)는 동작제어신호(DM) 및 라이트인에이블신호(WEN)에 따라 데이터마스킹 동작을 수행하여 래치데이터(PLD<1:M>)로부터 정렬데이터(AD<1:M>)를 생성할 수 있다. 제2 데이터출력회로(740)는 동작제어신호(DM) 및 라이트인에이블신호(WEN)에 따라 래치데이터(PLD<1:M>)를 정렬데이터(AD<1:M>)로 출력하거나 래치데이터(PLD<1:M>)의 입력을 차단할 수 있다.
도 14를 참고하면 제1 데이터출력회로(730)는 인버터들(IV91,IV92,IV93,IV94,IV95)과 전달게이트(T91)를 포함할 수 있다.
제1 데이터출력회로(730)는 동작제어신호(DM)가 로직하이레벨인 경우 전달게이트(T91)가 턴오프되고, 인버터(IV94)가 턴온되어 인버터들(IV93,IV94,IV95)를 통해 래치데이터(PLD<1:M>)를 반전 버퍼링하여 정렬데이터(AD<1:M>)를 생성할 수 있다.
제1 데이터출력회로(730)는 동작제어신호(DM)가 로직로우레벨인 경우 전달게이트(T91)가 턴온되고, 인버터(IV94)가 턴오프되어 인버터들(IV93,IV95)과 전달게이트(T91)를 통해 래치데이터(PLD<1:M>)를 버퍼링하여 정렬데이터(AD<1:M>)를 생성할 수 있다.
제1 데이터출력회로(730)는 하나의 회로로 구현된 것으로 도시하였지만 래치데이터(PLD<1:M>)에 포함된 비트수(M)만큼 별도의 회로로 구현될 수 있다.
도 15를 참고하면 제2 데이터출력회로(740)는 제어신호생성회로(741) 및 버퍼회로(742)를 포함할 수 있다.
제어신호생성회로(741)는 인버터들(IV96,IV97)과 낸드게이트(NAND91)를 포함할 수 있다.
제어신호생성회로(741)는 라이트인에이블신호(WEN)가 인에이블되는 구간 동안 동작제어신호(DM)의 로직레벨에 따라 제어신호(CON)를 생성할 수 있다. 제어신호생성회로(741)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 구간 동안 동작제어신호(DM)가 로직로우레벨인 경우 로직하이레벨의 제어신호(CON)를 생성할 수 있다. 제어신호생성회로(741)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 구간 동안 동작제어신호(DM)가 로직하이레벨인 경우 로직로우레벨의 제어신호(CON)를 생성할 수 있다. 라이트인에이블신호(WEN)는 마스크드라이트동작 구간 동안 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
버퍼회로(742)는 인버터(IV98), 낸드게이트(NAND92), 노어게이트(NOR91), PMOS 트랜지스터(P91) 및 NMOS 트랜지스터(N91)를 포함할 수 있다. 버퍼회로(742)는 제어신호(CON)의 로직레벨에 따라 래치데이터(PLD<1:M>)로부터 정렬데이터(AD<1:M>)를 생성할 수 있다. 버퍼회로(742)는 제어신호(CON)가 로직하이레벨인 경우 래치데이터(PLD<1:M>)를 버퍼링하여 정렬데이터(AD<1:M>)를 생성할 수 있다. 버퍼회로(742)는 제어신호(CON)가 로직로우레벨인 경우 래치데이터(PLD<1:M>)의 입력을 차단할 수 있다.
제2 데이터출력회로(740)는 하나의 회로로 구현된 것으로 도시하였지만 래치데이터(PLD<1:M>)에 포함된 비트수(M)만큼 별도의 회로로 구현될 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 라이트동작 시 데이터반전제어신호에 의해 데이터버스반전 동작을 수행할 수 있다. 반도체시스템은 라이트동작 시 데이터의 설정 로직레벨을 감지하는 설정구간 이후 플래그신호를 디스에이블시켜 데이터마스킹 동작을 차단할 수 있다. 반도체시스템은 마스크드라이트동작 시 데이터의 설정 로직레벨을 감지하고, 감지결과에 따라 데이터마스킹 동작을 수행할 수 있다. 따라서, 반도체시스템은 마스크드라이트동작에서만 데이터마스킹동작을 수행함으로써 라이트동작 시 데이터마스킹된 데이터로부터 패러티를 생성하지 않아 라이트동작의 오류를 방지할 수 있다.
앞서, 도 1 내지 도 15에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 16을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1) 및 도 9에 도시된 제1 반도체장치(3)를 포함할 수 있다. 도 16에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 도 1에 도시된 제2 반도체장치(2) 및 도 9에 도시된 제2 반도체장치(4)를 포함할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
제1 실시예
1. 제1 반도체장치 2. 제2 반도체장치
10. 커맨드디코더 20. 파이프제어회로
30. 데이터입력회로 40. 플래그신호생성회로
41. 시프트레지스터 42. 플래그신호출력회로
50. 동작제어회로 51. 데이터감지회로
52. 동작제어신호출력회로 60. 파이프회로
61. 내부데이터입력회로 62. 래치회로
63. 래치데이터출력회로 70. 리피터
71. 제1 데이터출력회로 72. 제2 제이터출력회로
80. 에러정정회로 90. 메모리셀어레이
제2 실시예
3. 제1 반도체장치 4. 제2 반도체장치
100. 커맨드디코더 200. 파이프제어회로
300. 데이터입력회로 400. 플래그신호생성회로
500. 동작제어회로 510. 데이터감지회로
530. 동작제어신호출력회로 531. 제1 신호전달회로
532. 제2 신호전달회로 533. 논리회로
600. 파이프회로 700. 리피터
730. 제1 데이터출력회로 740. 제2 제이터출력회로
800. 에러정정회로 900. 메모리셀어레이

Claims (20)

  1. 마스크드라이트커맨드를 설정구간만큼 시프팅하여 플래그신호를 생성하는 플래그신호생성회로; 및
    라이트데이터제어신호가 입력 되고 상기 플래그신호가 인에이블되는 경우 내부데이터의 로직레벨에 따라 상기 내부데이터에 대한 데이터마스킹 동작을 수행하기 위한 동작제어신호를 생성하는 동작제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 마스크드라이트커맨드는 내부리드동작 및 라이트동작을 연속으로 수행하기 위한 마스크드라이트동작을 수행하기 위해 입력되는 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 라이트데이터제어신호는 라이트동작 및 마스크드라이트동작 중 데이터버스반전 동작을 수행하기 위해 외부로부터 입력되는 신호인 반도체장치.
  4. 제 1 항에 있어서, 상기 마스크드라이트커맨드를 시프팅하는 상기 설정구간은 상기 내부데이터에 대한 설정 로직레벨 개수를 감지하기 위한 동작시간으로 설정되는 반도체장치.
  5. 제 1 항에 있어서, 상기 설정 로직레벨은 로직로우레벨로 설정되는 반도체장치.
  6. 제 1 항에 있어서, 상기 동작제어신호는 상기 내부데이터에 포함된 다수의 비트 중 설정 로직레벨의 비트수가 기 설정된 개수 이상인 경우 인에이블되는 신호인 반도체장치.
  7. 제 1 항에 있어서, 상기 플래그신호생성회로는
    라이트커맨드 및 상기 마스크드라이트커맨드가 입력되는 경우 발생하는 펄스를 포함하는 내부펄스신호를 생성하는 펄스생성회로;
    상기 내부펄스신호를 시프팅하여 라이트펄스신호를 생성하는 시프트레지스터; 및
    상기 라이트펄스신호가 입력되는 시점에 상기 마스크드라이트커맨드를 래치하여 상기 플래그신호를 생성하되, 상기 플래그신호를 상기 설정구간만큼 시프팅하여 출력하는 플래그신호출력회로를 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 동작제어회로는
    상기 라이트데이터제어신호 및 상기 플래그신호가 인에이블되고 상기 내부데이터에 포함된 상기 설정 로직레벨 개수가 기 설정개수 이상인 경우 인에이블되는 감지신호를 생성하는 데이터감지회로; 및
    상기 감지신호를 버퍼링하여 상기 동작제어신호로 출력하는 동작제어신호출력회로를 포함하는 반도체장치.
  9. 제 1 항에 있어서,
    파이프입력제어신호가 입력 되는 경우 상기 내부데이터를 래치하고, 파이프출력제어신호가 입력 되는 경우 래치된 상기 내부데이터를 래치데이터로 출력하는 파이프회로; 및
    상기 동작제어신호에 따라 상기 래치데이터를 정렬데이터로 출력하거나, 상기 래치데이터의 입력을 차단하는 리피터를 더 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 리피터는
    라이트인에이블신호가 입력 되는 구간 동안 상기 동작제어신호가 인에이블되는 경우 인에이블되는 제어신호를 생성하는 제어신호생성회로; 및
    상기 제어신호가 인에이블되는 경우 상기 래치데이터를 버퍼링하여 상기 정렬데이터로 출력하고, 상기 제어신호가 디스에이블되는 경우 상기 래치데이터의 입력을 차단하는 버퍼회로를 포함하는 반도체장치.
  11. 라이트커맨드 및 마스크드라이트커맨드를 설정구간만큼 시프팅하여 플래그신호를 생성하는 플래그신호생성회로;
    라이트데이터제어신호 및 상기 플래그신호의 로직레벨에 따라 데이터반전제어신호로부터 동작제어신호를 생성하거나, 내부데이터에 대한 설정 로직레벨 개수를 감지하여 상기 동작제어신호를 생성하는 동작제어회로; 및
    상기 동작제어신호에 따라 상기 내부데이터로부터 생성되는 래치데이터에 대한 데이터버스반전 동작을 수행하여 정렬데이터를 생성하거나, 상기 동작제어신호에 따라 상기 래치데이터에 대한 데이터마스킹 동작을 수행하여 상기 정렬데이터를 생성하는 리피터를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 데이터버스반전 동작은 상기 래치데이터에 포함된 비트들의 로직레벨을 반전하기 위한 동작이고, 상기 데이터마스킹 동작은 상기 래치데이터의 입력을 차단하기 위한 동작인 반도체장치.
  13. 제 11 항에 있어서, 상기 마스크드라이트커맨드를 시프팅하는 상기 설정구간은 상기 내부데이터에 대한 상기 설정 로직레벨 개수를 감지하기 위한 동작시간으로 설정되는 반도체장치.
  14. 제 11 항에 있어서, 상기 설정 로직레벨은 로직로우레벨로 설정되는 반도체장치.
  15. 제 11 항에 있어서, 상기 동작제어신호는 상기 데이터반전제어신호로부터 생성되거나, 상기 다수의 내부데이터에 대한 상기 설정 로직레벨 개수가 기 설정된 개수 이상인 경우 인에이블되는 신호인 반도체장치.
  16. 제 11 항에 있어서, 상기 플래그신호생성회로는
    상기 라이트커맨드 및 상기 마스크드라이트커맨드가 입력되는 경우 발생하는 펄스를 포함하는 내부펄스신호를 생성하는 펄스생성회로;
    상기 내부펄스신호를 시프팅하여 라이트펄스신호를 생성하는 시프트레지스터; 및
    상기 라이트펄스신호가 입력되는 시점에 상기 마스크드라이트커맨드를 래치하여 상기 플래그신호를 생성하되, 상기 플래그신호를 상기 설정구간만큼 시프팅하여 출력하는 플래그신호출력회로를 포함하는 반도체장치.
  17. 제 11 항에 있어서, 상기 동작제어회로는
    상기 라이트데이터제어신호가 입력 되고 상기 내부데이터에 포함된 설정 로직레벨 개수가 기 설정개수 이상인 경우 인에이블되는 감지신호를 생성하는 데이터감지회로; 및
    상기 라이트데이터제어신호가 디스에이블되는 경우 상기 데이터반전제어신호로부터 상기 동작제어신호를 생성하고, 상기 라이트데이터제어신호가 인에이블되는 경우 상기 플래그신호 및 상기 감지신호로부터 상기 동작제어신호를 생성하는 동작제어신호출력회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 동작제어신호출력회로는
    상기 라이트데이터제어신호가 디스에이블되는 경우 상기 데이터반전제어신호로를 반전 버퍼링하여 전달신호로 출력하는 제1 신호전달회로;
    상기 라이트데이터제어신호가 인에이블되고 상기 플래그신호가 인에이블되는 경우 상기 감지신호를 반전 버퍼링하여 상기 전달신호로 출력하는 제2 신호전달회로; 및
    상기 전달신호를 반전 버퍼링하여 상기 동작제어신호로 출력하는 논리회로를 포함하는 반도체장치.
  19. 제 11 항에 있어서, 상기 리피터는
    상기 동작제어신호의 로직레벨에 따라 상기 래치데이터를 반전하거나 비 반전하여 상기 정렬데이터로 출력하는 제1 데이터출력회로; 및
    상기 동작제어신호에 로직레벨에 따라 상기 래치데이터를 상기 정렬데이터로 출력하거나, 상기 래치데이터의 입력을 차단하는 제2 데이터출력회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제2 데이터출력회로는
    라이트인에이블신호가 입력 되는 구간 동안 상기 동작제어신호가 인에이블되는 경우 인에이블되는 제어신호를 생성하는 제어신호생성회로; 및
    상기 제어신호가 인에이블되는 경우 상기 래치데이터를 버퍼링하여 상기 정렬데이터로 출력하고, 상기 제어신호가 디스에이블되는 경우 상기 래치데이터의 입력을 차단하는 버퍼회로를 포함하는 반도체장치.
KR1020180126219A 2018-10-22 2018-10-22 반도체장치 및 반도체시스템 KR102653529B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180126219A KR102653529B1 (ko) 2018-10-22 2018-10-22 반도체장치 및 반도체시스템
TW108107053A TWI801510B (zh) 2018-10-22 2019-03-04 半導體裝置以及包括該半導體裝置的半導體系統
US16/363,438 US10720190B2 (en) 2018-10-22 2019-03-25 Semiconductor devices and semiconductor systems including the same
CN201910506906.3A CN111081292B (zh) 2018-10-22 2019-06-12 半导体器件以及包括其的半导体系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180126219A KR102653529B1 (ko) 2018-10-22 2018-10-22 반도체장치 및 반도체시스템

Publications (2)

Publication Number Publication Date
KR20200045319A true KR20200045319A (ko) 2020-05-04
KR102653529B1 KR102653529B1 (ko) 2024-04-02

Family

ID=70279648

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180126219A KR102653529B1 (ko) 2018-10-22 2018-10-22 반도체장치 및 반도체시스템

Country Status (4)

Country Link
US (1) US10720190B2 (ko)
KR (1) KR102653529B1 (ko)
CN (1) CN111081292B (ko)
TW (1) TWI801510B (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010070067A (ko) * 1999-09-10 2001-07-25 다니구찌 이찌로오, 기타오카 다카시 소비 전력을 저감할 수 있는 반도체 장치
US20090021995A1 (en) * 2007-07-19 2009-01-22 Jong-Hoon Oh Early Write Method and Apparatus
US20130061006A1 (en) * 2011-09-01 2013-03-07 Elpida Memory, Inc. Data mask encoding in data bit inversion scheme
US20150302907A1 (en) * 2014-04-16 2015-10-22 Micron Technology, Inc. Apparatuses and methods for implementing masked write commands
US10026463B1 (en) * 2017-03-15 2018-07-17 SK Hynix Inc. Semiconductor device and method of operation

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400824B2 (ja) * 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
KR100510491B1 (ko) * 2002-10-07 2005-08-26 삼성전자주식회사 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법
JP2006351108A (ja) * 2005-06-16 2006-12-28 Oki Electric Ind Co Ltd 半導体記憶装置
KR100605607B1 (ko) * 2005-06-30 2006-08-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR100815176B1 (ko) * 2005-09-28 2008-03-19 주식회사 하이닉스반도체 멀티포트 메모리 장치
KR100800382B1 (ko) * 2006-08-17 2008-02-01 삼성전자주식회사 반도체 메모리 장치에서의 신호제어방법 및 그에 따른컬럼선택라인 인에이블 신호 발생회로
KR100880836B1 (ko) * 2007-06-26 2009-02-02 주식회사 하이닉스반도체 반도체 메모리장치
KR101198139B1 (ko) * 2010-11-23 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 프리차지 신호 발생 회로
US20140331006A1 (en) * 2013-05-06 2014-11-06 Samsung Electronics Co., Ltd. Semiconductor memory devices
US9164834B2 (en) * 2013-05-06 2015-10-20 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems including the same and method of writing data in the same
KR102129968B1 (ko) 2013-11-29 2020-07-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 입출력 제어 회로
KR102166524B1 (ko) * 2014-01-06 2020-10-15 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20160076889A (ko) * 2014-12-23 2016-07-01 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102398541B1 (ko) * 2015-09-17 2022-05-17 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20170112630A (ko) * 2016-04-01 2017-10-12 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102427896B1 (ko) * 2018-03-12 2022-08-03 에스케이하이닉스 주식회사 반도체장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010070067A (ko) * 1999-09-10 2001-07-25 다니구찌 이찌로오, 기타오카 다카시 소비 전력을 저감할 수 있는 반도체 장치
US20090021995A1 (en) * 2007-07-19 2009-01-22 Jong-Hoon Oh Early Write Method and Apparatus
US20130061006A1 (en) * 2011-09-01 2013-03-07 Elpida Memory, Inc. Data mask encoding in data bit inversion scheme
US20150302907A1 (en) * 2014-04-16 2015-10-22 Micron Technology, Inc. Apparatuses and methods for implementing masked write commands
US10026463B1 (en) * 2017-03-15 2018-07-17 SK Hynix Inc. Semiconductor device and method of operation
KR20180105531A (ko) * 2017-03-15 2018-09-28 에스케이하이닉스 주식회사 반도체장치

Also Published As

Publication number Publication date
TW202016931A (zh) 2020-05-01
TWI801510B (zh) 2023-05-11
CN111081292A (zh) 2020-04-28
US10720190B2 (en) 2020-07-21
US20200126600A1 (en) 2020-04-23
CN111081292B (zh) 2023-08-11
KR102653529B1 (ko) 2024-04-02

Similar Documents

Publication Publication Date Title
CN108305654B (zh) 半导体器件
US9613666B1 (en) Semiconductor devices and semiconductor systems including the same
CN110265073B (zh) 半导体器件
KR20180119072A (ko) 반도체장치
KR102576766B1 (ko) 반도체장치
KR20180106491A (ko) 반도체장치
KR20180080581A (ko) 반도체장치
US10381066B2 (en) Semiconductor memory device with burst mode
US10366730B2 (en) Semiconductor devices and semiconductor systems including the same
KR102653529B1 (ko) 반도체장치 및 반도체시스템
US10891995B2 (en) Command generation method and semiconductor device related to the command generation method
US10636460B2 (en) Semiconductor system including mode register control circuit
KR20180086817A (ko) 반도체장치
CN106611609B (zh) 半导体器件和半导体系统
KR20200106733A (ko) 반도체장치 및 반도체시스템
KR20200056732A (ko) 반도체장치 및 반도체시스템
KR102697485B1 (ko) 반도체장치
KR102638791B1 (ko) 반도체장치 및 반도체시스템
KR20170096079A (ko) 반도체장치 및 반도체시스템
KR20200058085A (ko) 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant