TWI739961B - 半導體裝置 - Google Patents

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金庚煥
李東郁
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韓商愛思開海力士有限公司
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Abstract

一種半導體裝置包括：第一模式信號生成電路，其適用於回應於命令來生成第一模式信號，在第一時段比第二時段更長的情況下，第一模式信號被致能，其中第一時段取決於第一MOS電晶體的電流特性，第二時段取決於第一被動元件；以及第二模式信號生成電路，其適用於回應於命令來生成第二模式信號，在第三時段比第四時段更長的情況下，第二模式信號被致能，其中第三時段取決於第二被動元件，第四時段取決於第二MOS電晶體的電流特性。

Description

半導體裝置
本發明主張的優先權為在2017年3月20日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2017-0034873，在此併入其全部內容。
本發明總體而言關於一種半導體裝置，更具體而言，關於一種能夠增強操作裕度和降低功耗的半導體裝置。
基於裝置電流的MOS電晶體的效能特性可以分類為典型狀態、慢狀態和快狀態。典型狀態表示基於裝置電流，電晶體落入效能特性範圍內的典型組別中，製造商通常期望電晶體為典型狀態以滿足半導體裝置的效能要求。慢狀態表示與屬於典型組別的電晶體相比，電晶體具有較差的電流特性(即，電晶體落入具有較低裝置電流的組別)。快狀態表示與屬於典型組別的電晶體相比，電晶體具有較好的電流特性(即，電晶體落入具有較大的裝置電流的組別)。電晶體的工作電流特性(或效能特性)的這種差異可能是由例如製作程序變化引起的。眾所周知，電晶體的電流特性可以因每個閘電介質層的厚度、寬度/長度、薄層電阻和閾值電壓的變化而改變。作為參考，在本說明書中，偏斜可以指示電晶體的特性因製作程序變化等的影響而引起的變化。
各種實施例關於生成模式信號的半導體裝置，所述模式信號包括關於裝置上的MOS電晶體的電流特性的資訊。
在根據本發明的實施例中，一種用於確定半導體裝置的操作特性的方法可以包括：在裝置上形成互連的元件網路，其中元件包括MOS電晶體和被動元件，並且生成模式信號作為網路的輸出，其中模式信號提供MOS電晶體的操作特性的直接指示。
在一個實施例中，半導體裝置可以包括：第一模式信號生成電路，其適用於回應於命令來生成第一模式信號，在第一時段比第二時段更長的情況下，第一模式信號被致能，其中第一時段取決於第一MOS電晶體的電流特性，第二時段取決於第一被動元件；以及第二模式信號生成電路，其適用於回應於所述命令來生成第二模式信號，在第三時段比第四時段更長的情況下，所述第二模式信號被致能，其中第三時段取決於第二被動元件，第四時段取決於第二MOS電晶體的電流特性。
在一個實施例中，一種半導體裝置可以包括：第一時段信號生成電路，其適用於生成第一時段信號，在從命令生成的時間點到經過了取決於第一MOS電晶體之電流特性的第一時段的時間點的時段內，所述第一時段信號被致能；第一時段信號延遲電路，其適用於透過將第一時段信號延遲取決於第一被動元件的第二時段，來生成第一延遲時段信號；以及第一重疊時段檢測電路，其適用於響應於第一時段信號和第一延遲時段信號來生成第一模式信號。
在一個實施例中，一種用於確定半導體裝置的操作特性的方法包括：在裝置上形成元件的互連網路，其中元件包括MOS電晶體和被動元件，並且生成模式信號作為網路的輸出。所述模式信號提供了MOS電晶體的操作特性的直接指示。
根據實施例，透過生成關於MOS電晶體的電流特性的資訊，可以提高電路效能，可以校正操作裕度的不足，並且可以減少電流消耗。
1:第一模式信號生成電路
2:第二模式信號生成電路
3:第三模式信號生成電路
11:第一開始脈衝生成電路
12:第一結束脈衝生成電路
13:第一時段信號生成電路
14:第一時段信號延遲電路
15:第一重疊時段檢測電路
21:第二開始脈衝生成電路
22:第二結束脈衝生成電路
23:第二時段信號生成電路
24:第二時段信號延遲電路
25:第二重疊時段檢測電路
111:第一命令緩衝器
112:第一脈衝輸出
151:第一檢測信號生成電路
152:第一模式信號輸出電路
211:第二命令緩衝器
212:第二脈衝輸出
251:第二檢測信號生成電路
252:第二模式信號輸出電路
1000:電子系統
1001:資料記憶體
1002:記憶體控制器
1003:緩衝記憶體
1004:輸入/輸出介面
C11、C12、C13、C14:電容器
C21、C22、C23、C24:電容器
CMD:命令
DET1:第一檢測信號
DET2:第二檢測信號
ENDP1:第一結束脈衝
ENDP2:第二結束脈衝
IV11:反相器
IV21:反相器
MODE1:第一模式信號
MODE2:第二模式信號
MODE3:第三模式信號
N11、N12、N13、N14:NMOS電晶體
N21、N22、N23、N24:NMOS電晶體
NOR11:反或閘
NOR12:反或閘
NOR21:反或閘
NOR22:反或閘
NOR31:反或閘
P11、P12、P13、P14:PMOS電晶體
P21、P22、P23、P24:PMOS電晶體
PD1:第一時段信號
PD2:第二時段信號
PDd1:第一延遲時段信號
PDd2:第二延遲時段信號
R11、R12、R13、R14:電阻器
R21、R22、R23、R24:電阻器
RST:重置信號
STRP1:第一開始脈衝
STRP2:第二開始脈衝
T11、T12、T13:時間點
T21、T22、T23:時間點
td11、td12:時段
td21、td22:時段
透過結合所附附圖，參照以下具體描述，本發明的上述及其它特徵和優點將變得顯而易見，其中：圖1是示出了根據一個實施例的半導體裝置的配置的方塊圖。
圖2是示出了包括在圖1所示的半導體裝置中的第一模式信號生成電路的配置的方塊圖。
圖3是示出了包括在圖2所示的第一模式信號生成電路中的第一開始脈衝生成電路的電路圖。
圖4是示出了包括在圖2所示的第一模式信號生成電路中的第一結束脈衝生成電路的電路圖。
圖5是示出了包括在圖2所示的第一模式信號生成電路中的第一時段信號生成電路的電路圖。
圖6是示出了包括在圖2所示的第一模式信號生成電路中的第一時段信號延遲電路的電路圖。
圖7是示出了包括在圖2所示的第一模式信號生成電路中的第一重疊時段檢測電路的電路圖。
圖8是幫助解釋圖2至圖7所示的第一模式信號生成電路的操作的時序圖。
圖9是示出了包括在圖1所示的半導體裝置中的第二模式信號生成電路的配置的方塊圖。
圖10是示出了包括在圖9所示的第二模式信號生成電路中的第二開始脈衝生成電路的電路圖。
圖11是示出了包括在圖9所示的第二模式信號生成電路中的第二結束脈衝生成電路的電路圖。
圖12是示出了包括在圖9所示的第二模式信號生成電路中的第二時段信號生成電路的電路圖。
圖13是示出了包括在圖9所示的第二模式信號生成電路中的第二時段信號延遲電路的電路圖。
圖14是示出了包括在圖9所示的第二模式信號生成電路中的第二重疊時段檢測電路的電路圖。
圖15是幫助解釋圖9至圖14所示的第二模式信號生成電路的操作的時序圖。
圖16是示出了包括在圖1所示的半導體裝置中的第三模式信號生成電路的電路圖。
圖17是示出了應用了圖1至圖16所示的半導體裝置的電子系統的配置的圖。
在下文中，將參照附圖更詳細地說明根據本發明的實施例。儘管參考本發明的多個示例性實施例來描述本發明，但是應當理解的是，本發明所屬技術領域中具有通常知識者可以設計落入本發明的精神和範圍內的許多其它修改和變化。
如圖1所示，根據一個實施例的半導體裝置可以包括：第一模式信號生成電路1、第二模式信號生成電路2和第三模式信號生成電路3。
第一模式信號生成電路1可以回應於命令CMD來生成第一模式信號MODE1。第一模式信號生成電路1可以透過由命令CMD生成第一時段信號PD1(參見圖5)和第一延遲時段信號PDd1(參見圖6)，來生成第一模式信號MODE1。在從命令CMD生成的時間點起到經過了取決於MOS電晶體的電流特性的延遲時段的時間點的時段內，第一時段信號PD1可以被致能。可以透過將第一時段信號PD1延遲取決於被動元件的延遲時段來生成第一延遲時段信號PDd1。第一模式信號生成電路1可以生成第一模式信號MODE1，所述第一模式信號MODE1從第一時段信號PD1的致能時段與第一延遲時段信號PDd1的致能時段互相重疊的時間點起被致能。第一時段信號PD1的致能時段可以隨著MOS電晶體的電流特性越差(即，以較低的裝置電流)而增加。在第一模式信號MODE1被致能的情況下，確認了MOS電晶體的電流特性的慢狀態。換言之，當MODE1信號被致能時，其用作指示出半導體裝置上的MOS電晶體屬於具有比典型組別中的電晶體更低的裝置電流特性的組別。
第二模式信號生成電路2可以回應於命令CMD來生成第二模式信號MODE2。第二模式信號生成電路2可以透過由命令CMD生成第二時段信號PD2(參見圖12)和第二延遲時段信號PDd2(參見圖13)來生成第二模式信號MODE2。從命令CMD生成的時間點起，在取決於被動元件的時段內，第二時段信號PD2可以被致能。可以透過將第二時段信號PD2延遲取決於裝置上的MOS電晶體的電流特性的延遲時段，來生成第二延遲時段信號PDd2。第二模式信號生成電路2可以生成第二模式信號MODE2，所述第二模式信號MODE2從第二時段信號PD2的致能時段與第二延遲時段信號PDd2的致能時段互相重疊的時間點起被致能。隨著MOS電晶體的電流特性越好(即，MOS電晶體具有比屬 於典型組別的電晶體更高的裝置電流)，第二延遲時段信號PDd2被致能的時間點可以提前。在第二模式信號MODE2被致能的情況下，確認了MOS電晶體的電流特性的快狀態。換言之，當MODE2信號被致能時，其用作指示出半導體裝置上的MOS電晶體屬於具有比典型組別中的電晶體更高的裝置電流特性的組別。
第三模式信號生成電路3可以回應於第一模式信號MODE1和第二模式信號MODE2來生成第三模式信號MODE3。在第一模式信號MODE1和第二模式信號MODE2都被禁能的情況下，第三模式信號生成電路3可以生成第三模式信號MODE3。在第三模式信號MODE3被致能的情況下，確認了MOS電晶體的電流特性的典型狀態。換言之，當MODE3信號被致能時，其用作指示出半導體裝置上的MOS電晶體屬於典型組別。
參見圖2，第一模式信號生成電路1可以包括：第一開始脈衝生成電路11、第一結束脈衝生成電路12、第一時段信號生成電路13、第一時段信號延遲電路14和第一重疊時段檢測電路15。
第一開始脈衝生成電路11可以響應於命令CMD來生成第一開始脈衝STRP1。第一開始脈衝生成電路11可以與命令CMD生成的時間點同步地生成第一開始脈衝STRP1。
第一結束脈衝生成電路12可以回應於命令CMD來生成第一結束脈衝ENDP1。第一結束脈衝生成電路12可以透過利用具有裝置上的MOS電晶體的電流特性的延遲元件來延遲命令CMD，從而生成第一結束脈衝ENDP1。第一結束脈衝生成電路12可以根據MOS電晶體的裝置電流特性，在稍後的時間點生 成第一結束脈衝ENDP1。裝置電流越低，MOS電晶體將執行地越慢，結束脈衝ENDP1發生地也越晚。
第一時段信號生成電路13可以響應於第一開始脈衝STRP1和第一結束脈衝ENDP1來生成第一時段信號PD1。第一時段信號生成電路13可以生成第一時段信號PD1，所述第一時段信號PD1在第一開始脈衝STRP1被生成的情況下被致能。第一時段信號生成電路13可以生成第一時段信號PD1，所述第一時段信號PD1在第一結束脈衝ENDP1被禁能的情況下被禁能。第一時段信號PD1可以在從第一開始脈衝STRP1生成的時間點到第一結束脈衝ENDP1生成的時間點的時段內被致能。
第一時段信號延遲電路14可以透過將第一時段信號PD1延遲預定的延遲時段來生成第一延遲時段信號PDd1。第一時段信號延遲電路14可以包括電阻器(圖未示)和電容器(圖未示)，並且透過將第一時段信號PD1延遲由RC延遲值提供的延遲時段來生成第一延遲時段信號PDd1，所述RC延遲值取決於電阻器的電阻值和電容器的電容值。
第一重疊時段檢測電路15可以響應於第一時段信號PD1和第一延遲時段信號PDd1來生成第一模式信號MODE1。第一重疊時段檢測電路15可以生成第一模式信號MODE1，所述第一模式信號MODE1從第一時段信號PD1的致能時段與第一延遲時段信號PDd1的致能時段互相重疊的時間點起被致能。在第一模式信號MODE1被致能的情況下，確認了MOS電晶體的電流特性的慢狀態。換言之，當半導體裝置中的MOS電晶體具有比典型組別的MOS電晶體更低的裝置電流特性時，生成MODE1信號。
第一模式信號生成電路1可以生成第一模式信號MODE1，其致能時段隨著MOS電晶體的裝置電流特性趨向於甚至更低的裝置電流而增加。由於第一時段信號PD1的致能時段隨著MOS電晶體的電流特性趨向於較低的裝置電流值而增加，所以與較低裝置電流特性相關的慢狀態變得甚至更加明顯，並且第一模式信號MODE1的致能時段可以增加。
參見圖3，第一開始脈衝生成電路11可以包括第一命令緩衝器111和第一脈衝輸出112。第一命令緩衝器111可以反相並延遲命令CMD，並且將輸出信號輸出。第一命令緩衝器111可以由包括奇數個反相器的反相器鏈來實現。第一脈衝輸出112可以回應於命令CMD和第一命令緩衝器111的輸出信號來生成第一開始脈衝STRP1。可以透過提供命令CMD和第一命令緩衝器111的輸出信號作為輸入，並且執行與邏輯功能，來生成第一脈衝輸出112。第一開始脈衝生成電路11可以與命令CMD生成的時間點同步地生成第一開始脈衝STRP1。
參見圖4，第一結束脈衝生成電路12可以透過延遲命令CMD來生成第一結束脈衝ENDP1。第一結束脈衝生成電路12可以由包括偶數個反相器的反相器鏈來實現。包括在第一結束脈衝生成電路12中的反相器的數量可以被設定為比包括在圖3所示的第一命令緩衝器111中的反相器的數量更多。由於包括在第一結束脈衝生成電路12中的反相器具體化為MOS電晶體，因此第一結束脈衝生成電路12可以根據MOS電晶體的電流特性，來控制生成第一結束脈衝ENDP1的時間點。第一結束脈衝生成電路12可以在稍後的時間點生成第一結束脈衝ENDP1，從而反映了MOS電晶體的電流特性較差的事實。如上所述，較差的電流特性指示了比典型值低的裝置電流，因此指示了較慢的裝置操作速度。
參見圖5，第一時段信號生成電路13可以包括反或閘NOR11、反或閘NOR12、以及反相器IV11。在第一開始脈衝STRP1被生成為邏輯高位準的情況下，第一時段信號生成電路13可以生成被致能為邏輯高位準的第一時段信號PD1。在第一結束脈衝ENDP1被生成為邏輯高位準的情況下，第一時段信號生成電路13可以生成被禁能為邏輯低位準的第一時段信號PD1。第一時段信號PD1可以在從第一開始脈衝STRP1生成的時間點到第一結束脈衝ENDP1生成的時間點的時段內被致能為邏輯高位準。
參見圖6，第一時段信號延遲電路14可以包括：PMOS電晶體P11、P12、P13和P14、電阻器R11、R12、R13和R14、NMOS電晶體N11、N12、N13和N14、以及電容器C11、C12、C13和C14。第一時段信號延遲電路14可以透過將第一時段信號PD1延遲預定的延遲時段來生成第一延遲時段信號PDd1。可以根據由電阻器R11、R12、R13和R14的電阻值以及電容器C11、C12、C13和C14的電容值所設定的RC延遲值，來確定第一時段信號延遲電路14的延遲時段。
參見圖7，第一重疊時段檢測電路15可以包括第一檢測信號生成電路151和第一模式信號輸出電路152。
第一檢測信號生成電路151可以響應於第一時段信號PD1和第一延遲時段信號PDd1來生成第一檢測信號DET1。第一檢測信號生成電路151可以透過將第一時段信號PD1和第一延遲時段信號PDd1作為輸入，並且執行與邏輯功能，來生成第一檢測信號DET1。第一檢測信號生成電路151可以生成第一檢測信號DET1，所述第一檢測信號DET1在第一時段信號PD1和第一延遲時段信號PDd1都為邏輯高位準的時段內被致能為邏輯高位準。
第一模式信號輸出電路152可以回應於第一檢測信號DET1和重置信號RST來生成第一模式信號MODE1。在第一檢測信號DET1被致能為邏輯高位準的情況下，第一模式信號輸出電路152可以生成被致能為邏輯高位準的第一模式信號MODE1。在被施加了被致能為邏輯高位準的重置信號RST的情況下，第一模式信號輸出電路152可以生成被禁能為邏輯低位準的第一模式信號MODE1。在從第一檢測信號DET1被致能為邏輯高位準的時間點到重置信號RST被致能為邏輯高位準的時間點的時段內，第一模式信號MODE1可以被致能為邏輯高位準。重置信號RST可以被致能以用於半導體裝置的初始化操作。重置信號RST可以從半導體裝置的外部施加或者在半導體裝置內部生成。
第一重疊時段檢測電路15可以生成第一模式信號MODE1，所述第一模式信號MODE1從第一時段信號PD1的致能時段與第一延遲時段信號PDd1的致能時段互相重疊的時間點起被致能。在第一模式信號MODE1被致能的情況下，確認了MOS電晶體的電流特性的慢狀態。
下面將參照圖8來描述如上所述配置的第一模式信號生成電路1的操作。
與在時間點T11生成的命令CMD同步地生成第一開始脈衝STRP1。根據在時間點T11生成的第一開始脈衝STRP1，第一時段信號PD1致能為邏輯高位準。
在時間點T13，透過利用具有MOS電晶體的電流特性的延遲元件來延遲命令CMD從而生成第一結束脈衝ENDP1。根據在時間點T13生成的第一結束脈衝ENDP1，第一時段信號PD1被禁能為邏輯低位準。
由於在從時間點T11到時間點T13的時段td11內被致能的第一時段信號PD1被延遲取決於RC延遲值的延遲時段td12，因此生成第一延遲時段信號PDd1。
透過從第一時段信號PD1被致能的時間點T11起被延遲延遲時段td12，第一延遲時段信號PDd1在時間點T12被致能。因此，由於第一檢測信號DET1在從時間點T12到時間點T13的時段內被致能為邏輯高位準，所以第一模式信號MODE1從時間點T12起被致能為邏輯高位準。
當第一時段信號PD1的致能時段td11比第一時段信號PD1被延遲的延遲時段td12更長時，第一模式信號MODE1被致能為邏輯高位準，並且確認了MOS電晶體的電流特性的慢狀態。
參見圖9，第二模式信號生成電路2可以包括：第二開始脈衝生成電路21、第二結束脈衝生成電路22、第二時段信號生成電路23、第二時段信號延遲電路24和第二重疊時段檢測電路25。
第二開始脈衝生成電路21可以響應於命令CMD來生成第二開始脈衝STRP2。第二開始脈衝生成電路21可以與命令CMD生成的時間點同步地生成第二開始脈衝STRP2。
第二結束脈衝生成電路22可以回應於命令CMD來生成第二結束脈衝ENDP2。第二結束脈衝生成電路22可以包括電阻器(圖未示)和電容器(圖未示)，並且透過將命令CMD延遲根據由電阻器的電阻值和電容器的電容值設定的RC延遲值而確定的延遲時段，來生成第二結束脈衝ENDP2。
第二時段信號生成電路23可以響應於第二開始脈衝STRP2和第二結束脈衝ENDP2來生成第二時段信號PD2。第二時段信號生成電路23可以生 成在第二開始脈衝STRP2生成的情況下被致能的第二時段信號PD2。第二時段信號生成電路23可以生成在第二結束脈衝ENDP2生成的情況下被禁能的第二時段信號PD2。在從第二開始脈衝STRP2生成的時間點到第二結束脈衝ENDP2生成的時間點的時段內，第二時段信號PD2可以被致能。
第二時段信號延遲電路24可以透過將第二時段信號PD2延遲預定的延遲時段來生成第二延遲時段信號PDd2。第二時段信號延遲電路24可以透過利用具有MOS電晶體的電流特性的延遲元件來延遲第二時段信號PD2，從而生成第二延遲時段信號PDd2。由於MOS電晶體的電流特性較好，所以第二時段信號延遲電路24可以生成在較早時間點被致能的第二延遲時段信號PDd2。
第二重疊時段檢測電路25可以響應於第二時段信號PD2和第二延遲時段信號PDd2來生成第二模式信號MODE2。第二重疊時段檢測電路25可以生成第二模式信號MODE2，所述第二模式信號MODE2從第二時段信號PD2的致能時段與第二延遲時段信號PDd2的致能時段互相重疊的時間點起被致能。在第二模式信號MODE2被致能的情況下，確認了MOS電晶體的電流特性的快狀態。
參見圖10，第二開始脈衝生成電路21可以包括第二命令緩衝器211和第二脈衝輸出212。第二命令緩衝器211可以反相並延遲命令CMD，並且將輸出信號輸出。第二命令緩衝器211可以由包括奇數個反相器的反相器鏈來實現。第二脈衝輸出212可以回應於命令CMD和第二命令緩衝器211的輸出信號來生成第二開始脈衝STRP2。第二脈衝輸出212可以將命令CMD和第二命令緩衝器211的輸出信號作為輸入，並且執行與邏輯功能。第二開始脈衝生成電路21可以與命令CMD生成的時間點同步地生成第二開始脈衝STRP2。
參見圖11，第二結束脈衝生成電路22可以包括：PMOS電晶體P21、P22、P23和P24、電阻器R21、R22、R23和R24、NMOS電晶體N21、N22、N23和N24以及電容器C21、C22、C23和C24。第二結束脈衝生成電路22可以透過將命令CMD延遲預定的延遲時段來生成第二結束脈衝ENDP2。可以根據由電阻器R21、R22、R23和R24的電阻值以及電容器C21、C22、C23和C24的電容設定的RC延遲值來確定第二結束脈衝生成電路22的延遲時段。
參見圖12，第二時段信號生成電路23可以包括反或閘NOR21、反或閘NOR22、以及反相器IV21。第二時段信號生成電路23可以生成第二時段信號PD2，所述第二時段信號PD2在第二開始脈衝STRP2被生成為邏輯高位準的情況下被致能為邏輯高位準。第二時段信號生成電路23可以生成第二時段信號PD2，所述第二時段信號PD2在第二結束脈衝ENDP2被生成為邏輯高位準的情況下被禁能為邏輯低位準。第二時段信號PD2可以在從第二開始脈衝STRP2生成的時間點到第二結束脈衝ENDP2生成的時間點的時段內被致能為邏輯高位準。
參見圖13，第二時段信號延遲電路24可以透過將第二時段信號PD2延遲預定的延遲時段來生成第二延遲時段信號PDd2。第二時段信號延遲電路24可以由包括偶數個反相器的反相器鏈來實現。包括在第二時段信號延遲電路24中的反相器的數量可以被設定為比包括在圖10所示的第二命令緩衝器211中的反相器的數量更多。由於包括在第二時段信號延遲電路24中的反相器具體化為MOS電晶體，因此第二時段信號延遲電路24可以根據MOS電晶體的電流特性來控制第二延遲時段信號PDd2被致能的時間點。由於MOS電晶體的電流特 性較好，因此第二時段信號延遲電路24可以生成在較早時間點被致能的第二延遲時段信號PDd2。
參見圖14，第二重疊時段檢測電路25可以包括第二檢測信號生成電路251和第二模式信號輸出電路252。
第二檢測信號生成電路251可以響應於第二時段信號PD2和第二延遲時段信號PDd2來生成第二檢測信號DET2。第二檢測信號生成電路251可以透過將第二時段信號PD2和第二延遲時段信號PDd2作為輸入並且執行與邏輯功能，來生成第二檢測信號DET2。第二檢測信號生成電路251可以生成第二檢測信號DET2，所述第二檢測信號DET2在第二時段信號PD2和第二延遲時段信號PDd2都是邏輯高位準的時段內被致能為邏輯高位準。
第二模式信號輸出電路252可以回應於第二檢測信號DET2和重置信號RST來生成第二模式信號MODE2。在第二檢測信號DET2被致能為邏輯高位準的情況下，第二模式信號輸出電路252可以生成被致能為邏輯高位準的第二模式信號MODE2。在輸入被致能為邏輯高位準的重置信號RST的情況下，第二模式信號輸出電路252可以生成被禁能為邏輯低位準的第二模式信號MODE2。在從第二檢測信號DET2被致能為邏輯高位準的時間點到重置信號RST被致能為邏輯高位準的時間點的時段內，第二模式信號MODE2可以被致能為邏輯高位準。
下面將參照圖15來描述如上所述配置的第二模式信號生成電路2的操作。
與在時間點T21生成的命令CMD同步地生成第二開始脈衝STRP2。根據在時間點T21生成的第二開始脈衝STRP2，第二時段信號PD2被致能為邏輯高位準。
在時間點T23，以取決於RC延遲值的延遲時段來延遲命令CMD，從而生成第二結束脈衝ENDP2。根據在時間點T23生成的第二結束脈衝ENDP2，第二時段信號PD2被禁能為邏輯低位準。
由於在從時間點T21到時間點T23的時段td21內被致能的第二時段信號PD2，被具有MOS電晶體的電流特性的延遲元件延遲，因此生成第二延遲時段信號PDd2。
透過從第二時段信號PD2被致能的時間點T21起被延遲延遲時段td22，第二延遲時段信號PDd2在時間點T22被致能。所以，由於第二檢測信號DET2在從時間點T22到時間點T23的時段內被致能為邏輯高位準，因此第二模式信號MODE2從時間點T22起被致能為邏輯高位準。
當第二時段信號PD2被延遲的延遲時段td22比第二時段信號PD2的致能時段td21更短時，第二模式信號MODE2被致能為邏輯高位準，並且確認了MOS電晶體的電流特性的快狀態。
參見圖16，第三模式信號生成電路3可以透過反或閘NOR31來實現。第三模式信號生成電路3可以將第一模式信號MODE1和第二模式信號MODE2作為輸入，執行或非邏輯功能，並生成第三模式信號MODE3。第三模式信號生成電路3可以生成第三模式信號MODE3，所述第三模式信號MODE3在第一模式信號MODE1和第二模式信號MODE2都被禁能為邏輯低位準的情況下 被致能為邏輯高位準。在第三模式信號MODE3被致能為邏輯高位準的情況下，確認了MOS電晶體的電流特性的典型狀態。
以上參照圖1至圖16所描述的半導體裝置可以被應用到包括儲存系統、圖形系統、計算系統或移動系統的電子系統。例如，參見圖17，根據實施例的電子系統1000可以包括：資料記憶體1001、記憶體控制器1002、緩衝記憶體1003和輸入/輸出介面1004。
資料記憶體1001根據來自記憶體控制器1002的控制信號，儲存從記憶體控制器1002施加的資料，以及讀出儲存的資料並將讀出的資料輸出到記憶體控制器1002。資料記憶體1001可以包括圖1所示的半導體裝置。資料記憶體1001可以包括即使電源被中斷也能夠不丟失並持續地儲存資料的非揮發性記憶體。非揮發性記憶體可以被實現為諸如或NOR快閃記憶體和NAND快閃記憶體的快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移轉矩隨機存取記憶體(STTRAM)或磁性隨機存取記憶體(MRAM)。
記憶體控制器1002解碼經由輸入/輸出介面1004從外部設備(主機)施加的命令，並且根據解碼結果控制關於資料記憶體1001和緩衝記憶體1003的資料的輸入/輸出。儘管在圖17中記憶體控制器1002被顯示為一個方塊，但是用於控制資料記憶體1001的控制器和用於控制作為揮發性記憶體的緩衝記憶體1003的控制器可以獨立地配置在記憶體控制器1002中。
緩衝記憶體1003可以暫時儲存要在記憶體控制器1002中處理的資料，即要輸入到資料記憶體1001的和要從資料記憶體1001輸出的資料。緩衝記憶體1003可以根據控制信號儲存從記憶體控制器1002施加的資料。緩衝記憶 體1003讀出儲存的資料並將讀出的資料輸出到記憶體控制器1002。緩衝記憶體1003可以包括諸如DRAM(動態隨機存取記憶體)、移動DRAM和SRAM(靜態隨機存取記憶體)的揮發性記憶體。
輸入/輸出介面1004提供了記憶體控制器1002與外部設備(主機)之間的實體耦接，使得記憶體控制器1002可以接收用於從外部設備輸入/輸出資料的控制信號並與外部設備交換資料。輸入/輸出介面1004可以包括諸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各種介面協定之一。
電子系統1000可被用作主機的輔助存放裝置或外部存放裝置。電子系統1000可以包括：固態硬碟(SSD)、USB記憶體(通用序列匯流排記憶體)、安全數位(SD)卡、微型安全數位(mSD)卡、微型SD卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、或緊湊型快閃記憶體(CF)卡。
儘管上面已經描述了某些實施例，但是本發明所屬技術領域中具有通常知識者將理解的是，所描述的實施例僅作為示例。因此，本文所述的半導體裝置不應該基於所描述的實施例來限制。確切地說，當結合以上描述和附圖時，本文所述的半導體裝置應當僅根據所附申請專利範圍來限制。
1:第一模式信號生成電路
2:第二模式信號生成電路
3:第三模式信號生成電路
CMD:命令
MODE1:第一模式信號
MODE2:第二模式信號
MODE3:第三模式信號

Claims (19)

  1. 一種半導體裝置，包括：第一模式信號生成電路，其適用於回應於命令來生成第一模式信號，在第一時段比第二時段更長的情況下，所述第一模式信號被致能，其中所述第一時段取決於第一MOS電晶體的電流特性，所述第二時段取決於第一被動元件；以及第二模式信號生成電路，其適用於回應於所述命令來生成第二模式信號，在第三時段比第四時段更長的情況下，所述第二模式信號被致能，其中所述第三時段取決於第二被動元件，所述第四時段取決於第二MOS電晶體的電流特性；其中，當所述第一MOS電晶體的電流特性為慢狀態(slow condition)時，所述第一模式信號被致能。
  2. 如請求項1所述的半導體裝置，其中，所述第一模式信號生成電路透過將所述命令延遲所述第一時段來生成時段信號，並且透過將所述時段信號延遲所述第二時段來生成延遲時段信號。
  3. 如請求項2所述的半導體裝置，其中，所述第一模式信號生成電路生成的第一模式信號與一時間點同步地被致能，該時間點係為所述時段信號和所述延遲時段信號的致能時段相互重疊的時間點致能。
  4. 如請求項1所述的半導體裝置，其中，所述第一模式信號生成電路包括： 時段信號生成電路，其適用於生成時段信號，所述時段信號在從所述命令生成的時間點到經過所述第一時段的時間點的時段內被致能；時段信號延遲電路，其適用於透過將所述時段信號延遲所述第二時段來生成延遲時段信號；以及重疊時段檢測電路，其適用於響應於所述時段信號和所述延遲時段信號來生成所述第一模式信號。
  5. 如請求項4所述的半導體裝置，其中，所述時段信號生成電路響應於開始脈衝和結束脈衝來生成所述時段信號，並且所述結束脈衝是透過經由包括所述第一MOS電晶體的反相器鏈來延遲所述命令而生成的。
  6. 如請求項4所述的半導體裝置，其中，所述第二時段取決於延遲值，所述延遲值取決於電阻器的電阻值及電容器的電容值。
  7. 如請求項1所述的半導體裝置，其中，當所述第二MOS電晶體的電流特性為快狀態(fast condition)時，所述第二模式信號被致能。
  8. 如請求項1所述的半導體裝置，其中，所述第二模式信號生成電路透過將所述命令延遲所述第三時段來生成時段信號，所述第二模式信號生成電路透過將所述時段信號延遲所述第四時段來生成延遲時段信號，所述第二模式信號生成電路生成的第二模式信號與一時間點同步地被致能，該時間點係為所述時段信號和所述延遲時段信號的致能時段互相重疊的時間點。
  9. 如請求項1所述的半導體裝置，其中，所述第二模式信號生成電路包括：時段信號生成電路，其適用於生成時段信號，所述時段信號在從所述命令生成的時間點到經過所述第三時段的時間點的時段內被致能；時段信號延遲電路，其適用於透過將所述時段信號延遲所述第四時段來生成延遲時段信號；以及重疊時段檢測電路，其適用於響應於所述時段信號和所述延遲時段信號來生成第二模式信號。
  10. 如請求項9所述的半導體裝置，其中，所述第三時段取決於延遲值，所述延遲值取決於電阻器的電阻值及電容器的電容值。
  11. 如請求項9所述的半導體裝置，其中，所述時段信號延遲電路透過經由包括所述第二MOS電晶體的反相器鏈延遲所述時段信號，來生成所述延遲時段信號。
  12. 如請求項1所述的半導體裝置，還包括：第三模式信號生成電路，其適用於生成第三模式信號，在所述第一模式信號和所述第二模式信號都被禁能的情況下，所述第三模式信號被致能。
  13. 如請求項12所述的半導體裝置，其中，當第三MOS電晶體的電流特性是典型狀態(typical condition)時，所述第三模式信號被致能。
  14. 一種半導體裝置，包括： 第一時段信號生成電路，其適用於生成第一時段信號，在從命令生成的時間點到經過第一時段的時間點的時段內，所述第一時段信號被致能，其中所述第一時段取決於第一MOS電晶體的電流特性；第一時段信號延遲電路，其適用於透過將所述第一時段信號延遲第二時段，來生成第一延遲時段信號，其中所述第二時段取決於第一被動元件；以及第一重疊時段檢測電路，其適用於響應於所述第一時段信號和所述第一延遲時段信號來生成第一模式信號。
  15. 如請求項14所述的半導體裝置，其中，當所述第一MOS電晶體的電流特性為慢狀態時，所述第一模式信號被致能。
  16. 如請求項15所述的半導體裝置，其中，所述第一時段信號生成電路響應於開始脈衝和結束脈衝來生成所述第一時段信號，並且所述結束脈衝是透過經由包括所述第一MOS電晶體的反相器鏈來延遲所述命令而生成的。
  17. 如請求項15所述的半導體裝置，其中，所述第二時段取決於延遲值，所述延遲值取決於電阻器的電阻值和電容器的電容值。
  18. 如請求項15所述的半導體裝置，還包括：第二時段信號生成電路，其適用於生成第二時段信號，在從所述命令生成的時間點到經過第三時段的時間點的時段內，所述第二時段信號被致能，其中所述第三時段取決於第二被動元件； 第二時段信號延遲電路，其適用於透過將所述第二時段信號延遲第四時段來生成第二延遲時段信號，所述第四時段取決於第二MOS電晶體的電流特性；以及第二重疊時段檢測電路，其適用於響應於所述第二時段信號和所述第二延遲時段信號來生成第二模式信號。
  19. 如請求項18所述的半導體裝置，其中，當所述第二MOS電晶體的電流特性為快狀態時，所述第二模式信號被致能。
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