KR20180106493A - 반도체장치 - Google Patents

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김경환
이동욱
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Abstract

반도체장치는 커맨드에 응답하여 제1 모드신호를 생성하되, 제1 모드신호는 제1 MOS 트랜지스터의 전류 특성에 따라 결정되는 제1 구간이 제1 수동소자에 의해 결정되는 제2 구간보다 큰 경우 인에이블되는 제1 모드신호생성회로; 및 상기 커맨드에 응답하여 제2 모드신호를 생성하되, 제2 모드신호는 제2 수동소자에 의해 결정되는 제3 구간이 제2 MOS 트랜지스터의 전류 특성에 따라 결정되는 제4 구간보다 큰 경우 인에이블되는 제2 모드신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 파워다운모드를 구비하는 반도체장치에 관한 것이다.
MOS 트랜지스터의 전류특성은 보통(TYPICAL) 조건, 느린(SLOW) 조건 및 빠른(FAST) 조건으로 구분된다. 보통(TYPICAL) 조건은 제조업자가 요구하는 전류 특성 범위 내에 속하는 평균 그룹(typical group)에 포함되는 트랜지스터임을 나타낸다. 느린(SLOW) 조건은 보통(TYPICAL) 조건에 속한 트랜지스터보다 전류 특성이 낮은 그룹(즉, 전류의 양이 적은 그룹)에 포함되는 트랜지스터임을 나타낸다. 빠른(FAST) 조건은 보통(TYPICAL) 조건에 속한 트랜지스터보다 전류 특성이 높은 그룹(즉, 전류의 양이 큰 그룹)에 포함되는 트랜지스터임을 나타낸다. 트랜지스터의 이러한 전류 특성 차이는 공정 변수 등에 따른 것이다. 예컨대, 게이트 절연막의 두께, 폭/길이(W/L), 시트 저항(sheet resistance), 문턱 전압(Vth) 등의 변동에 의하여 트랜지스터의 전류 특성이 변동한다. 참고로, 본 명세서에 사용하는 스큐란 "공정 변수 등의 영향으로 인한 트랜지스터의 특성 변화를 나타낸다"라고 표현할 수 있다.
본 발명은 MOS 트랜지스터의 전류 특성에 대한 정보를 포함하는 모드신호를 생성하는 반도체장치를 제공한다.
이를 위해 본 발명은 커맨드에 응답하여 제1 모드신호를 생성하되, 제1 모드신호는 제1 MOS 트랜지스터의 전류 특성에 따라 결정되는 제1 구간이 제1 수동소자에 의해 결정되는 제2 구간보다 큰 경우 인에이블되는 제1 모드신호생성회로; 및 상기 커맨드에 응답하여 제2 모드신호를 생성하되, 제2 모드신호는 제2 수동소자에 의해 결정되는 제3 구간이 제2 MOS 트랜지스터의 전류 특성에 따라 결정되는 제4 구간보다 큰 경우 인에이블되는 제2 모드신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드가 발생되는 시점부터 제1 MOS 트랜지스터의 전류 특성에 따라 결정되는 제1 구간이 경과되는 시점까지의 구간동안 인에이블되는 제1 구간신호를 생성하는 제1 구간신호생성회로; 상기 제1 구간신호를 제1 수동소자에 의해 결정되는 제2 구간만큼 지연시켜 제1 지연구간신호를 생성하는 제1 구간신호지연회로; 및 상기 제1 구간신호와 상기 제1 지연구간신호에 응답하여 제1 모드신호를 생성하는 제1 중복구간감지회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 MOS 트랜지스터의 전류 특성에 대한 다양한 정보를 생성함으로써, 회로 성능을 개선할 수 있고, 동작 마진의 부족을 개선할 수 있으며, 전류 소모를 절감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 제1 모드신호생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 3은 도 2에 도시된 제1 모드신호생성회로에 포함된 제1 개시펄스생성회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 제1 모드신호생성회로에 포함된 제1 종료펄스생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 2에 도시된 제1 모드신호생성회로에 포함된 제1 구간신호생성회로의 일 실시예에 따른 회로도이다.
도 6은 도 2에 도시된 제1 모드신호생성회로에 포함된 제1 구간신호지연회로의 일 실시예에 따른 회로도이다.
도 7은 도 2에 도시된 제1 모드신호생성회로에 포함된 제1 중복구간감지회로의 일 실시예에 따른 회로도이다.
도 8은 도 2 내지 도 7에 도시된 제1 모드신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 반도체장치에 포함된 제2 모드신호생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 10은 도 9에 도시된 제2 모드신호생성회로에 포함된 제2 개시펄스생성회로의 일 실시예에 따른 회로도이다.
도 11은 도 9에 도시된 제2 모드신호생성회로에 포함된 제2 종료펄스생성회로의 일 실시예에 따른 회로도이다.
도 12는 도 9에 도시된 제2 모드신호생성회로에 포함된 제2 구간신호생성회로의 일 실시예에 따른 회로도이다.
도 13은 도 9에 도시된 제2 모드신호생성회로에 포함된 제2 구간신호지연회로의 일 실시예에 따른 회로도이다.
도 14는 도 9에 도시된 제2 모드신호생성회로에 포함된 제2 중복구간감지회로의 일 실시예에 따른 회로도이다.
도 15는 도 9 내지 도 14에 도시된 제2 모드신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 16은 도 1에 도시된 반도체장치에 포함된 제3 모드신호생성회로의 일 실시예에 따른 회로도이다.
도 17은 도 1 내지 도 16에서 설명한 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 제1 모드신호생성회로(1), 제2 모드신호생성회로(2) 및 제3 모드신호생성회로(3)를 포함할 수 있다.
제1 모드신호생성회로(1)는 커맨드(CMD)에 응답하여 제1 모드신호(MODE1)를 생성할 수 있다. 제1 모드신호생성회로(1)는 커맨드(CMD)로부터 제1 구간신호(도 5의 PD1)와 제1 지연구간신호(도 6의 PDd1)를 생성하여 제1 모드신호(MODE1)를 생성할 수 있다. 제1 구간신호(도 5의 PD1)는 커맨드(CMD)가 발생하는 시점부터 MOS 트랜지스터의 전류 특성에 따라 결정되는 지연구간이 경과된 시점까지의 구간동안 인에이블될 수 있다. 제1 지연구간신호(도 6의 PDd1)는 제1 구간신호(도 5의 PD1)를 수동소자에 의해 결정되는 지연구간만큼 지연시켜 생성할 수 있다. 제1 모드신호생성회로(1)는 제1 구간신호(도 5의 PD1)의 인에이블구간 및 제1 지연구간신호(도 6의 PDd1)의 인에이블구간 간의 중복된 시점부터 인에이블되는 제1 모드신호(MODE1)를 생성할 수 있다. 제1 구간신호(도 5의 PD1)의 인에이블구간은 MOS 트랜지스터의 전류 특성이 나빠질수록 커질 수 있다. 제1 모드신호(MODE1)가 인에이블되는 경우 MOS 트랜지스터의 전류 특성이 느린(SLOW) 조건임이 확인된다.
제2 모드신호생성회로(2)는 커맨드(CMD)에 응답하여 제2 모드신호(MODE2)를 생성할 수 있다. 제2 모드신호생성회로(2)는 커맨드(CMD)로부터 제2 구간신호(도 12의 PD2)와 제2 지연구간신호(도 13의 PDd2)를 생성하여 제2 모드신호(MODE2)를 생성할 수 있다. 제2 구간신호(도 12의 PD2)는 커맨드(CMD)가 발생하는 시점부터 수동소자에 의해 결정되는 구간동안 인에이블될 수 있다. 제2 지연구간신호(도 13의 PDd2)는 제2 구간신호(도 12의 PD2)를 MOS 트랜지스터의 전류 특성에 따라 결정되는 지연구간만큼 지연시켜 생성할 수 있다. 제2 모드신호생성회로(2)는 제2 구간신호(도 12의 PD2)의 인에이블구간과 제2 지연구간신호(도 13의 PDd2)의 인에이블구간이 중복된 시점부터 인에이블되는 제2 모드신호(MODE2)를 생성할 수 있다. 제2 지연구간신호(도 13의 PDd2)의 인에이블되는 시점은 MOS 트랜지스터의 전류 특성이 좋아질수록 빨라질 수 있다. 제2 모드신호(MODE2)가 인에이블되는 경우 MOS 트랜지스터의 전류 특성이 빠른(FAST) 조건임이 확인된다.
제3 모드신호생성회로(3)는 제1 모드신호(MODE1) 및 제2 모드신호(MODE2)에 응답하여 제3 모드신호(MODE3)를 생성할 수 있다. 제3 모드신호생성회로(3)는 제1 모드신호(MODE1) 및 제2 모드신호(MODE2)가 모두 디스에이블되는 경우 인에이블되는 제3 모드신호(MODE3)를 생성할 수 있다. 제3 모드신호(MODE3)가 인에이블되는 경우 MOS 트랜지스터의 전류 특성이 보통(TYPICAL) 조건임이 확인된다.
도 2를 참고하면 제1 모드신호생성회로(1)는 제1 개시펄스생성회로(11), 제1 종료펄스생성회로(12), 제1 구간신호생성회로(13), 제1 구간신호지연회로(14) 및 제1 중복구간감지회로(15)를 포함할 수 있다.
제1 개시펄스생성회로(11)는 커맨드(CMD)에 응답하여 제1 개시펄스(STRP1)를 생성할 수 있다. 제1 개시펄스생성회로(11)는 커맨드(CMD)가 발생하는 시점에 동기하여 제1 개시펄스(STRP1)를 발생시킬 수 있다.
제1 종료펄스생성회로(12)는 커맨드(CMD)에 응답하여 제1 종료펄스(ENDP1)를 생성할 수 있다. 제1 종료펄스생성회로(12)는 MOS 트랜지스터의 전류 특성을 갖는 지연소자들을 이용하여 커맨드(CMD)를 지연시켜 제1 종료펄스(ENDP1)를 발생시킬 수 있다. 제1 종료펄스생성회로(12)는 MOS 트랜지스터의 전류 특성이 나빠질수록 더 늦은 시점에 제1 종료펄스(ENDP1)를 발생시킬 수 있다.
제1 구간신호생성회로(13)는 제1 개시펄스(STRP1) 및 제1 종료펄스(ENDP1)에 응답하여 제1 구간신호(PD1)를 생성할 수 있다. 제1 구간신호생성회로(13)는 제1 개시펄스(STRP1)가 발생되는 경우 인에이블되는 제1 구간신호(PD1)를 생성할 수 있다. 제1 구간신호생성회로(13)는 제1 종료펄스(ENDP1)가 발생되는 경우 디스에이블되는 제1 구간신호(PD1)를 생성할 수 있다. 제1 구간신호(PD1)는 개시펄스(STRP1)가 발생되는 시점부터 제1 종료펄스(ENDP1)가 발생되는 시점까지의 구간동안 인에이블될 수 있다.
제1 구간신호지연회로(14)는 제1 구간신호(PD1)를 기설정된 지연구간만큼 지연시켜 제1 지연구간신호(PDd1)를 생성할 수 있다. 제1 구간신호지연회로(14)는 저항(미도시) 및 커패시터(미도시)를 포함하고, 저항의 저항값 및 커패시터의 커패시턴스에 의해 결정되는 RC 지연값에 의해 결정되는 지연구간만큼 제1 구간신호(PD1)를 지연시켜 제1 지연구간신호(PDd1)를 생성할 수 있다.
제1 중복구간감지회로(15)는 제1 구간신호(PD1) 및 제1 지연구간신호(PDd1)에 응답하여 제1 모드신호(MODE1)를 생성할 수 있다. 제1 중복구간감지회로(15)는 제1 구간신호(PD1)의 인에이블구간 및 제1 지연구간신호(PDd1)의 인에이블구간이 중복되는 시점부터 인에이블되는 제1 모드신호(MODE1)를 생성할 수 있다. 제1 모드신호(MODE1)가 인에이블되는 경우 MOS 트랜지스터의 전류 특성이 느린(SLOW) 조건임이 확인된다.
제1 모드신호생성회로(1)는 MOS 트랜지스터의 전류 특성이 나빠질수록 인에이블구간이 커지는 제1 모드신호(MODE1)를 생성할 수 있다. MOS 트랜지스터의 전류 특성이 더 나빠져 느린(SLOW) 조건이 강화될수록 제1 구간신호(PD1)의 인에이블구간이 커지므로, 제1 모드신호(MODE1)의 인에이블 구간도 커질 수 있다.
도 3을 참고하면 제1 개시펄스생성회로(11)는 제1 커맨드버퍼(111) 및 제1 펄스출력기(112)를 포함할 수 있다. 제1 커맨드버퍼(111)는 커맨드(CMD)를 반전지연시켜 출력할 수 있다. 제1 커맨드버퍼(111)는 홀수개의 인버터들을 포함하는 인버터체인으로 구현될 수 있다. 제1 펄스출력기(112)는 커맨드(CMD) 및 제1 커맨드버퍼(111)의 출력신호에 응답하여 제1 개시펄스(STRP1)를 생성할 수 있다. 제1 펄스출력기(112)는 커맨드(CMD) 및 제1 커맨드버퍼(111)의 출력신호를 입력받아 논리곱 연산을 수행할 수 있다. 제1 개시펄스생성회로(11)는 커맨드(CMD)가 발생하는 시점에 동기하여 제1 개시펄스(STRP1)를 발생시킬 수 있다.
도 4를 참고하면 제1 종료펄스생성회로(12)는 커맨드(CMD)를 지연시켜 제1 종료펄스(ENDP1)를 생성할 수 있다. 제1 종료펄스생성회로(12)는 짝수개의 인버터들을 포함하는 인버터체인으로 구현될 수 있다. 제1 종료펄스생성회로(12)에 포함된 인버터 수는 도 3에 도시된 제1 커맨드버퍼(111)에 포함된 인버터 수보다 크게 설정될 수 있다. 제1 종료펄스생성회로(12)에 포함된 인버터들은 MOS 트랜지스터들로 구현되므로, 제1 종료펄스생성회로(12)는 MOS 트랜지스터의 전류 특성에 따라 제1 종료펄스(ENDP1)의 발생 시점을 조절할 수 있다. 제1 종료펄스생성회로(12)는 MOS 트랜지스터의 전류 특성이 나빠질수록 늦은 시점에서 제1 종료펄스(ENDP1)를 발생시킬 수 있다.
도 5를 참고하면 제1 구간신호생성회로(13)는 노어게이트들(NOR11, NOR12)과 인버터(IV11)를 포함할 수 있다. 제1 구간신호생성회로(13)는 제1 개시펄스(STRP1)가 로직하이레벨로 발생되는 경우 로직하이레벨로 인에이블되는 제1 구간신호(PD1)를 생성할 수 있다. 제1 구간신호생성회로(13)는 제1 종료펄스(ENDP1)가 로직하이레벨로 발생되는 경우 로직로우레벨로 디스에이블되는 제1 구간신호(PD1)를 생성할 수 있다. 제1 구간신호(PD1)는 개시펄스(STRP1)가 발생되는 시점부터 제1 종료펄스(ENDP1)가 발생되는 시점까지의 구간동안 로직하이레벨로 인에이블될 수 있다.
도 6을 참고하면 제1 구간신호지연회로(14)는 PMOS 트랜지스터들(P11, P12, P13, P14), 저항소자들(R11, R12, R13, R14), NMOS 트랜지스터들(N11, N12, N13, N14) 및 커패시터들(C11, C12, C13, C14)을 포함할 수 있다. 제1 구간신호지연회로(14)는 제1 구간신호(PD1)를 기설정된 지연구간만큼 지연시켜 제1 지연구간신호(PDd1)를 생성할 수 있다. 제1 구간신호지연회로(14)의 지연구간은 저항소자들(R11, R12, R13, R14)의 저항값 및 커패시터들(C11, C12, C13, C14)의 커패시턴스에 의해 설정되는 RC 지연값(RC delay)에 따라 결정될 수 있다.
도 7을 참고하면 제1 중복구간감지회로(15)는 제1 감지신호생성회로(151) 및 제1 모드신호출력회로(152)를 포함할 수 있다.
제1 감지신호생성회로(151)는 제1 구간신호(PD1) 및 제1 지연구간신호(PDd1)에 응답하여 제1 감지신호(DET1)를 생성할 수 있다. 제1 감지신호생성회로(151)는 제1 구간신호(PD1) 및 제1 지연구간신호(PDd1)를 입력받아 논리곱 연산을 수행하여 제1 감지신호(DET1)를 생성할 수 있다. 제1 감지신호생성회로(151)는 제1 구간신호(PD1) 및 제1 지연구간신호(PDd1)가 모두 로직하이레벨인 구간동안 로직하이레벨로 인에이블되는 제1 감지신호(DET1)를 생성할 수 있다.
제1 모드신호출력회로(152)는 제1 감지신호(DET1) 및 리셋신호(RST)에 응답하여 제1 모드신호(MODE1)를 생성할 수 있다. 제1 모드신호출력회로(152)는 제1 감지신호(DET1)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제1 모드신호(MODE1)를 생성할 수 있다. 제1 모드신호출력회로(152)는 로직하이레벨로 인에이블된 리셋신호(RST)가 입력되는 경우 로직로우레벨로 디스에이블되는 제1 모드신호(MODE1)를 생성할 수 있다. 제1 모드신호(MODE1)는 제1 감지신호(DET1)가 로직하이레벨로 인에이블되는 시점부터 리셋신호(RST)가 로직하이레벨로 인에이블되는 시점까지의 구간동안 로직하이레벨로 인에이블될 수 있다. 리셋신호(RST)는 반도체장치의 초기화동작을 위해 인에이블될 수 있다. 리셋신호(RST)는 반도체장치 외부에서 인가되거나 내부에서 생성될 수 있다.
제1 중복구간감지회로(15)는 제1 구간신호(PD1)의 인에이블구간 및 제1 지연구간신호(PDd1)의 인에이블구간이 중복되는 시점부터 인에이블되는 제1 모드신호(MODE1)를 생성할 수 있다. 제1 모드신호(MODE1)가 인에이블되는 경우 MOS 트랜지스터의 전류 특성이 느린(SLOW) 조건임이 확인된다.
이상 살펴본 바와 같이 구성된 제1 모드신호생성회로(1)의 동작을 도 8을 참고하여 살펴보면 다음과 같다.
T11 시점에서 발생되는 커맨드(CMD)에 동기하여 제1 개시펄스(STRP1)가 발생된다. T11 시점에서 발생되는 제1 개시펄스(STRP1)에 따라 제1 구간신호(PD1)는 로직하이레벨로 인에이블된다.
T13 시점에서 커맨드(CMD)를 MOS 트랜지스터의 전류 특성을 갖는 지연소자들을 이용하여 지연시켜 제1 종료펄스(ENDP1)가 발생된다. T13 시점에서 발생되는 제1 종료펄스(ENDP1)에 따라 제1 구간신호(PD1)는 로직로우레벨로 디스에이블된다.
T11 시점에서부터 T13 시점까지의 구간(td11)동안 인에이블되는 제1 구간신호(PD1)는 RC 지연값에 의해 결정되는 지연구간(td12)만큼 지연되어 제1 지연구간신호(PDd1)가 생성된다.
제1 지연구간신호(PDd1)는 제1 구간신호(PD1)가 인에이블되는 T11 시점에서부터 지연구간(td12)만큼 지연되어 T12 시점에서 인에이블된다. 따라서, T12 시점에서부터 T13 시점까지의 구간동안 제1 감지신호(DET1)가 로직하이레벨로 인에이블되므로, T12 시점에서부터 제1 모드신호(MODE1)가 로직하이레벨로 인에이블된다.
제1 구간신호(PD1)의 인에이블구간(td11)이 제1 구간신호(PD1)를 지연시키는 지연구간(td12)보다 커질 때 제1 모드신호(MODE1)가 로직하이레벨로 인에이블되어 MOS 트랜지스터의 전류 특성이 느린(SLOW) 조건임이 확인된다.
도 9를 참고하면 제2 모드신호생성회로(2)는 제2 개시펄스생성회로(21), 제2 종료펄스생성회로(22), 제2 구간신호생성회로(23), 제2 구간신호지연회로(24) 및 제2 중복구간감지회로(25)를 포함할 수 있다.
제2 개시펄스생성회로(21)는 커맨드(CMD)에 응답하여 제2 개시펄스(STRP2)를 생성할 수 있다. 제2 개시펄스생성회로(21)는 커맨드(CMD)가 발생하는 시점에 동기하여 제2 개시펄스(STRP2)를 발생시킬 수 있다.
제2 종료펄스생성회로(22)는 커맨드(CMD)에 응답하여 제2 종료펄스(ENDP2)를 생성할 수 있다. 제2 종료펄스생성회로(22)는 저항(미도시) 및 커패시터(미도시)를 포함하고, 저항의 저항값 및 커패시터의 커패시턴스에 의해 결정되는 RC 지연값에 의해 결정되는 지연구간만큼 커맨드(CMD)를 지연시켜 제2 종료펄스(ENDP2)를 발생시킬 수 있다.
제2 구간신호생성회로(23)는 제2 개시펄스(STRP2) 및 제2 종료펄스(ENDP2)에 응답하여 제2 구간신호(PD2)를 생성할 수 있다. 제2 구간신호생성회로(23)는 제2 개시펄스(STRP2)가 발생되는 경우 인에이블되는 제2 구간신호(PD2)를 생성할 수 있다. 제2 구간신호생성회로(23)는 제2 종료펄스(ENDP2)가 발생되는 경우 디스에이블되는 제2 구간신호(PD2)를 생성할 수 있다. 제2 구간신호(PD2)는 개시펄스(STRP2)가 발생되는 시점부터 제2 종료펄스(ENDP2)가 발생되는 시점까지의 구간동안 인에이블될 수 있다.
제2 구간신호지연회로(24)는 제2 구간신호(PD2)를 기설정된 지연구간만큼 지연시켜 제2 지연구간신호(PDd2)를 생성할 수 있다. 제2 구간신호지연회로(24)는 MOS 트랜지스터의 전류 특성을 갖는 지연소자들을 이용하여 제2 구간신호(PD2)를 지연시켜 제2 지연구간신호(PDd2)를 생성할 수 있다. 제2 구간신호지연회로(24)는 MOS 트랜지스터의 전류 특성이 좋아질수록 더 빠른 시점에서 인에이블되는 제2 지연구간신호(PDd2)를 생성할 수 있다.
제2 중복구간감지회로(25)는 제2 구간신호(PD2) 및 제2 지연구간신호(PDd2)에 응답하여 제2 모드신호(MODE2)를 생성할 수 있다. 제2 중복구간감지회로(25)는 제2 구간신호(PD2)의 인에이블구간 및 제2 지연구간신호(PDd2)의 인에이블구간이 중복되는 시점부터 인에이블되는 제2 모드신호(MODE2)를 생성할 수 있다. 제2 모드신호(MODE2)가 인에이블되는 경우 MOS 트랜지스터의 전류 특성이 빠른(FAST) 조건임이 확인된다.
도 10을 참고하면 제2 개시펄스생성회로(21)는 제2 커맨드버퍼(211) 및 제2 펄스출력기(212)를 포함할 수 있다. 제2 커맨드버퍼(211)는 커맨드(CMD)를 반전지연시켜 출력할 수 있다. 제2 커맨드버퍼(211)는 홀수개의 인버터들을 포함하는 인버터체인으로 구현될 수 있다. 제2 펄스출력기(212)는 커맨드(CMD) 및 제2 커맨드버퍼(211)의 출력신호에 응답하여 제2 개시펄스(STRP2)를 생성할 수 있다. 제2 펄스출력기(212)는 커맨드(CMD) 및 제2 커맨드버퍼(211)의 출력신호를 입력받아 논리곱 연산을 수행할 수 있다. 제2 개시펄스생성회로(21)는 커맨드(CMD)가 발생하는 시점에 동기하여 제2 개시펄스(STRP2)를 발생시킬 수 있다.
도 11을 참고하면 제2 종료펄스생성회로(22)는 PMOS 트랜지스터들(P21, P22, P23, P24), 저항소자들(R21, R22, R23, R24), NMOS 트랜지스터들(N21, N22, N23, N24) 및 커패시터들(C21, C22, C23, C24)을 포함할 수 있다. 제2 종료펄스생성회로(22)는 커맨드(CMD)를 기설정된 지연구간만큼 지연시켜 제2 종료펄스(ENDP2)를 생성할 수 있다. 제2 종료펄스생성회로(22)의 지연구간은 저항소자들(R21, R22, R23, R24)의 저항값 및 커패시터들(C21, C22, C23, C24)의 커패시턴스에 의해 설정되는 RC 지연값(RC delay)에 따라 결정될 수 있다.
도 12를 참고하면 제2 구간신호생성회로(23)는 노어게이트들(NOR21, NOR22)과 인버터(IV21)를 포함할 수 있다. 제2 구간신호생성회로(23)는 제2 개시펄스(STRP2)가 로직하이레벨로 발생되는 경우 로직하이레벨로 인에이블되는 제2 구간신호(PD2)를 생성할 수 있다. 제2 구간신호생성회로(23)는 제2 종료펄스(ENDP2)가 로직하이레벨로 발생되는 경우 로직로우레벨로 디스에이블되는 제2 구간신호(PD2)를 생성할 수 있다. 제2 구간신호(PD2)는 개시펄스(STRP2)가 발생되는 시점부터 제2 종료펄스(ENDP2)가 발생되는 시점까지의 구간동안 로직하이레벨로 인에이블될 수 있다.
도 13을 참고하면 제2 구간신호지연회로(24)는 제2 구간신호(PD2)를 기설정된 지연구간만큼 지연시켜 제2 지연구간신호(PDd2)를 생성할 수 있다. 제2 구간신호지연회로(24)는 짝수개의 인버터들을 포함하는 인버터체인으로 구현될 수 있다. 제2 구간신호지연회로(24)에 포함된 인버터 수는 도 10에 도시된 제2 커맨드버퍼(211)에 포함된 인버터 수보다 크게 설정될 수 있다. 제2 구간신호지연회로(24)에 포함된 인버터들은 MOS 트랜지스터들로 구현되므로, 제2 구간신호지연회로(24)는 MOS 트랜지스터의 전류 특성에 따라 제2 지연구간신호(PDd2)의 인에이블 시점을 조절할 수 있다. 제2 구간신호지연회로(24)는 MOS 트랜지스터의 전류 특성이 좋아질수록 더 빠른 시점에서 인에이블되는 제2 지연구간신호(PDd2)를 생성할 수 있다.
도 14를 참고하면 제2 중복구간감지회로(25)는 제2 감지신호생성회로(251) 및 제2 모드신호출력회로(252)를 포함할 수 있다.
제2 감지신호생성회로(251)는 제2 구간신호(PD2) 및 제2 지연구간신호(PDd2)에 응답하여 제2 감지신호(DET2)를 생성할 수 있다. 제2 감지신호생성회로(251)는 제2 구간신호(PD2) 및 제2 지연구간신호(PDd2)를 입력받아 논리곱 연산을 수행하여 제2 감지신호(DET2)를 생성할 수 있다. 제2 감지신호생성회로(251)는 제2 구간신호(PD2) 및 제2 지연구간신호(PDd2)가 모두 로직하이레벨인 구간동안 로직하이레벨로 인에이블되는 제2 감지신호(DET2)를 생성할 수 있다.
제2 모드신호출력회로(252)는 제2 감지신호(DET2) 및 리셋신호(RST)에 응답하여 제2 모드신호(MODE2)를 생성할 수 있다. 제2 모드신호출력회로(252)는 제2 감지신호(DET2)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제2 모드신호(MODE2)를 생성할 수 있다. 제2 모드신호출력회로(252)는 로직하이레벨로 인에이블된 리셋신호(RST)가 입력되는 경우 로직로우레벨로 디스에이블되는 제2 모드신호(MODE2)를 생성할 수 있다. 제2 모드신호(MODE2)는 제2 감지신호(DET2)가 로직하이레벨로 인에이블되는 시점부터 리셋신호(RST)가 로직하이레벨로 인에이블되는 시점까지의 구간동안 로직하이레벨로 인에이블될 수 있다.
이상 살펴본 바와 같이 구성된 제2 모드신호생성회로(2)의 동작을 도 15를 참고하여 살펴보면 다음과 같다.
T21 시점에서 발생되는 커맨드(CMD)에 동기하여 제2 개시펄스(STRP2)가 발생된다. T21 시점에서 발생되는 제2 개시펄스(STRP2)에 따라 제2 구간신호(PD2)는 로직하이레벨로 인에이블된다.
T23 시점에서 커맨드(CMD)가 RC 지연값에 의해 결정되는 지연구간만큼 지연되어 제2 종료펄스(ENDP2)가 발생된다. T23 시점에서 발생되는 제2 종료펄스(ENDP2)에 따라 제2 구간신호(PD2)는 로직로우레벨로 디스에이블된다.
T21 시점에서부터 T23 시점까지의 구간(td21)동안 인에이블되는 제2 구간신호(PD2)는 MOS 트랜지스터의 전류 특성을 갖는 지연소자들에 의해 지연되어 제2 지연구간신호(PDd2)가 생성된다.
제2 지연구간신호(PDd2)는 제2 구간신호(PD2)가 인에이블되는 T21 시점에서부터 지연구간(td22)만큼 지연되어 T22 시점에서 인에이블된다. 따라서, T22 시점에서부터 T23 시점까지의 구간동안 제2 감지신호(DET2)가 로직하이레벨로 인에이블되므로, T22 시점에서부터 제2 모드신호(MODE2)가 로직하이레벨로 인에이블된다.
제2 구간신호(PD2)를 지연시키는 지연구간(td22)이 제2 구간신호(PD2)의 인에이블구간(td21)보다 작아질 때 제2 모드신호(MODE2)가 로직하이레벨로 인에이블되어 MOS 트랜지스터의 전류 특성이 빠른(FAST) 조건임이 확인된다.
도 16을 참고하면 제3 모드신호생성회로(3)는 노어게이트(NOR31)로 구현되어 제1 모드신호(MODE1) 및 제2 모드신호(MODE2)를 입력받아 부정논리합 연산을 수행하여 제3 모드신호(MODE3)를 생성할 수 있다. 제3 모드신호생성회로(3)는 제1 모드신호(MODE1) 및 제2 모드신호(MODE2)가 모두 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 인에이블되는 제3 모드신호(MODE3)를 생성할 수 있다. 제3 모드신호(MODE3)가 로직하이레벨로 인에이블되는 경우 MOS 트랜지스터의 전류 특성이 보통(TYPICAL) 조건임이 확인된다.
앞서, 도 1 내지 도 16에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 17을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 17에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 제1 모드신호생성회로 2: 제2 모드신호생성회로
3: 제3 모드신호생성회로 11: 제1 개시펄스생성회로
12: 제1 종료펄스생성회로 13: 제1 구간신호생성회로
14: 제1 구간신호지연회로 15: 제1 중복구간감지회로
111: 제1 커맨드버퍼 112: 제1 펄스출력기
151: 제1 감지신호생성회로 152: 제1 모드신호출력회로
21: 제2 개시펄스생성회로 22: 제2 종료펄스생성회로
23: 제2 구간신호생성회로 24: 제2 구간신호지연회로
25: 제2 중복구간감지회로 211: 제2 커맨드버퍼
212: 제2 펄스출력기 251: 제2 감지신호생성회로
252: 제2 모드신호출력회로

Claims (20)

  1. 커맨드에 응답하여 제1 모드신호를 생성하되, 제1 모드신호는 제1 MOS 트랜지스터의 전류 특성에 따라 결정되는 제1 구간이 제1 수동소자에 의해 결정되는 제2 구간보다 큰 경우 인에이블되는 제1 모드신호생성회로; 및
    상기 커맨드에 응답하여 제2 모드신호를 생성하되, 제2 모드신호는 제2 수동소자에 의해 결정되는 제3 구간이 제2 MOS 트랜지스터의 전류 특성에 따라 결정되는 제4 구간보다 큰 경우 인에이블되는 제2 모드신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 모드신호는 상기 제1 MOS 트랜지스터의 전류 특성이 느린(SLOW) 조건일 때 인에이블되는 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 모드신호생성회로는
    상기 커맨드를 상기 제1 구간만큼 지연시켜 구간신호를 생성하고, 상기 구간신호를 상기 제2 구간만큼 지연시켜 지연구간신호를 생성하는 반도체장치.
  4. 제 3 항에 있어서, 상기 제1 모드신호생성회로는
    상기 구간신호와 상기 지연구간신호의 인에이블구간이 중복되는 시점에 동기하여 인에이블되는 상기 제1 모드신호를 생성하는 반도체장치.
  5. 제 1 항에 있어서, 상기 제1 모드신호생성회로는
    상기 커맨드가 발생되는 시점부터 상기 제1 구간이 경과되는 시점까지의 구간동안 인에이블되는 구간신호를 생성하는 구간신호생성회로;
    상기 구간신호를 상기 제2 구간만큼 지연시켜 지연구간신호를 생성하는 구간신호지연회로; 및
    상기 구간신호와 상기 지연구간신호에 응답하여 상기 제1 모드신호를 생성하는 중복구간감지회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 구간신호생성회로는 개시펄스 및 종료펄스에 응답하여 상기 구간신호를 생성하되, 상기 종료펄스는 상기 커맨드를 상기 제1 MOS 트랜지스터가 포함된 인버터체인을 통해 지연시켜 생성되는 반도체장치.
  7. 제 5 항에 있어서, 상기 제2 구간은 저항소자의 저항값 및 커패시터의 커패시턴스에 의해 결정되는 지연값에 따라 결정되는 반도체장치.
  8. 제 1 항에 있어서, 상기 제2 모드신호는 상기 제2 MOS 트랜지스터의 전류 특성이 빠른(FAST) 조건일 때 인에이블되는 반도체장치.
  9. 제 1 항에 있어서, 상기 제2 모드신호생성회로는
    상기 커맨드를 상기 제3 구간만큼 지연시켜 구간신호를 생성하고, 상기 구간신호를 상기 제4 구간만큼 지연시켜 지연구간신호를 생성하며, 상기 구간신호와 상기 지연구간신호의 인에이블구간이 중복되는 시점에 동기하여 인에이블되는 상기 제2 모드신호를 생성하는 반도체장치.
  10. 제 1 항에 있어서, 상기 제2 모드신호생성회로는
    상기 커맨드가 발생되는 시점부터 상기 제3 구간이 경과되는 시점까지의 구간동안 인에이블되는 구간신호를 생성하는 구간신호생성회로;
    상기 구간신호를 상기 제4 구간만큼 지연시켜 지연구간신호를 생성하는 구간신호지연회로; 및
    상기 구간신호와 상기 지연구간신호에 응답하여 상기 제2 모드신호를 생성하는 중복구간감지회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 제3 구간은 저항소자의 저항값 및 커패시터의 커패시턴스에 의해 결정되는 지연값에 따라 결정되는 반도체장치.
  12. 제 10 항에 있어서, 상기 구간신호지연회로는 상기 구간신호를 상기 제2 MOS 트랜지스터가 포함된 인버터체인을 통해 지연시켜 상기 지연구간신호를 생성하는 반도체장치.
  13. 제 1 항에 있어서,
    제1 모드신호 및 제2 모드신호가 모두 디스에이블되는 경우 인에이블되는 제3 모드신호를 생성하는 제3 모드신호생성회로를 더 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 제3 모드신호는 제3 MOS 트랜지스터의 전류 특성이 보통(TYPICAL) 조건일 때 인에이블되는 반도체장치.
  15. 커맨드가 발생되는 시점부터 제1 MOS 트랜지스터의 전류 특성에 따라 결정되는 제1 구간이 경과되는 시점까지의 구간동안 인에이블되는 제1 구간신호를 생성하는 제1 구간신호생성회로;
    상기 제1 구간신호를 제1 수동소자에 의해 결정되는 제2 구간만큼 지연시켜 제1 지연구간신호를 생성하는 제1 구간신호지연회로; 및
    상기 제1 구간신호와 상기 제1 지연구간신호에 응답하여 제1 모드신호를 생성하는 제1 중복구간감지회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제1 모드신호는 상기 제1 MOS 트랜지스터의 전류 특성이 느린(SLOW) 조건일 때 인에이블되는 반도체장치.
  17. 제 16 항에 있어서, 상기 제1 구간신호생성회로는 개시펄스 및 종료펄스에 응답하여 상기 제1 구간신호를 생성하되, 상기 종료펄스는 상기 커맨드를 상기 제1 MOS 트랜지스터가 포함된 인버터체인을 통해 지연시켜 생성되는 반도체장치.
  18. 제 16 항에 있어서, 상기 제2 구간은 저항소자의 저항값 및 커패시터의 커패시턴스에 의해 결정되는 지연값에 따라 결정되는 반도체장치.
  19. 제 16 항에 있어서,
    상기 커맨드가 발생되는 시점부터 제2 수동소자에 의해 결정되는 제3 구간이 경과되는 시점까지의 구간동안 인에이블되는 제2 구간신호를 생성하는 제2 구간신호생성회로;
    상기 제2 구간신호를 제2 MOS 트랜지스터의 전류 특성에 따라 결정되는 제4 구간만큼 지연시켜 제2 지연구간신호를 생성하는 제2 구간신호지연회로; 및
    상기 제2 구간신호와 상기 제2 지연구간신호에 응답하여 제2 모드신호를 생성하는 제2 중복구간감지회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제2 모드신호는 상기 제2 MOS 트랜지스터의 전류 특성이 빠른(FAST) 조건일 때 인에이블되는 반도체장치.
KR1020170034873A 2017-03-20 2017-03-20 반도체장치 KR20180106493A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519143B2 (ja) * 1994-11-17 2004-04-12 三菱電機株式会社 電流型インバータ回路、電流型論理回路、電流型ラッチ回路、半導体集積回路、電流型リング発振器、電圧制御発振器及びｐｌｌ回路
GB9707349D0 (en) * 1997-04-11 1997-05-28 Univ Waterloo A dynamic current mode logic family
JP4366858B2 (ja) * 2000-09-18 2009-11-18 ソニー株式会社 Ｍｏｓトランジスタ回路
JP4301760B2 (ja) * 2002-02-26 2009-07-22 株式会社ルネサステクノロジ 半導体装置
JP4342383B2 (ja) * 2004-06-22 2009-10-14 株式会社東芝 半導体記憶装置
KR100718049B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법
KR100861373B1 (ko) * 2007-06-27 2008-10-02 주식회사 하이닉스반도체 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치
KR100956786B1 (ko) * 2008-11-12 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR20160029391A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치의 출력 타이밍 제어 회로 및 방법

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