CN109286390B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括命令输入电路和内部命令发生电路。命令输入电路与时钟信号同步来产生如果外部命令输入给命令输入电路则被使能的输入命令。内部命令发生电路同步于通过将时钟信号的频率分频而产生的第一分时钟信号和第二分时钟信号、根据等待时间信息信号将输入命令延迟预定时段来产生内部命令。所述预定时段被设置成等于第一延迟量与第二延迟量之和，第一延迟量与第二分时钟信号的周期时间的“N”倍相对应，第二延迟量与时钟信号的周期时间的“M”倍相对应。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年7月19日提交的申请号为10-2017-0091396的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及将外部命令延迟等待时间段的半导体器件。
背景技术
半导体器件可以从外部器件接收命令和数据，以及可以响应于命令而将储存在其中的数据输出。例如，如果控制器施加用于读取操作的命令给诸如动态随机存取存储(DRAM)器件的半导体器件，则半导体器件可以响应于读取命令而将储存在其中的数据输出给控制器。在这种情况下，当读取命令输入给半导体器件时，储存在半导体器件中的数据不能立即输出。这是由布置在半导体器件中的信号传输线的电阻-电容(RC)延迟时间以及一些内部操作(诸如数据的对齐操作)所导致的。
为了无误地成功使用半导体器件，可能有必要设置与命令和数据的时序(其被用来执行半导体器件的内部操作)相关的一些参数。例如，可能有必要设置与从命令输入给半导体器件的时间开始直到数据响应于命令而实际储存在半导体器件的存储单元中的时间为止(或者直到储存在半导体器件的存储单元中的数据经由输出焊盘而从半导体器件实际输出的时间为止)的时间段相对应的等待时间。与从读取命令输入给半导体器件的时间开始直到储存在半导体器件中的数据响应于读取命令而从半导体器件实际输出的时间位置的时间段相对应的等待时间可以称作列地址选通(CAS)等待时间CL。
发明内容
根据一个实施例，一种半导体器件包括命令输入电路和内部命令发生电路。命令输入电路与时钟信号同步来产生如果外部命令输入给命令输入电路则被使能的输入命令。内部命令发生电路同步于通过将时钟信号的频率分频而产生的第一分时钟信号和第二分时钟信号、根据等待时间信息信号将输入命令延迟预定时段来产生内部命令。所述预定时段被设置成等于第一延迟量与第二延迟量之和，第一延迟量与第二分时钟信号的周期时间的“N”倍相对应，第二延迟量与时钟信号的周期时间的“M”倍相对应
根据另一实施例，一种半导体器件包括选择命令发生电路和选择/传输电路。选择命令发生电路同步于通过将时钟信号的频率分频而产生的第一分时钟信号和第二分时钟信号、根据等待时间信息信号将从外部命令产生的输入命令延迟预定时段来产生多个选择命令。选择/传输电路检测外部命令输入的时间，以及根据检测结果来输出所述多个选择命令中的任意一个作为内部命令。所述预定时段被设置成等于第一延迟量与第二延迟量之和，第一延迟量对应于第二分时钟信号的周期时间的“N”倍，第二延迟量对应于时钟信号的周期时间的“M”倍。
附图说明
基于附图和所附详细说明，本公开的各个实施例将变得更加明显，在附图中：
图1是图示根据本公开的一个实施例的半导体器件的配置的框图；
图2是图示图1的半导体器件中包括的命令输入电路的配置的电路图；
图3是图示图1的半导体器件中包括的分频电路的配置的电路图；
图4是图示图1的半导体器件中包括的选择命令发生电路的配置的框图；
图5是图示图4的选择命令发生电路中包括的偏移电路的配置的电路图；
图6是图示图4的选择命令发生电路中包括的脉冲宽度控制电路的配置的电路图；
图7是图示图4的选择命令发生电路中包括的选择命令输出电路的配置的电路图；
图8是图示图1的半导体器件中包括的选择/传输电路的配置的框图；
图9是图示图8的选择/传输电路中包括的相位信号发生电路的操作的时序图；
图10是图示图8的选择/传输电路中包括的相位信号发生电路的操作的表；
图11是图示图8的选择/传输电路中包括的比较电路的示例配置的框图；
图12是图示图11中所示的比较电路的操作的表；
图13是图示图11的比较电路中包括的第一逻辑电路的配置的框图；
图14是图示图11的比较电路中包括的第二逻辑电路的框图；
图15是图示图13和图14中所示的加法器中的任意一个的示例的电路图；
图16是图示图8的选择/传输电路中包括的比较电路的另一示例的配置的框图；以及
图17是图示包括图1至图16中所示的半导体器件的电子系统的配置的框图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明的目的，而非意图限制本公开的范围。
如图1中所示，根据一个实施例的半导体器件可以包括命令输入电路10、分频电路20、内部命令发生电路30和内部电路40。
命令输入电路10可以同步于时钟信号CLK而产生如果外部命令EX_CMD输入给命令输入电路10则被使能的输入命令CMD_L1。命令输入电路10可以同步于时钟信号CLK而产生如果外部命令EX_CMD输入给命令输入电路10则在预定时段期间被使能的输入命令CMD_L1。虽然外部命令EX_CMD用单信号线示出，但是外部命令EX_CMD可以被设置成包括多个位且可以经由传输地址、命令和数据中的至少一种的线路来传输。外部命令EX_CMD可以通过控制半导体器件或测试装置来测试半导体器件的特性(例如，一些电学参数)的控制器来提供。
分频电路20可以将时钟信号CLK的频率分频以产生第一分时钟信号CLK_2N和第二分时钟信号CLK_4N。分频电路20可以将时钟信号CLK的频率分频以产生具有为时钟信号CLK的频率的一半的频率的第一分时钟信号CLK_2N。换言之，第一分时钟信号CLK_2N可以具有为时钟信号CLK的频率的2N分之一的频率。分频电路20可以将时钟信号CLK的频率分频以产生具有为时钟信号CLK的频率的四分之一的频率的第二分时钟信号CLK_4N。换言之，第二分时钟信号CLK_4N可以具有为第一分时钟信号CLK_2N的频率的2N分之一的频率。第一分时钟信号CLK_2N可以被产生成具有为时钟信号CLK的周期时间的两倍的周期时间，而第二分时钟信号CLK_4N可以被产生成具有为时钟信号CLK的周期时间的四倍的周期时间。在一些实施例中，第一分时钟信号CLK_2N和第二分时钟信号CLK_4N可以被产生成具有为时钟信号CLK的周期时间的多倍的周期时间。
内部命令发生电路30可以包括选择命令发生电路31和选择/传输电路32。
选择命令发生电路31可以同步于第一分时钟信号CLK_2N和第二分时钟信号CLK_4N而根据等待时间信息信号LTC<1:N>的第二组LTC<3:N>将输入命令CMD_L1延迟预定时段以产生多个选择命令，例如，第一选择命令到第七选择命令SCMD<1:7>。预定时段可以被设置成具有根据等待时间信息信号LTC<1:N>来确定的延迟量的等待时间。预定时段可以被设置成与第二分时钟信号CLK_4N的周期时间的“N”倍相对应的第一延迟量和与时钟信号CLK的周期时间的“M”倍相对应的第二延迟量之和。数字“N”和“M”可以为自然数。之后将详细描述设置第一延迟量和第二延迟量的方法。等待时间信息信号LTC<1:N>可以为用于设置半导体器件的等待时间的信号。等待时间信息信号LTC<1:N>的第一组LTC<1:2>可以为用于设置第二延迟量的信号。等待时间信息信号LTC<1:N>的第二组LTC<3:N>可以为用于设置第一延迟量的信号。等待时间可以定义成从外部命令EX_CMD输入给半导体器件的时间开始直到与外部命令EX_CMD相对应的内部操作完全终止的时间为止的待用时间。例如，等待时间可以为与从用于读取操作的外部命令EX_CMD输入给半导体器件的时间开始直到数据从半导体器件实际输出的时间为止的时间段相对应的CAS等待时间CL。
选择/传输电路32可以检测外部命令EX_CMD输入给半导体器件的时间，以及可以根据检测结果来将多个选择命令SCMD<1:7>中的任意一个输出而作为内部命令ICMD。选择/传输电路32可以将等待时间信息信号LTC<1:N>的第一组LTC<1:2>与根据外部命令EX_CMD的输入时间而产生的相位信号(图8的PH<1:2>)相比较来产生使能信号EN<1:7>。选择/传输电路32可以响应于外部命令EX_CMD而将多个选择命令SCMD<1:7>中的任意一个输出而作为内部命令ICMD。
如上所述，内部命令发生电路30可以同步于第一分时钟信号CLK_2N和第二分时钟信号CLK_4N而根据等待时间信息信号LTC<1:N>将输入命令CMD_L1延迟预定时段来产生内部命令ICMD。
内部电路40可以响应于内部命令ICMD而执行各种内部操作之一。内部电路40可以通过使用响应于内部命令ICMD而接收或输出数据的通用存储电路来实施。内部电路40可以根据实施例而使用易失性存储电路或非易失性存储电路来实施。
参见图2，命令输入电路10可以包括第一锁存命令发生电路11、第二锁存命令发生电路12、第三锁存命令发生电路13和输入命令发生电路14。
第一锁存命令发生电路11可以响应于时钟信号CLK而输出外部命令EX_CMD作为第一锁存命令LC1。第一锁存命令发生电路11可以与时钟信号CLK的上升沿同步以锁存外部命令EX_CMD以及输出锁存的外部命令EX_CMD作为第一锁存命令LC1。第一锁存命令发生电路11可以使用通用触发器F/F来实施。
第二锁存命令发生电路12可以响应于时钟信号CLK而输出第一锁存命令LC1作为第二锁存命令LC2。第二锁存命令发生电路12可以与时钟信号CLK的上升沿同步以锁存第一锁存命令LC1以及输出锁存的第一锁存命令LC1作为第二锁存命令LC2。第二锁存命令发生电路12可以使用通用触发器F/F来实施。
第三锁存命令发生电路13可以响应于时钟信号CLK而输出第二锁存命令LC2作为第三锁存命令LC3。第三锁存命令发生电路13可以与时钟信号CLK的上升沿同步以锁存第二锁存命令LC2以及输出锁存的第二锁存命令LC2作为第三锁存命令LC3。第三锁存命令发生电路13可以使用通用触发器F/F来实施。
输入命令发生电路14可以产生响应于第一锁存命令LC1、第二锁存命令LC2和第三锁存命令LC3而被使能的输入命令CMD_L1。输入命令发生电路14可以产生如果第一锁存命令LC1、第二锁存命令LC2和第三锁存命令LC3中的至少一个被使能成具有逻辑“高”电平则被使能成具有逻辑“高”电平的输入命令CMD_L1。输入命令发生电路14可以对第一锁存命令LC1、第二锁存命令LC2和第三锁存命令LC3执行逻辑或运算以产生输入命令CMD_L1。
参见图3，分频电路20可以包括第一分时钟发生电路21和第二分时钟发生电路22。
第一分时钟发生电路21可以将时钟信号CLK的频率分频以产生第一分时钟信号CLK_2N。第一分时钟发生电路21可以依照响应于时钟信号CLK的上升沿而出现的电平转变来产生第一分时钟信号CLK_2N。第一分时钟信号CLK_2N可以被产生成具有为时钟信号CLK的频率的一半的频率。
第二分时钟发生电路22可以将第一分时钟信号CLK_2N的频率分频以产生第二分时钟信号CLK_4N。第二分时钟发生电路22可以依照响应于第一分时钟信号CLK_2N的上升沿而出现的电平转变来产生第二分时钟信号CLK_4N。第二分时钟信号CLK_4N可以被产生成具有为时钟信号CLK的频率的四分之一的频率。
参见图4，选择命令发生电路31可以包括控制信号发生电路310、偏移电路320、脉冲宽度控制电路330和选择命令输出电路340。
控制信号发生电路310可以将等待时间信息信号LTC<1:N>的第二组LTC<3:N>解码以产包括第一控制信号至第M控制信号的控制信号CON<1:M>，第一控制信号至第M控制信号之一被选择性使能。控制信号CON<1:M>可以为用于设置第一延迟量的信号。
偏移电路320可以响应于控制信号CON<1:M>而同步于第二分时钟信号CLK_4N将输入命令CMD_L1延迟第一延迟量来产生第一偏移命令CMD_L2。第一延迟量可以根据控制信号CON<1:M>而被设置成第二分时钟信号CLK_4N的周期时间的“N”倍。
脉冲宽度控制电路330可以同步于时钟信号CLK、第一分时钟信号CLK_2N和第二分时钟信号CLK_4N而控制第一偏移命令CMD_L2的脉冲宽度以产生第二偏移命令CMD_L3。第二偏移命令CMD_L3可以被产生成具有等于时钟信号CLK的一个周期时间的脉冲宽度。
响应于使能信号EN<1:7>，选择命令输出电路340可以与时钟信号CLK同步来输出第二偏移命令CMD_L3作为多个选择命令SCMD<1:7>之一。
参见图5，偏移电路320可以包括第一延迟电路321、第二延迟电路322和第M延迟电路323。
第一延迟电路321可以响应于第一控制信号CON<1>而与第二分时钟信号CLK_4N的上升沿同步来输出接地电压VSS或输入命令CMD_L1作为第一延迟命令DC<1>。如果第一控制信号CON<1>被禁止成具有逻辑“低”电平，则第一延迟电路321可以与第二分时钟信号CLK_4N的上升沿同步来输出接地电压VSS作为第一延迟命令DC<1>。如果第一控制信号CON<1>被使能成具有逻辑“高”电平，则第一延迟电路321可以与第二分时钟信号CLK_4N的上升沿同步来输出延迟的输入命令CMD_L1作为第一延迟命令DC<1>。第一延迟电路321可以被设计成具有与第二分时钟信号CLK_4N的一个周期时间相对应的延迟时间。
第二延迟电路322可以响应于第二控制信号CON<2>而与第二分时钟信号CLK_4N的上升沿同步来输出输入命令CMD_L1或第一延迟命令DC<1>作为第二延迟命令DC<2>。如果第二控制信号CON<2>被禁止成具有逻辑“低”电平，则第二延迟电路322可以与第二分时钟信号CLK_4N的上升沿同步来输出延迟的第一延迟命令DC<1>作为第二延迟命令DC<2>。如果第二控制信号CON<2>被使能成具有逻辑“高”电平，则第二延迟电路322可以与第二分时钟信号CLK_4N的上升沿同步来输出延迟的输入命令CMD_L1作为第二延迟命令DC<2>。第二延迟电路322可以被设计成具有与第二分时钟信号CLK_4N的一个周期时间相对应的延迟时间。
第M延迟电路323可以响应于第M控制信号CON<M>而与第二分时钟信号CLK_4N的上升沿同步来输出输入命令CMD_L1或第(M-1)延迟命令DC<M-1>作为第一偏移命令CMD_L2。如果第M控制信号CON<M>被禁止成具有逻辑“低”电平，则第M延迟电路323可以与第二分时钟信号CLK_4N的上升沿同步来输出延迟的第(M-1)延迟命令DC<M-1>作为第一偏移命令CMD_L2。如果第M控制信号CON<M>被使能成具有逻辑“高”电平，则第M延迟电路323可以与第二分时钟信号CLK_4N的上升沿同步来输出延迟的输入命令CMD_L1作为第一偏移命令CMD_L2。第M延迟电路323可以被设计成具有与第二分时钟信号CLK_4N的一个周期时间相对应的延迟时间。
第三延迟电路到第(M-1)延迟电路(未示出)中的各个延迟电路除输入信号和输出信号之外可以被实施成与第二延迟电路322或第M延迟电路323具有实质上相同的配置。相应地，第三延迟电路至第(M-1)延迟电路中的各个延迟电路可以与第二延迟电路322或第M延迟电路323执行实质上相同的操作。因此，在下文中将省略对第三延迟电路到第(M-1)延迟电路(未示出)的描述。此外，偏移电路320中包括的延迟电路的数量可以被设置成等于控制信号CON<1:M>的位数，即，第一控制信号至第M控制信号CON<1:M>的数量。
在下文中将更充分地描述用于通过将输入命令CMD_L1延迟第一延迟量来产生第一偏移命令CMD_L2的操作，第一延迟量根据控制信号CON<1:M>来设置。
如果第一控制信号CON<1>被使能，则偏移电路320可以将输入命令CMD_L1延迟第一延迟量来产生第一偏移命令CMD_L2，第一延迟量被确定为第二分时钟信号CLK_4N的周期时间的“M”倍。
如果第二控制信号CON<2>被使能，则偏移电路320可以将输入命令CMD_L1延迟第一延迟量来产生第一偏移命令CMD_L2，第一延迟量被确定为第二分时钟信号CLK_4N的周期时间的“(M-1)”倍。
如果第M控制信号CON<M>被使能，则偏移电路320可以将输入命令CMD_L1延迟第一延迟量来产生第一偏移命令CMD_L2，第一延迟量被确定为第二分时钟信号CLK_4N的一个周期时间。
参见图6，脉冲宽度控制电路330可以包括第一信号传输电路331、第二信号传输电路332、第三信号传输电路333、第四信号传输电路334和第五信号传输电路335。
第一信号传输电路331可以与第二分时钟信号CLK_4N同步来输出第一偏移命令CMD_L2作为第一传输信号TS<1>。第一信号传输电路331可以与第二分时钟信号CLK_4N的上升沿同步以输出第一偏移命令CMD_L2作为第一传输信号TS<1>。
第二信号传输电路332可以响应于第一传输信号TS<1>而输出第三传输信号TS<3>作为第二传输信号TS<2>。如果第一传输信号TS<1>被产生成具有逻辑“高”电平，则第二信号传输电路332可以将第三传输信号TS<3>反相以输出反相的第三传输信号TS<3>作为第二传输信号TS<2>。
第三信号传输电路333可以与第一分时钟信号CLK_2N同步来输出第二传输信号TS<2>作为第三传输信号TS<3>。第三信号传输电路333可以与第一分时钟信号CLK_2N的上升沿同步以输出第二传输信号TS<2>作为第三传输信号TS<3>。
第四信号传输电路334可以响应于第三传输信号TS<3>而输出第二偏移命令CMD_L3作为第四传输信号TS<4>。如果第三传输信号TS<3>被产生成具有逻辑“高”电平，则第四信号传输电路334可以将第二偏移命令CMD_L3反相以输出反相的第二偏移命令CMD_L2作为第四传输信号TS<4>。
第五信号传输电路335可以与时钟信号CLK同步来输出第四传输信号TS<4>作为第二偏移命令CMD_L3。第五信号传输信号335可以与时钟信号CLK的上升沿同步以输出第四传输信号TS<4>作为第二偏移命令CMD_L3。
参见图7，选择命令输出电路340可以包括第一输出电路341、第二输出电路342、第三输出电路(未示出)、第四输出电路(未示出)、第五输出电路(未示出)、第六输出电路(未示出)和第七输出电路343。
响应于第一使能信号EN<1>，第一输出电路341可以与时钟信号CLK同步来输出第二偏移命令CMD_L3作为第一选择命令SCMD<1>。如果第一使能信号EN<1>具有逻辑“低”电平，则第一输出电路341可以与时钟信号CLK同步来输出第二偏移命令CMD_L3作为第一选择命令SCMD<1>。
响应于第二使能信号EN<2>，第二输出电路342可以与时钟信号CLK同步来输出第一选择命令SCMD<1>作为第二选择命令SCMD<2>。如果第二使能信号EN<2>具有逻辑“低”电平，则第二输出电路342可以与时钟信号CLK同步来输出第一选择命令SCMD<1>作为第二选择命令SCMD<2>。如果第二使能信号EN<2>具有逻辑“高”电平，则第二输出电路342可以输出具有逻辑“低”电平的第二选择命令SCMD<2>。
响应于第三使能信号EN<3>，第三输出电路(未示出)可以与时钟信号CLK同步来输出第二选择命令SCMD<2>作为第三选择命令SCMD<3>。如果第三使能信号EN<3>具有逻辑“低”电平，则第三输出电路可以与时钟信号CLK同步来输出第二选择命令SCMD<2>作为第三选择命令SCMD<3>。如果第三使能信号EN<3>具有逻辑“高”电平，则第三输出电路可以输出具有逻辑“低”电平的第三选择命令SCMD<3>。
响应于第四使能信号EN<3>，第四输出电路(未示出)可以与时钟信号CLK同步来输出第三选择命令SCMD<3>作为第四选择命令SCMD<4>。如果第四使能信号EN<4>具有逻辑“低”电平，则第四输出电路可以与时钟信号CLK同步来输出第三选择命令SCMD<3>作为第四选择命令SCMD<4>。如果第四使能信号EN<4>具有逻辑“高”电平，则第四输出电路可以输出具有逻辑“低”电平的第四选择命令SCMD<4>。
响应于第五使能信号EN<5>，第五输出电路(未示出)可以与时钟信号CLK同步来输出第四选择命令SCMD<4>作为第五选择命令SCMD<5>。如果第五使能信号EN<5>具有逻辑“低”电平，则第五输出电路可以与时钟信号CLK同步来输出第四选择命令SCMD<4>作为第五选择命令SCMD<5>。如果第五使能信号EN<5>具有逻辑“高”电平，则第五输出电路可以输出具有逻辑“低”电平的第五选择命令SCMD<5>。
响应于第六使能信号EN<6>，第六输出电路(未示出)可以与时钟信号CLK同步来输出第五选择命令SCMD<5>作为第六选择命令SCMD<6>。如果第六使能信号EN<6>具有逻辑“低”电平，则第六输出电路可以与时钟信号CLK同步来输出第五选择命令SCMD<5>作为第六选择命令SCMD<6>。如果第六使能信号EN<6>具有逻辑“高”电平，则第六输出电路可以输出具有逻辑“低”电平的第六选择命令SCMD<6>。
响应于第七使能信号EN<7>，第七输出电路可以与时钟信号CLK同步来输出第六选择命令SCMD<6>作为第七选择命令SCMD<7>。如果第七使能信号EN<7>具有逻辑“低”电平，则第七输出电路可以与时钟信号CLK同步来输出第六选择命令SCMD<6>作为第七选择命令SCMD<7>。如果第七使能信号EN<7>具有逻辑“高”电平，则第七输出电路可以输出具有逻辑“低”电平的第七选择命令SCMD<7>。
如果第一使能信号EN<1>被使能，则第二延迟量可以被设置成时钟信号CLK的一个周期时间，而如果第一使能信号和第二使能信号EN<1:2>被使能，则第二延迟量可以被设置成时钟信号CLK的周期时间的两倍。如果第一使能信号至第三使能信号EN<1:3>被使能，则第二延迟量可以被设置成时钟信号CLK的周期时间的三倍，而如果第一使能信号至第四使能信号EN<1:4>被使能，则第二延迟量可以被设置成时钟信号CLK的周期时间的四倍。如果第一使能信号至第五使能信号EN<1:5>被使能，则第二延迟量可以被设置成时钟信号CLK的周期时间的五倍，而如果第一使能信号至第六使能信号EN<1:6>被使能，则第二延迟量可以被设置成时钟信号CLK的周期时间的六倍。如果第一使能信号至第七使能信号EN<1:7>被使能，则第二延迟量可以被设置成时钟信号CLK的周期时间的七倍。
参见图8，选择/传输电路32可以包括相位信号发生电路350、比较电路360和内部命令输出电路370。
相位信号发生电路350可以响应于外部命令EXT_CMD而根据第一分时钟信号CLK_2N和第二分时钟信号CLK_4N来产生相位信号PH<1:2>。相位信号发生电路350可以根据外部命令EXT_CMD输入给相位信号发生电路350的时间处的第一分时钟信号CLK_2N和第二分时钟信号CLK_4N的逻辑电平来产生相位信号PH<1:2>。之后将参照图9和图10来详细描述用于产生相位信号PH<1:2>的操作。
比较电路360可以将相位信号PH<1:2>与等待时间信息信号LTC<1:N>的第一组LTC<1:2>相比较来产生使能信号EN<1:7>。比较电路360可以产生相位信号PH<1:2>的互补信号，以及可以将相位信号PH<1:2>的互补信号加到等待时间信息信号LTC<1:N>的第一组LTC<1:2>来产生使能信号EN<1:7>。比较电路360可以根据外部命令EXT_CMD输入的时间来从等待时间信息信号LTC<1:N>的第一组LTC<1:2>减去相位信号PH<1:2>来产生包括关于第二延迟量的信息的使能信号EN<1:7>。
内部命令输出电路370可以响应于使能信号EN<1:7>而输出多个选择命令SCMD<1:7>中的任意一个作为内部命令ICMD。
在下文中将参照图9来描述相位信号发生电路350的拥有根据外部命令EXT_CMD的输入时间来产生相位信号PH<1:2>的操作。
在图9中，时间“T0”和“T3”可以对应于与外部命令EXT_CMD的输入时间相比的参考时间点。
如果外部命令EXT_CMD在时间“T1”处输入给相位信号发生电路350，则第一分时钟信号CLK_2N可以具有逻辑“低(0)”电平，而第二分时钟信号CLK_4N可以具有逻辑“高(1)”电平。在这种情况下，相位信号发生电路350可以产生具有逻辑“低(0)”电平的第一相位信号PH<1>和具有逻辑“高(1)”电平的第二相位信号PH<2>。第一相位信号PH<1>具有逻辑“低(0)”电平而第二相位信号PH<2>具有逻辑“高(1)”电平的情况意味着外部命令EXT_CMD在从时间点“T0”开始经过了时钟信号CLK的周期时间的两倍的时间处输入。
如果外部命令EXT_CMD在时间“T2”处输入给相位信号发生电路350，则第一分时钟信号CLK_2N可以具有逻辑“低(0)”电平且第二分时钟信号CLK_4N可以具有逻辑“低(0)”电平。在这种情况下，相位信号发生电路350可以产生具有逻辑“低(0)”电平的第一相位信号PH<1>和具有逻辑“低(0)”电平的第二相位信号PH<2>。第一相位信号PH<1>具有逻辑“低(0)”电平且第二相位信号PH<2>具有逻辑“低(0)”电平意味着外部命令EXT_CMD在从时间“T0”开始经过了时钟信号CLK的周期时间的四倍的时间处输入。
如果外部命令EXT_CMD在时间“T4”处输入给相位信号发生电路350，则第一分时钟信号CLK_2N可以具有逻辑“高(1)”电平且第二分时钟信号CLK_4N可以具有逻辑“高(1)”电平。在这种情况下，相位信号发生电路350可以产生具有逻辑“高(1)”电平的第一相位信号PH<1>和具有逻辑“低(0)”电平的第二相位信号PH<2>。第一相位信号PH<1>具有逻辑“高(1)”电平而第二相位信号PH<2>具有逻辑“低(0)”电平意味着外部命令EXT_CMD在从时间“T3”开始经过了时钟信号CLK的一个周期时间的时间处输入。
在下文中将参照图10来描述根据第一分时钟信号CLK_2N和第二分时钟信号CLK_4N的逻辑电平来产生第一相位信号和第二相位信号PH<1:2>的各个逻辑组合。此外，在下文中将参照图10来描述相位信号PH<1:2>的各个互补信号。
参见图10，如果第一分时钟信号CLK_2N具有逻辑“低(0)”电平且第二分时钟信号CLK_4N具有逻辑“低(0)”电平，则第一相位信号PH<1>可以被产生成具有逻辑“低(0)”电平且第二相位信号PH<2>可以被产生成具有逻辑“低(0)”电平。在这种情况下，相位信号PH<1:2>的互补信号可以被设置成具有与十进制数字“0”相对应的二进制数字“000”。
如果第一分时钟信号CLK_2N具有逻辑“高(1)”电平且第二分时钟信号CLK_4N具有逻辑“高(1)”电平，则第一相位信号PH<1>可以被产生成具有逻辑“高(1)”电平而第二相位信号PH<2>可以被产生成具有逻辑“低(0)”电平。在这种情况下，相位信号PH<1:2>的互补信号可以被设置成具有与十进制数字“-1”相对应的二进制数字“111”。
如果第一分时钟信号CLK_2N具有逻辑“低(0)”电平而第二分时钟信号CLK_4N具有逻辑“高(1)”电平，则第一相位信号PH<1>可以被产生成具有逻辑“低(0)”电平而第二相位信号PH<2>可以被产生成具有逻辑“高(1)”电平。在这种情况下，相位信号PH<1:2>的互补信号可以被设置成具有与十进制数字“-2”相对应的二进制数字“110”。
如果第一分时钟信号CLK_2N具有逻辑“高(1)”电平而第二分时钟信号CLK_4N具有逻辑“低(0)”电平，则第一相位信号PH<1>可以被产生成具有逻辑“高(1)”电平且第二相位信号PH<2>可以被产生成具有逻辑“高(1)”电平。在这种情况下，相位信号PH<1:2>的互补信号可以被设置成具有与十进制数字“-3”相对应的二进制数字“101”。
参见图11，与图8中所示的比较电路的示例相对应的比较电路360a可以包括第一相位差信号发生电路361和第一解码器362。
第一相位差信号发生电路361可以包括反相器IV31、第一逻辑电路3611和第二逻辑电路3612。缓冲器IV31可以反相地缓冲相位信号PH<1:2>来产生与相位信号PH<1:2>的一个信号的互补相对应的反相相位信号PHB<1:2>。第一逻辑电路3611可以将二进制数字“001”加到反相相位信号PHB<1:2>来产生与相位信号PH<1:2>的两个信号的互补相对应的求和信号SUM<1:3>。第二逻辑电路3612可以将求和信号SUM<1:3>加到等待时间信息信号LTC<1:N>的第一组LTC<1:2>来产生包括第一相位差信号至第三相位差信号RED<1:3>的相位差信号RED<1:3>。第一相位差信号发生电路361可以产生相位信号PH<1:2>的互补信号，以及可以将相位信号PH<1:2>的互补信号加到等待时间信息信号LTC<1:N>的第一组LTC<1:2>来产生相位差信号RED<1:3>。换言之，第一相位差信号发生电路361可以产生等待时间信息信号LTC<1:N>的互补信号，以及将等待时间信息信号LTC<1:N>的互补信号加到相位信号PH<1:2>来产生相位差信号RED<1:3>。
第一解码器362可以将相位差信号RED<1:3>解码来产生使能信号EN<1:7>。第一解码器362可以使用通用解码器来实施。
在下文中将参照图12来描述可以根据相位差信号RED<1:3>的逻辑电平组合来使能的使能信号EN<1:7>。此外，在下文中将参照图12来描述根据使能信号EN<1:7>来设置的第二延迟量。
如果第三相位差信号RED<3>具有逻辑“高(1)”电平、第二相位差信号RED<2>具有逻辑“低(0)”电平以及第一相位差信号RED<1>具有逻辑“高(1)”电平，则可以使能第一使能信号EN<1>。使能信号EN<1:7>的第一使能信号EN<1>被使能的情况意味着第二延迟量对应于十进制数字“-3”。即，使能信号EN<1:7>的第一使能信号EN<1>被使能的情况意味着外部命令EXT_CMD比时钟信号CLK的参考时间早时钟信号CLK的三倍周期时间输入。
如果第三相位差信号RED<3>具有逻辑“高(1)”电平、第二相位差信号RED<2>具有逻辑“高(1)”电平以及第一相位差信号RED<1>具有逻辑“低(0)”电平，则可以使能第一使能信号和第二使能信号EN<1:2>。这种情况意味着第二延迟量对应于十进制数字“-2”。即，使能信号EN<1:7>的第一使能信号和第二使能信号EN<1:2>被使能的情况意味着外部命令EXT_CMD比时钟信号CLK的参考时间早时钟信号CLK的两倍周期时间输入。
如果第三相位差信号RED<3>具有逻辑“高(1)”电平、第二相位差信号RED<2>具有逻辑“高(1)”电平以及第一相位差信号RED<1>具有逻辑“高(1)”电平，则可以使能第一使能信号至第三使能信号EN<1:3>。这种情况意味着第二延迟量对应于十进制数字“-1”。即，使能信号EN<1:7>的第一使能信号至第三使能信号EN<1:3>被使能的情况意味着外部命令EXT_CMD比时钟信号CLK的参考时间早时钟信号CLK的一个周期时间输入。
如果第三相位差信号RED<3>具有逻辑“低(0)”电平、第二相位差信号RED<2>具有逻辑“低(0)”电平以及第一相位差信号RED<1>具有逻辑“低(0)”电平，则可以使能第一使能信号至第四使能信号EN<1:4>。这种情况意味着第二延迟量对应于十进制数字“0”。即，使能信号EN<1:7>的第一使能信号至第四使能信号EN<1:4>被使能的情况意味着外部命令EXT_CMD在时钟信号CLK的参考时间处输入。
如果第三相位差信号RED<3>具有逻辑“低(0)”电平、第二相位差信号RED<2>具有逻辑“低(0)”电平以及第一相位差信号RED<1>具有逻辑“高(1)”电平，则可以使能第一使能信号至第五使能信号EN<1:5>。这种情况意味着第二延迟量对应于十进制数字“+1”。即，使能信号EN<1:7>的第一使能信号至第五使能信号EN<1:5>被使能的情况意味着外部命令EXT_CMD在从时钟信号CLK的参考时间开始经过了时钟信号CLK的一个周期时间的时间处输入。
如果第三相位差信号RED<3>具有逻辑“低(0)”电平、第二相位差信号RED<2>具有逻辑“高(1)”电平以及第一相位差信号RED<1>具有逻辑“低(0)”电平，则可以使能第一使能信号至第六使能信号EN<1:6>。这种情况意味着第二延迟量对应于十进制数字“+2”。即，使能信号EN<1:7>的第一使能信号至第六使能信号EN<1:6>被使能的情况意味着外部命令EXT_CMD在从时钟信号CLK的参考时间开始经过了时钟信号CLK的两倍周期时间的时间处输入。
如果第三相位差信号RED<3>具有逻辑“低(0)”电平、第二相位差信号RED<2>具有逻辑“高(1)”电平以及第一相位差信号RED<1>具有逻辑“高(1)”电平，则可以使能第一使能信号至第七使能信号EN<1:7>。这种情况意味着第二延迟量对应于十进制数字“+3”。即，第一使能信号至第七使能信号EN<1:7>全部被使能的情况意味着外部命令EXT_CMD在从时钟信号CLK的参考时间开始经过了时钟信号CLK的三倍周期时间的时间处输入。
参见图13，第一逻辑电路3611可以包括第一加法器FA11、第二加法器FA12和第三加法器FA13。
第一加法器FA11可以将第一反相相位信号PHB<1>加到二进制数字“1”来产生第一求和信号SUM<1>和第一进位信号C<1>。第一进位信号C<1>可以为包括如下信息的信号：在第一反相相位信号PHB<1>加到二进制数字“1”之后是否出现进位。
第二加法器FA12可以对第二反相相位信号PHB<2>、二进制数字“0”以及第一进位信号C<1>执行逻辑或运算来产生第二求和信号SUM<2>和第二进位信号C<2>。第二进位信号C<2>可以为包括如下信息的信号：在对第二反相相位信号PHB<2>、二进制数字“0”以及第一进位信号C<1>的逻辑或运算执行之后是否出现进位。
第三加法器FA13可以对二进制数字“0”、二进制数字“0”以及第二进位信号C<2>执行逻辑或运算来产生第三求和信号SUM<3>。
参见图14，第二逻辑电路3612可以包括第四加法器FA21、第五加法器FA22和第六加法器FA23。
第四加法器FA21可以对第一求和信号SUM<1>、第一等待时间信息信号LTC<1>以及二进制数字“0”执行逻辑或运算来产生第一相位差信号RED<1>和第三进位信号C<3>。第三进位信号C<3>可以为包括如下信息的信号：在对第一求和信号SUM<1>、第一等待时间信息信号LTC<1>以及二进制数字“0”执行逻辑或运算之后是否出现进位。
第五加法器FA22可以对第二求和信号SUM<2>、第二等待时间信息信号LTC<2>以及第三进位信号C<3>执行逻辑或运算来产生第二相位差信号RED<2>和第四进位信号C<4>。第四进位信号C<4>可以为包括如下信息的信号：在对第二求和信号SUM<2>、第二等待时间信息信号LTC<2>以及第三进位信号C<3>执行逻辑或运算之后是否出现进位。
第六加法器FA23可以对第三求和信号SUM<3>、二进制数字“0”以及第四进位信号C<4>执行逻辑或运算来产生第三相位差信号RED<3>。
图15是图示图13和图14中所示的第一加法器至第六加法器FA11、FA12、FA13、FA21、FA22和FA23中的任意一个的电路图。
图15中所示的加法器可以包括异或门EOR11和EOR12、与门AND11和AND12以及或门OR11。
图15中所示的输入端子A可以对应于图13和图14中所示的输入端子A中的任意一个，以及图15中所示的输入端子B可以对应于图13和图14中所示的输入端子B中的任意一个。此外，图15中所示的输入端子CIN可以对应于图13和图14中所示的输入端子CIN中的任意一个，以及图15中所示的输出端子OUT可以对应于图13和图14中所示的输出端子OUT中的任意一个。此外，图15中所示的输出端子COUT可以对应于图13和图14中所示的输出端子COUT中的任意一个。
图15中所示的加法器可以使用通用全加法器来实施。
参见图16，与图8中所示的比较电路360的另一示例相对应的比较电路360b可以包括第二相位差信号发生电路363和第二解码器364。
第二相位差信号发生电路363可以包括缓冲器IV32、第三逻辑电路3631和第四逻辑电路3632。缓冲器IV32可以反相地缓冲等待时间信息信号LTC<1:N>的第一组LTC<1:2>来产生与第一组LTC<1:2>的一个信号的互补相对应的反相等待时间信息信号LTCB<1:2>。第三逻辑电路3631可以将二进制数字“001”加到反相等待时间信息信号LTCB<1:2>来产生与第一组LTC<1:2>的两个信号的互补相对应的求和信号SUM<1:3>。第四逻辑电路3632可以将求和信号SUM<1:3>加到相位信号PH<1:2>来产生相位差信号RED<1:3>。
第二解码器364可以将相位差信号RED<1:3>解码来产生使能信号EN<1:7>。第二解码器364可以使用通用解码器来实施。
除输入信号和输出信号可以不同外，图16中所示的第三逻辑电路3631可以被实施成与图13中所示的第一逻辑电路3611具有实质上相同的配置。此外，除输入信号和输出信号可以不同外，图16中所示的第四逻辑电路3632可以被实施成与图14中所示的第二逻辑电路3612具有实质上相同的配置。相应地，第三逻辑电路3631可以与第一逻辑电路3611执行实质上相同的操作，而第四逻辑电路3632可以与第二逻辑电路3612执行实质上相同的操作。因此，在下文中将省略对第三逻辑电路3631和第四逻辑电路3632的详细描述。
在下文中将结合示例来描述具有前述配置的半导体器件的操作，在示例中根据等待时间信息信号LTC<1:N>来确定的外部命令的延迟时间段被设置成等于时钟信号CLK的周期时间的十五倍。在这种情况下，假定外部命令EX_CMD比时钟信号CLK的参考时间早时钟信号CLK的两倍周期时间输入。
在下面的描述中，等待时间信息信号LTC<1:N>的第二组LTC<3:N>可以被输入，使得第一延迟量被设置成等于第二分时钟信号CLK_4N的周期时间的三倍，而等待时间信息信号LTC<1:N>的第一组LTC<1:2>可以被输入，使得第一延迟量被设置成等于时钟信号CLK的一个周期时间。
响应于输入给命令输入电路10的外部命令EX_CMD，命令输入电路10可以与时钟信号CLK同步来产生在预定时段期间使能的输入命令CMD_L1。
分频电路20可以将时钟CLK的频率分频以产生第一分时钟信号CLK_2N和第二分时钟信号CLK_4N。
控制信号发生电路310可以将等待时间信息信号LTC<1:N>的第二组LTC<3:N>解码来产生第一控制信号至第M控制信号CON<1:M>之中的被使能的第三控制信号CON<3>。
响应于第三控制信号CON<3>，偏移电路320可以同步于第二分时钟信号CLK_4N而将输入命令CMD_L1延迟与第二分时钟信号CLK_4N的周期时间的三倍相对应的第一延迟量来产生第一偏移命令CMD_L2。第一延迟量可以被设置成等于第二分时钟信号CLK_4N的周期时间的三倍，而第二分时钟信号CLK_4N的周期时间的三倍可以对应于时钟信号CLK的周期时间的十二倍。
脉冲宽度控制电路330可以同步于时钟信号CLK、第一分时钟信号CLK_2N和第二分时钟信号CLK_4N而控制第一偏移命令CMD_L2的脉冲宽度来产生第二偏移命令CMD_L3。第二偏移命令CMD_L3可以被产生成具有等于时钟信号CLK的一个周期时间的脉冲宽度。
相位信号发生电路350可以响应于外部命令EXT_CMD而根据第一分时钟信号CLK_2N和第二分时钟信号CLK_4N的逻辑电平来产生相位信号PH<1:2>。在这种情况下，因为外部命令EXT_CMD比时钟信号CLK的参考时间早时钟信号CLK的两倍周期时间输入，所以第一相位信号PH<1>可以被产生成具有逻辑“低(0)”电平而第二相位信号PH<2>可以被产生成具有逻辑“高(1)”电平。
比较电路360的第一相位差信号发生电路361可以产生相位信号PH<1:2>的互补信号以及可以将相位信号PH<1:2>的互补信号加到等待时间信息信号LTC<1:N>的第一组LTC<1:2>来产生相位差信号RED<1:3>。换言之，第一相位差信号发生电路361可以产生等待时间信息信号LTC<1:N>的互补信号，以及第一相位差信号发生电路361可以将等待时间信息信号LTC<1:N>的互补信号加到相位信号PH<1:2>来产生相位差信号RED<1:3>。在这种情况下，第一相位差信号发生电路361可以将与相位信号PH<1:2>的互补信号相对应的二进制数字“110”加到与等待时间信息信号LTC<1:N>的第一组LTC<1:2>相对应的二进制数字“01”来产生具有逻辑“高(1)”电平的第三相位差信号RED<3>、具有逻辑“高(1)”电平的第二相位差信号RED<2>以及具有逻辑“高(1)”电平的第一相位差信号RED<1>。
比较电路360的第一解码器362可以将具有逻辑“高(1)”电平的第一相位差信号至第三相位差信号RED<1:3>解码来产生被使能成具有逻辑“低(0)”电平的第一使能信号至第三使能信号EN<1:3>。
响应于第一使能信号至第三使能信号EN<1:3>，选择命令输出电路340可以将第二偏移命令CMD_L3延迟与时钟信号CLK的周期时间的三倍相对应的第二延迟量，以及输出延迟的第二偏移命令CMD_L3作为第三选择命令SCMD<3>。第二延迟量可以被设置成等于时钟信号CLK的周期时间的三倍。
内部命令输出电路370可以响应于第一使能信号至第三使能信号EN<1:3>而输出第三选择命令SCMD<3>作为内部命令ICMD。在这种情况下，内部命令ICMD可以在从外部命令EX_CMD的输入时间开始经过了与第一延迟量和第二延迟量之和相对应的时间段(即，时钟信号CLK的周期时间的十五倍)时产生，第一延迟量等于时钟信号CLK的周期时间的十二倍，第二延迟量等于时钟信号CLK的周期时间的三倍。
内部电路40可以响应于内部命令ICMD而执行内部操作。
如上所述，根据一个实施例的半导体器件可以利用多个触发器通过使用具有与时钟信号的周期时间的“2N”倍相对应的周期时间的分时钟信号而将外部命令延迟等待时间段来产生内部命令。因此，如果分时钟信号的周期时间增加，则可以减少用于延迟外部命令的触发器的数量。
参照图1至图16而描述的半导体器件可以应用于电子系统，这种电子系统包括存储系统、图形系统、计算系统、移动系统等。例如，如图17中所示，根据一个实施例的电子系统可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，以及可以将储存的数据读取和输出给存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件。同时，数据储存电路1001可以包括即使其电源中断仍可以保持所储存的数据的非易失性存储器。非易失性存储器可以为诸如NOR型闪存或NAND型闪存的闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以将从主机设备输出的命令解码来控制用于将数据输入至数据储存电路1001或缓冲存储器1003中的操作或者用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。虽然图17用单个模块图示了存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一控制器。
缓冲存储器1003可以临时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时储存从数据储存电路1001输出或输入给数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取和输出给存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理连接且电连接到外部设备(即，主机)。因此，存储器控制器1002可以接收经由I/O接口1004而从外部设备(即，主机)供应的控制信号和数据，以及可以经由I/O接口1004将从存储器控制器1002产生的数据输出给外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小器件接口(ESDI)以及集成驱动电路(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑式闪存(CF)卡等。

Claims (25)

1.一种半导体器件，包括：
命令输入电路，被配置成与时钟信号同步来产生如果外部命令输入给命令输入电路则被使能的输入命令；以及
内部命令发生电路，被配置成同步于通过将时钟信号的频率分频而产生的第一分时钟信号和第二分时钟信号、根据等待时间信息信号将输入命令延迟预定时段来产生内部命令，
其中，所述预定时段被设置成等于第一延迟量与第二延迟量之和，第一延迟量与第二分时钟信号的周期时间的“N”倍相对应，第二延迟量与时钟信号的周期时间的“M”倍相对应，
其中，所述第一分时钟信号和第二分时钟信号为具有不同频率的信号。
2.如权利要求1所述的半导体器件，
其中，第一分时钟信号具有为时钟信号的频率的2N分之一的频率；以及
其中，第二分时钟信号具有为第一分时钟信号的频率的2N分之一的频率。
3.如权利要求2所述的半导体器件，其中，数量“N”和“M”为自然数。
4.如权利要求1所述的半导体器件，
其中，等待时间信息信号包括第一组和第二组；
其中，等待时间信息信号的第一组为用于设置第二延迟量的信号；以及
其中，等待时间信息信号的第二组为用于设置第一延迟量的信号。
5.如权利要求1所述的半导体器件，其中，内部命令发生电路包括：
选择命令发生电路，被配置成同步于第一分时钟信号和第二分时钟信号而根据等待时间信息信号将输入命令延迟所述预定时段来产生多个选择命令；以及
选择/传输电路，被配置成检测外部命令输入的时间，以及被配置成根据检测结果来将所述多个选择命令中的任意一个输出而作为内部命令。
6.如权利要求5所述的半导体器件，其中，选择命令发生电路包括：
控制信号发生电路，被配置成将等待时间信息信号解码来产生多个控制信号，所述多个控制信号之一被选择性地使能；
偏移电路，被配置成响应于所述多个控制信号而将输入命令延迟第一延迟量来产生第一偏移命令；
脉冲宽度控制电路，被配置成同步于时钟信号、第一分时钟信号和第二分时钟信号来控制第一偏移命令的脉冲宽度以产生第二偏移命令；以及
选择命令输出电路，被配置成响应于从等待时间信息信号产生的使能信号而将第二偏移命令延迟第二延迟量来输出延迟的第二偏移命令作为所述多个选择命令中的任意一个。
7.如权利要求6所述的半导体器件，
其中，所述多个控制信号包括第一控制信号、第二控制信号和第三控制信号；以及
其中，偏移电路包括：
第一延迟电路，被配置成响应于第一控制信号而将输入命令延迟第二分时钟信号的一个周期时间来产生第一延迟命令；
第二延迟电路，被配置成响应于第二控制信号而将输入命令或第一延迟命令延迟第二分时钟信号的一个周期时间来产生第二延迟命令；以及
第三延迟电路，被配置成响应于第三控制信号而将输入命令或第二延迟命令延迟第二分时钟信号的一个周期时间来产生第一偏移命令。
8.如权利要求6所述的半导体器件，
其中，使能信号包括第一使能信号至第四使能信号；
其中，所述多个选择命令包括第一选择命令至第四选择命令；以及
其中，选择命令输出电路包括：
第一输出电路，被配置成响应于第一使能信号而与时钟信号同步来输出第二偏移命令作为第一选择命令；
第二输出电路，被配置成响应于第二使能信号而与时钟信号同步来输出第一选择命令作为第二选择命令；
第三输出电路，被配置成响应于第三使能信号而与时钟信号同步来输出第二选择命令作为第三选择命令；以及
第四输出电路，被配置成响应于第四使能信号而与时钟信号同步来输出第三选择命令作为第四选择命令。
9.如权利要求5所述的半导体器件，其中，选择/传输电路包括：
比较电路，被配置成根据外部命令输入的时间来从等待时间信息信号减去相位信号来产生多个使能信号，相位信号从第一分时钟信号和第二分时钟信号来产生；以及
内部命令输出电路，被配置成响应于所述多个使能信号而将所述多个选择命令中的任意一个输出而作为内部命令。
10.如权利要求9所述的半导体器件，其中，比较电路包括：
相位差信号发生电路，被配置成产生相位信号的互补信号，以及被配置成将相位信号的互补信号加到等待时间信息信号来产生相位差信号；以及
解码器，被配置成将相位差信号解码来产生所述多个使能信号。
11.如权利要求10所述的半导体器件，其中，相位差信号发生电路包括：
缓冲器，被配置成将相位信号反相来产生反相相位信号；
第一逻辑电路，被配置成将二进制数字“1”加到反相相位信号来产生求和信号；以及
第二逻辑电路，被配置成将求和信号加到等待时间信息信号来产生相位差信号。
12.如权利要求9所述的半导体器件，其中，比较电路包括：
相位差信号发生电路，被配置成产生等待时间信息信号的互补信号，以及被配置成将等待时间信息信号的互补信号加到相位信号来产生相位差信号；以及
解码器，被配置成将相位差信号解码来产生所述多个使能信号。
13.如权利要求12所述的半导体器件，其中，相位差信号发生电路包括：
缓冲器，被配置成将等待时间信息信号反相来产生反相等待时间信息信号；
第一逻辑电路，被配置成将二进制数字“1”加到反相等待时间信息信号来产生求和信号；以及
第二逻辑电路，被配置成将求和信号加到相位信号来产生相位差信号。
14.一种半导体器件，包括：
选择命令发生电路，被配置成同步于通过将时钟信号的频率分频而产生的第一分时钟信号和第二分时钟信号、根据等待时间信息信号将从外部命令产生的输入命令延迟预定时段来产生多个选择命令；以及
选择/传输电路，被配置成检测外部命令输入的时间，以及被配置成根据检测结果来输出所述多个选择命令中的任意一个作为内部命令，
其中，所述预定时段被设置成等于第一延迟量与第二延迟量之和，第一延迟量对应于第二分时钟信号的周期时间的“N”倍，第二延迟量对应于时钟信号的周期时间的“M”倍，
其中，所述第一分时钟信号和第二分时钟信号为具有不同频率的信号。
15.如权利要求14所述的半导体器件，
其中，第一分时钟信号具有为时钟信号的频率的2N分之一的频率；以及
其中，第二分时钟信号具有为第一分时钟信号的频率的2N分之一的频率。
16.如权利要求15所述的半导体器件，其中，数量“N”和“M”为自然数。
17.如权利要求14所述的半导体器件，
其中，等待时间信息信号包括第一组和第二组；
其中，等待时间信息信号的第一组为用于设置第二延迟时间量的信号；以及
其中，等待时间信息信号的第二组为用于设置第一延迟时间量的信号。
18.如权利要求14所述的半导体器件，其中，选择命令发生电路包括：
控制信号发生电路，被配置成将等待时间信息信号解码来产生多个控制信号，所述多个控制信号之一被选择性地使能；
偏移电路，被配置成响应于所述多个控制信号而将输入命令延迟第一延迟量来产生第一偏移命令；
脉冲宽度控制电路，被配置成同步于时钟信号、第一分时钟信号和第二分时钟信号来控制第一偏移命令的脉冲宽度以产生第二偏移命令；以及
选择命令输出电路，被配置成响应于从等待时间信息信号产生的使能信号而将第二偏移命令延迟第二延迟量来输出延迟的第二偏移命令作为所述多个选择命令中的任意一个。
19.如权利要求18所述的半导体器件，其中，
其中，所述多个控制信号包括第一控制信号、第二控制信号和第三控制信号；以及
其中，偏移电路包括：
第一延迟电路，被配置成响应于第一控制信号而将输入命令延迟第二分时钟信号的一个周期时间来产生第一延迟命令；
第二延迟电路，被配置成响应于第二控制信号而将输入命令或第一延迟命令延迟第二分时钟信号的一个周期时间来产生第二延迟命令；以及
第三延迟电路，被配置成响应于第三控制信号而将输入命令或第二延迟命令延迟第二分时钟信号的一个周期时间来产生第一偏移命令。
20.如权利要求18所述的半导体器件，
其中，使能信号包括第一使能信号至第四使能信号；
其中，所述多个选择命令包括第一选择命令至第四选择命令；以及
其中，选择命令输出电路包括：
第一输出电路，被配置成响应于第一使能信号而与时钟信号同步来输出第二偏移命令作为第一选择命令；
第二输出电路，被配置成响应于第二使能信号而与时钟信号同步来输出第一选择命令作为第二选择命令；
第三输出电路，被配置成响应于第三使能信号而与时钟信号同步来输出第二选择命令作为第三选择命令；以及
第四输出电路，被配置成响应于第四使能信号而与时钟信号同步来输出第三选择命令作为第四选择命令。
21.如权利要求14所述的半导体器件，其中，选择/传输电路包括：
比较电路，被配置成根据外部命令输入的时间来从等待时间信息信号减去相位信号来产生多个使能信号，相位信号从第一分时钟信号和第二分时钟信号来产生；以及
内部命令输出电路，被配置成响应于所述多个使能信号而将所述多个选择命令中的任意一个输出而作为内部命令。
22.如权利要求21所述的半导体器件，其中，比较电路包括：
相位差信号发生电路，被配置成产生相位信号的互补信号，以及被配置成将相位信号的互补信号加到等待时间信息信号来产生相位差信号；以及
解码器，被配置成将相位差信号解码来产生所述多个使能信号。
23.如权利要求22所述的半导体器件，其中，相位差信号发生电路包括：
缓冲器，被配置成将相位信号反相来产生反相相位信号；
第一逻辑电路，被配置成将二进制数字“1”加到反相相位信号来产生求和信号；以及
第二逻辑电路，被配置成将求和信号加到等待时间信息信号来产生相位差信号。
24.如权利要求21所述的半导体器件，其中，比较电路包括：
相位差信号发生电路，被配置成产生等待时间信息信号的互补信号，以及被配置成将等待时间信息信号的互补信号加到相位信号来产生相位差信号；以及
解码器，被配置成将相位差信号解码来产生所述多个使能信号。
25.如权利要求24所述的半导体器件，其中，相位差信号发生电路包括：
缓冲器，被配置成将等待时间信息信号反相来产生反相等待时间信息信号；
第一逻辑电路，被配置成将二进制数字“1”加到反相等待时间信息信号来产生求和信号；以及
第二逻辑电路，被配置成将求和信号加到相位信号来产生相位差信号。
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