CN111667861B - 半导体器件和半导体系统 - Google Patents

半导体器件和半导体系统 Download PDF

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Abstract

本申请公开了半导体器件和半导体系统。一种半导体系统包括半导体器件，所述半导体器件被配置为以各种模式进行操作来产生具有不同模式的输出数据。

Description

半导体器件和半导体系统
相关申请的交叉引用
本申请要求于2019年3月5日在韩国知识产权局提交的申请号为10-2019-0025319的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言可以涉及产生具有各种模式的数据的半导体器件和半导体系统。
背景技术
在半导体器件开始其各种操作之前，通过测试其内部电路来测试故障。仅没有故障的半导体器件才被认为是正常地操作。因此，对与开始操作有关的半导体器件的测试是重要的。
半导体器件根据操作模式来储存并输出数据。半导体器件将数据储存在存储单元内，并基于由半导体器件执行的操作的类型来从存储单元输出数据。例如，如果由控制器等发出读取请求，则半导体器件执行读取操作以从其与输入地址相对应的存储单元输出数据。例如，如果由控制器等发出写入请求，则半导体器件执行写入操作以将数据储存在其与输入地址相对应的存储单元中。
随着技术的发展，半导体器件需要越来越多的存储单元来储存更多数据，并且需要各种方法来测试这种存储单元。
发明内容
在一个实施例中，一种半导体器件可以包括：数据处理电路，其被配置为：当半导体器件以串行模式进行操作时，接收包括第一组合比特位的操作信号并且产生包括第一组合比特位的内部数据，当半导体器件以时钟模式进行操作时，产生包括具有交替逻辑值的连续比特位的内部数据，以及当半导体器件以随机模式进行操作时，产生包括随机组合比特位的内部数据，所述随机组合比特位的逻辑电平是随机产生的；以及存储电路，其包括多个存储单元，并且被配置为将内部数据储存在多个存储单元中并从所储存的内部数据产生输出数据。
在一个实施例中，一种半导体系统可以包括：第一半导体器件，其被配置为：输出模式选择信号、码信号和操作信号，并接收输出数据；以及第二半导体器件，其被配置为：根据模式选择信号和码信号来以串行模式、时钟模式和随机模式进行操作，当以串行模式进行操作时，从具有第一组合比特位的操作信号产生包括第一组合比特位的内部数据，当以时钟模式进行操作时，产生包括具有交替逻辑值的连续比特位的内部数据，当以随机模式进行操作时，产生包括随机组合比特位的内部数据，所述随机组合比特位的逻辑电平是随机产生的，储存内部数据，以及输出内部数据作为输出数据。
附图说明
图1是示出根据本公开的一个实施例的半导体系统的配置的示例的代表的框图。
图2是示出图1所示的第二半导体器件中所包括的选通信号发生电路的配置的示例的代表的框图。
图3是示出图1所示的第二半导体器件中所包括的操作控制电路的配置的示例的代表的示图。
图4是用于有助于说明图3中所示的操作控制电路的操作的表格的示例的代表。
图5是示出图1中所示的第二半导体器件中所包括的数据处理电路的配置的示例的代表的框图。
图6是示出图5中所示的数据处理电路中所包括的第一模式数据发生电路的配置的示例的代表的框图。
图7是示出图6中所示的第一模式数据发生电路中所包括的选择数据发生电路的配置的示例的代表的框图。
图8是示出图6中所示的第一模式数据发生电路中所包括的传输数据发生电路的配置的示例的代表的示图。
图9是示出图6中所示的第一模式数据发生电路中所包括的模式改变电路的配置的示例的代表的框图。
图10是示出图9中所示的模式改变电路中所包括的随机数据发生电路的配置的示例的代表的电路图。
图11是示出图9中所示的模式改变电路中所包括的反馈数据发生电路的配置的示例的代表的电路图。
图12是示出图5中所示的数据处理电路中所包括的内部数据发生电路的配置的示例的代表的示图。
图13是示出根据本公开的一个实施例的应用了图1至图12中所示的半导体系统的电子系统的配置的示例的代表的示图。
具体实施方式
在下文中，下面将参考附图通过实施例的各种示例来描述半导体器件和半导体系统。
各种实施例可以涉及半导体器件和半导体系统，其根据码信号的组合来产生具有各种模式的数据，从而测试存储单元。
根据本公开的一些实施例，可以根据码信号的组合来进入多个操作模式，并根据相应的操作模式来产生具有不同模式的数据。
根据本公开的一些实施例，可以根据码信号的组合来进入用于产生具有各种模式的数据的多个操作模式，并通过使用具有各种模式的数据来测试多个存储单元。
参考图1，根据本公开的一个实施例的半导体系统1可以包括第一半导体器件10和第二半导体器件20。
第一半导体器件10可以将模式选择信号MD_SEL、第一码信号至第三码信号CODE<1:3>、串行起始信号SR_ST、随机起始信号LF_ST和操作信号OP<1:8>输出至第二半导体器件20。在一个实施例中，第二半导体器件20可以从第二半导体器件20的外部接收操作信号OP<1:8>。模式选择信号MD_SEL和第一码信号至第三码信号CODE<1:3>可以被输出为各种逻辑电平，以使第二半导体器件20进入串行模式、时钟模式和随机模式。串行起始信号SR_ST可以被设置为被使能以在串行模式下操作第二半导体器件20的信号。随机起始信号LF_ST可以被设置为被使能以在随机模式下操作第二半导体器件20的信号。操作信号OP<1:8>可以被输出为具有各种逻辑电平的信号。稍后将参考图4来描述用于进入串行模式、时钟模式和随机模式的模式选择信号MD_SEL和第一码信号至第三码信号CODE<1:3>的逻辑电平组合。
第一半导体器件10可以接收输出数据DOUT<1:16>。第一半导体器件10可以感测输出数据DOUT<1:16>的逻辑电平，并且由此测试第二半导体器件20中所包括的存储电路400的故障。当输出数据DOUT<1:16>的逻辑电平与预设逻辑电平不匹配时，第一半导体器件10可以确定在第二半导体器件20中所包括的存储电路400已经发生故障。在本文中关于参数所使用的词语“预设”(诸如预设逻辑电平)意味着在参数被用于过程或算法中之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，参数的值在过程或算法期间但在参数被用于过程或算法中之前确定。
串行模式可以被设置为将操作信号OP<1:8>的比特位的逻辑电平组合与输出数据DOUT<1:16>的比特位的逻辑电平组合进行比较、并由此测试在第二半导体器件20中所包括的存储电路400的故障的操作。在一个实施例中，串行模式可以是用于将针对操作信号OP<1:8>的比特位与输出数据DOUT<1:16>的比特位的比特位组合的预定逻辑电平进行比较的操作。例如，在半导体器件20以串行模式进行操作的情况下，操作信号OP<1:8>可以具有第一组合比特位，并且输出数据DOUT<1:16>可以包括第一组合比特位。时钟模式可以被设置为感测在输出数据DOUT<1:16>中所包括的相邻比特位的逻辑电平被实现为不同的逻辑电平并由此测试在第二半导体器件20中所包括存储电路400的故障的操作。在一个实施例中，用于时钟模式操作的输出数据DOUT<1:16>可以具有连续比特位，所述连续比特位具有交替逻辑值。例如，比特位模式可以具有交替的0和1或者1和0(即，0101010101010101或1010101010101010)。随机模式可以被设置为感测输出数据DOUT<1:16>的逻辑电平(所述输出数据DOUT<1:16>的比特位是随机产生的)并由此测试在第二半导体器件20中所包括的存储电路400的故障的操作。在一个实施例中，随机模式可以被设置为用于随机产生在输出数据DOUT<1:16>中所包括的比特位的逻辑电平的操作。例如，在随机模式下，输出数据DOUT<1:16>的比特位可以具有随机组合。
第二半导体器件20可以包括选通信号发生电路100、操作控制电路200、数据处理电路300和存储电路400。
选通信号发生电路100可以产生包括在串行起始信号SR_ST和随机起始信号LF_ST中的任意一个被输入的情况下产生的脉冲的选通信号STP。选通信号发生电路100可以产生包括在第一随机模式信号和第二随机模式信号LF_M<1:2>被使能的情况下从随机起始信号LF_ST产生的脉冲的选通信号STP。选通信号发生电路100可以产生包括在第一随机模式信号和第二随机模式信号LF_M<1:2>被禁止的情况下从串行起始信号SR_ST产生的脉冲的选通信号STP。
操作控制电路200可以产生串行模式信号SR_M、第一时钟模式信号和第二时钟模式信号CK_M<1:2>以及第一随机模式信号和第二随机模式信号LF_M<1:2>，它们根据模式选择信号MD_SEL和第一码信号至第三码信号CODE<1:3>的逻辑电平组合而被使能。稍后将通过图4来描述用于产生串行模式信号SR_M、第一时钟模式信号和第二时钟模式信号CK_M<1:2>以及第一随机模式信号和第二随机模式信号LF_M<1:2>的模式选择信号MD_SEL和第一码信号至第三码信号CODE<1:3>的逻辑电平组合。在一个实施例中，操作控制电路200可以被配置为根据模式选择信号MD_SEL和码信号(即，第一码信号到第三码信号CODE<1:3>)的逻辑电平组合来产生串行模式信号SR_M、第一时钟模式信号和第二时钟模式信号CK_M<1:2>以及第一随机模式信号和第二随机模式信号LF_M<1:2>，以使数据处理电路300进入串行模式、时钟模式或随机模式。
在串行模式信号SR_M同步于选通信号STP而被使能的情况下，数据处理电路300可以从操作信号OP<1:8>产生第一内部数据ID1<1:16>。在串行模式信号SR_M和第一数据选择信号DSEL<1>同步于选通信号STP而被使能的情况下，数据处理电路300可以根据第一数据反相信号DINV<1>的逻辑电平来从操作信号OP<1:8>产生第一内部数据ID1<1:16>。数据处理电路300可以从第一电压和第二电压产生第一内部数据ID1<1:16>。在一个实施例中，第一电压不同于第二电压。在一些实施例中，第一电压可以大于第二电压。在一些实施例中，可以从自第二半导体器件20的外部接收的外部电源VDD供应第一电压，并且可以从自第二半导体器件20的外部接收的外部电源VSS供应第二电压。在一些实施例中，当第二半导体器件20以时钟模式进行操作以产生内部数据ID1<1:16>时，通过第二半导体器件20并从第二半导体器件20外部接收第一电压和第二电压。在一些实施例中，第二电压可以是接地电压。在一些实施例中，第二电压可以是负电压。在一些实施例中，在第一时钟模式信号和第二时钟模式信号CK_M<1:2>被使能的情况下，数据处理电路300可以从外部电源VDD和VSS产生第一内部数据ID1<1:16>(参见图6)。在第一时钟模式信号和第二时钟模式信号CK_M<1:2>以及第一数据选择信号DSEL<1>被使能的情况下，数据处理电路300可以根据第一数据反相信号DINV<1>的逻辑电平来从外部电源VDD和VSS产生第一内部数据ID1<1:16>(参见图6)。在第一随机模式信号和第二随机模式信号LF_M<1:2>被使能的情况下，数据处理电路300可以产生具有随机逻辑电平组合的第一内部数据ID1<1:16>。在第一随机模式信号和第二随机模式信号LF_M<1:2>以及第一数据选择信号DSEL<1>被使能的情况下，数据处理电路300可以根据第一数据反相信号DINV<1>的逻辑电平来产生具有随机逻辑电平组合的第一内部数据ID1<1:16>。因为数据处理电路300产生第二内部数据ID2<1:16>至第十六内部数据ID16<1:16>的操作与产生第一内部数据ID1<1:16>的操作相同(除了仅输入/输出信号不同之外)，所以本文中将省略其详细描述。
存储电路400可以包括多个存储单元MC。存储电路400可以将第一内部数据至第十六内部数据ID1<1:16>至ID16<1:16>储存在多个存储单元MC中。存储电路400可以从储存在多个存储单元MC中的第一内部数据至第十六内部数据ID1<1:16>至ID16<1:16>之中的任意一个来产生输出数据DOUT<1:16>。
如上所述配置的第二半导体器件20可以根据模式选择信号MD_SEL和第一码信号至第三码信号CODE<1:3>的逻辑电平组合来进入串行模式、时钟模式和随机模式。在以串行模式进行操作的情况下，第二半导体器件20可以同步于串行起始信号SR_ST来从操作信号OP<1:8>产生输出数据DOUT<1:16>。在以时钟模式进行操作的情况下，第二半导体器件20可以从外部电源VDD和VSS产生输出数据DOUT<1:16>(参见图6)。在以随机模式进行操作的情况下，第二半导体器件20可以同步于随机起始信号LF_ST来产生具有随机组合的输出数据DOUT<1:16>。
参考图2，选通信号发生电路100可以包括延迟电路110、选择性传输电路120和脉冲发生电路130。
延迟电路110可以将串行起始信号SR_ST延迟，并由此产生串行延迟信号SRD。用于将串行起始信号SR_ST延迟的延迟时间可以根据实施例而不同地设置。例如，用于将串行起始信号SR_ST延迟的延迟时间可以被设置为用于产生图6中所示的随机数据LFSR<1:16>的时间。
选择性传输电路120可以根据第一随机模式信号和第二随机模式信号LF_M<1:2>的逻辑电平而从串行延迟信号SRD和随机起始信号LF_ST中的任意一个产生传输信号TS。在第一随机模式信号和第二随机模式信号LF_M<1:2>两者都被禁止的情况下，选择性传输电路120可以输出串行延迟信号SRD作为传输信号TS。在第一随机模式信号和第二随机模式信号LF_M<1:2>中的任意一个被使能的情况下，选择性传输电路120可以输出随机起始信号LF_ST作为传输信号TS。
脉冲发生电路130可以产生包括在传输信号TS被输入的情况下产生的脉冲的选通信号STP。在传输信号TS被使能至逻辑高电平的情况下，脉冲发生电路130可以产生包括逻辑高电平的脉冲的选通信号STP。在选通信号STP中所包括的脉冲可以根据实施例而被设置为逻辑低电平。本文中关于信号所使用的高电平和低电平指信号的逻辑电平。具有低电平的信号区别于在其具有高电平时的信号。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他实施例中，信号的不同特性(诸如频率或幅值)确定信号是具有高电平还是具有低电平。对于某些情况，信号的高电平和低电平表示逻辑二进制状态。
参考图3，操作控制电路200可以被配置为执行逻辑操作。在一个实施例中，操作控制电路200可以通过例如但不限于触发器F/F11、F/F12和F/F13、反相器IV11、IV12和IV13、或非门NOR11和NOR12以及与非门NAND11和NAND12来实现。
在以逻辑高电平输入模式选择信号MD_SEL的情况下，触发器F/F11可以接收并输出第一码信号CODE<1>。
在以逻辑高电平输入模式选择信号MD_SEL的情况下，触发器F/F12可以接收并输出第二码信号CODE<2>。
在以逻辑高电平输入模式选择信号MD_SEL的情况下，触发器F/F13可以接收并输出第三码信号CODE<3>。
反相器IV11可以反相并缓冲触发器F/F11的输出信号，并由此产生串行模式信号SR_M。
在串行模式信号SR_M被禁止至逻辑低电平的情况下，或非门NOR11可以反相并缓冲触发器F/F12的输出信号，并由此产生第一时钟模式信号CK_M<1>。
在触发器F/F11的输出信号处于逻辑高电平的情况下，与非门NAND11和反相器IV12可以缓冲触发器F/F12的输出信号，并产生第一随机模式信号LF_M<1>。
在串行模式信号SR_M被禁止至逻辑低电平的情况下，或非门NOR12可以反相并缓冲触发器F/F13的输出信号，并由此产生第二时钟模式信号CK_M<2>。
在触发器F/F11的输出信号处于逻辑高电平的情况下，与非门NAND12和反相器IV13可以缓冲触发器F/F13的输出信号，并由此产生第二随机模式信号LF_M<2>。
稍后将参考图4来描述操作控制电路200根据模式选择信号MD_SEL和第一码信号至第三码信号CODE<1:3>的逻辑电平组合来产生串行模式信号SR_M、第一时钟模式信号和第二时钟模式信号CK_M<1:2>以及第一随机模式信号和第二随机模式信号LF_M<1:2>的操作。
在以逻辑高电平H输入模式选择信号MD_SEL并且以逻辑低电平L输入第一码信号CODE<1>的情况下，操作控制电路200可以产生被使能至逻辑高电平H的串行模式信号SR_M。此时，第二码信号CODE<2>和第三码信号CODE<3>可以作为无关条件处理。图4示出了无关的值，或者当不考虑该值时，将其作为‘X’。在一个实施例中，参考图1和图4，当串行模式信号SR_M被使能时，数据处理电路300可以产生包括与操作信号OP<1:8>的组合比特位相匹配的第一组合比特位的第一部分第一内部数据ID1<1:8>以及包括与操作信号OP<1:8>的组合比特位相匹配的第一组合比特位的第二部分第一内部数据ID1<9:16>。
在模式选择信号MD_SEL处于逻辑高电平H、第一码信号CODE<1>处于逻辑高电平H、第二码信号CODE<2>处于逻辑低电平L并且第三码信号CODE<3>处于逻辑低电平L的情况下，操作控制电路200可以产生被使能至逻辑高电平H的第一时钟模式信号CK_M<1>和被使能至逻辑高电平H的第二时钟模式信号CK_M<2>。在一个实施例中，参考图1和4，当第一时钟模式信号CK_M<1>和第二时钟模式信号CK_M<2>被使能时，数据处理电路300可以产生包括具有交替逻辑值的连续比特位的第一部分第一内部数据ID1<1:8>以及包括具有交替逻辑值的连续比特位的第二部分第一内部数据ID1<9:16>。
在模式选择信号MD_SEL处于逻辑高电平H、第一码信号CODE<1>处于逻辑高电平H、第二码信号CODE<2>处于逻辑低电平L并且第三码信号CODE<3>处于逻辑高电平H的情况下，操作控制电路200可以产生被使能至逻辑高电平H的第一时钟模式信号CK_M<1>和被使能至逻辑高电平H的第二随机模式信号LF_M<2>。在一个实施例中，参考图1和4，当第一时钟模式信号CK_M<1>和第二随机模式信号LF_M<2>被使能时，数据处理电路300可以产生包括具有交替逻辑值的连续比特位的第一部分第一内部数据ID1<1:8>以及包括比特位的随机组合的第二部分第一内部数据ID1<9:16>。
在模式选择信号MD_SEL处于逻辑高电平H、第一码信号CODE<1>处于逻辑高电平H、第二码信号CODE<2>处于逻辑高电平H并且第三码信号CODE<3>处于逻辑低电平L的情况下，操作控制电路200可以产生被使能至逻辑高电平H的第二时钟模式信号CK_M<2>和被使能至逻辑高电平H的第一随机模式信号LF_M<1>。在一个实施例中，参考图1和图4，当第二时钟模式信号CK_M<2>和第一随机模式信号LF_M<1>被使能时，数据处理电路300可以产生包括随机组合比特位的第一部分第一内部数据ID1<1:8>以及包括具有交替逻辑值的连续比特位的第二部分第一内部数据ID1<9:16>。另外，如本文中关于信号所使用的高电平H和低电平L指信号的逻辑电平。具有低电平L的信号区别于在其具有高电平H时的信号。例如，高电平H可以对应于具有第一电压的信号，而低电平L可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他实施例中，信号的不同特性(诸如频率或幅值)确定信号是具有高电平H还是具有低电平L。对于某些情况，信号的高电平和低电平表示逻辑二进制状态。
在模式选择信号MD_SEL处于逻辑高电平H、第一码信号CODE<1>处于逻辑高电平H、第二码信号CODE<2>处于逻辑高电平H并且第三码信号CODE<3>处于逻辑高电平H的情况下，操作控制电路200可以产生被使能至逻辑高电平H的第一随机模式信号LF_M<1>和被使能至逻辑高电平H的第二随机模式信号LF_M<2>。在一个实施例中，参考图1和图4，当第一随机模式信号LF_M<1>和第二随机模式信号LF_M<2>被使能时，数据处理电路300可以产生包括随机组合比特位的第一部分第一内部数据ID1<1:8>以及包括随机组合比特位的第二部分第一内部数据ID1<9:16>。
参考图5，数据处理电路300可以包括第一模式数据发生电路310、第二模式数据发生电路320和内部数据发生电路330。
在串行模式信号SR_M同步于选通信号STP被使能的情况下，第一模式数据发生电路310可以从操作信号OP<1:8>产生第一模式数据PD1<1:16>。在第一时钟模式信号CK_M<1>同步于选通信号STP被使能的情况下，第一模式数据发生电路310可以从外部电源VDD和VSS产生第一模式数据PD1<1:16>(参见图6)。在第一随机模式信号LF_M<1>同步于选通信号STP被使能的情况下，第一模式数据发生电路310可以产生具有随机组合的第一模式数据PD1<1:16>。在第一随机模式信号LF_M<1>同步于选通信号STP被禁止的情况下，第一模式数据发生电路310可以从第一传输数据TD<1:8>产生第一模式数据PD1<1:16>的第一比特位至第八比特位PD1<1:8>。在第一随机模式信号LF_M<1>同步于选通信号STP被禁止的情况下，第一模式数据发生电路310可以从第二传输数据TD<9:16>产生第一模式数据PD1<1:16>的第九比特位至第十六比特位PD1<9:16>。
在串行模式信号SR_M同步于选通信号STP被使能的情况下，第二模式数据发生电路320可以从操作信号OP<1:8>产生第二模式数据PD2<1:16>。在第二时钟模式信号CK_M<2>同步于选通信号STP被使能的情况下，第二模式数据发生电路320可以从外部电源VDD和VSS产生第二模式数据PD2<1:16>(参见图6)。在第二随机模式信号LF_M<2>同步于选通信号STP被使能的情况下，第二模式数据发生电路320可以产生具有随机组合的第二模式数据PD2<1:16>。在第二随机模式信号LF_M<2>同步于选通信号STP被禁止的情况下，第二模式数据发生电路320可以从第二传输数据TD<9:16>产生第二模式数据PD2<1:16>的第一比特位至第八比特位PD2<1:8>。在第二随机模式信号LF_M<2>同步于选通信号STP被禁止的情况下，第二模式数据发生电路320可以从第一传输数据TD<1:8>产生第二模式数据PD2<1:16>的第九比特位至第十六比特位PD2<9:16>。
内部数据发生电路330可以通过同步于选通信号STP、根据第一数据选择信号DSEL<1>的逻辑电平和第一数据反相信号DINV<1>的逻辑电平而对第一模式数据PD1<1:16>和第二模式数据PD2<1:16>中的任意一个进行反相或非反相来产生第一内部数据ID1<1:16>。因为内部数据发生电路330产生第二内部数据ID2<1:16>至第十六内部数据ID16<1:16>的操作与产生第一内部数据ID1<1:16>的操作相同(除了仅输入/输出信号不同之外)，所以本文中将省略其详细描述。
参考图6，第一模式数据发生电路310可以包括输入缓冲器311、选择数据发生电路312、传输数据发生电路313、模式改变电路314和数据传输电路315。
在串行起始信号SR_ST被输入的情况下，输入缓冲器311可以接收操作信号OP<1:8>，并由此产生输入数据DI<1:8>。在串行起始信号SR_ST被使能的情况下，输入缓冲器311可以缓冲操作信号OP<1:8>，并由此产生输入数据DI<1:8>。
选择数据发生电路312可以根据第一时钟模式信号CK_M<1>的逻辑电平而从输入数据DI<1:8>或外部电源VDD和VSS产生选择数据SD<1:8>。在第一时钟模式信号CK_M<1>被禁止的情况下，选择数据发生电路312可以从输入数据DI<1:8>产生选择数据SD<1:8>。在第一时钟模式信号CK_M<1>被使能的情况下，选择数据发生电路312可以从外部电源VDD和VSS产生选择数据SD<1:8>。外部电源VDD可以被设置为供应给第二半导体器件20的电源电压。根据本公开的实施例，外部电源VDD可以被设置为逻辑高电平。外部电源VSS可以被设置为供应给第二半导体器件20的接地电压。根据本公开的实施例，外部电源VSS可以被设置为逻辑低电平。
在串行模式信号SR_M和第一时钟模式信号CK_M中的任意一个同步于选通信号STP被使能的情况下，传输数据发生电路313可以从选择数据SD<1:8>产生第一传输数据TD<1:8>。在第一随机模式信号LF_M<1>被使能的情况下，传输数据发生电路313可以从反馈数据FD<1:8>产生第一传输数据TD<1:8>。
在随机起始信号LF_ST被输入的情况下，模式改变电路314可以接收第一传输数据TD<1:8>并改变反馈数据FD<1:8>的逻辑电平组合。在随机起始信号LF_ST被输入的情况下，模式改变电路314可以从第一传输数据TD<1:8>产生具有随机逻辑电平组合的随机数据LFSR<1:16>。
在第一随机模式信号LF_M<1>被禁止的情况下，数据传输电路315可以从第一传输数据TD<1:8>和自第二模式数据发生电路320输入的第二传输数据TD<9:16>来产生第一模式数据PD1<1:16>。在第一随机模式信号LF_M<1>被使能的情况下，数据传输电路315可以从随机数据LFSR<1:16>产生第一模式数据PD1<1:16>。
参考图7，选择数据发生电路312可以由多路复用器MUX21、MUX22和MUX23来实现。
在第一时钟模式信号CK_M<1>被使能的情况下，多路复用器MUX21可以输出电源电压VDD作为选择数据SD<1:8>的第一比特位SD<1>。在第一时钟模式信号CK_M<1>被使能的情况下，多路复用器MUX21可以将选择数据SD<1:8>的第一比特位SD<1>产生为逻辑高电平。在第一时钟模式信号CK_M<1>被禁止的情况下，多路复用器MUX21可以输出输入数据DI<1:8>的第一比特位DI<1>作为选择数据SD<1:8>的第一比特位SD<1>。
在第一时钟模式信号CK_M<1>被使能的情况下，多路复用器MUX22可以输出接地电压VSS作为选择数据SD<1:8>的第二比特位SD<2>。在第一时钟模式信号CK_M<1>被使能的情况下，多路复用器MUX22可以将选择数据SD<1:8>的第二比特位SD<2>产生为逻辑低电平。在第一时钟模式信号CK_M<1>被禁止的情况下，多路复用器MUX22可以输出输入数据DI<1:8>的第二比特位DI<2>作为选择数据SD<1:8>的第二比特位SD<2>。
因为选择数据发生电路312产生选择数据SD<1:8>的剩余比特位SD<3:8>的操作与产生选择数据SD<1:8>的第一比特位SD<1>和第二比特位SD<2>的操作相同，所以本文中将省略其详细描述。选择数据发生电路312可以由与选择数据SD<1:8>的比特位的数量相对应的八个多路复用器来实现。例如，如果存在八个多路复用器，则第一多路复用器、第三多路复用器、第五多路复用器和第七多路复用器可以接收电源VDD，而第二多路复用器、第四多路复用器、第六多路复用器和第八多路复用器可以接收接地电压VSS。
参考图8，传输数据发生电路313可以包括控制信号发生电路3110和传输数据输出电路3120。
控制信号发生电路3110可以被配置为执行或逻辑运算，并且可以通过例如但不限于或门OR31来实现。在串行模式信号SR_M和第一时钟模式信号CK_M<1>中的任意一个被使能的情况下，控制信号发生电路3110可以产生被使能的控制信号CTRL。控制信号发生电路3110可以通过对串行模式信号SR_M和第一时钟模式信号CK_M<1>执行或逻辑计算来产生控制信号CTRL。
传输数据输出电路3120可以被配置为执行与非逻辑运算和异或逻辑运算，并且可以通过例如但不限于与非门NAND31、NAND32、NAND33、NAND34、NAND35和NAND36、异或门EOR31、EOR32和EOR33来实现。传输数据输出电路3120还可以包括例如但不限于触发器F/F31、F/F32和F/F33。
在控制信号CTRL同步于选通信号STP被使能的情况下，传输数据输出电路3120可以从选择数据SD<1:8>的第一比特位SD<1>来产生第一传输数据TD<1:8>的第一比特位TD<1>。在第一随机模式信号LF_M<1>同步于选通信号STP被使能的情况下，传输数据输出电路3120可以从反馈数据FD<1:8>的第一比特位FD<1>来产生第一传输数据TD<1:8>的第一比特位TD<1>。
因为传输数据输出电路3120产生第一传输数据TD<1:8>的剩余比特位TD<2:8>的操作与产生第一传输数据TD<1:8>的第一比特位TD<1>的操作相同，所以本文中将省略其详细描述。
参考图9，模式改变电路314可以包括锁存电路3210、随机数据发生电路3220和反馈数据发生电路3230。
在随机起始信号LF_ST被输入的情况下，锁存电路3210可以锁存第一传输数据TD<1:8>并从被锁存的第一传输数据TD<1:8>产生锁存数据LD<1:8>。
随机数据发生电路3220可以改变锁存数据LD<1:8>的逻辑电平组合，并由此产生随机数据LFSR<1:16>。随机数据发生电路3220可以从8比特位的锁存数据LD<1:8>产生16比特位的随机数据LFSR<1:16>。随机数据发生电路3220可以通过对锁存数据LD<1:8>中所包括的比特位执行异或逻辑计算来产生16比特位的随机数据LFSR<1:16>。
反馈数据发生电路3230可以改变锁存数据LD<1:8>的逻辑电平组合，并由此产生反馈数据FD<1:8>。反馈数据发生电路3230可以从8比特位的锁存数据LD<1:8>产生8比特位的反馈数据FD<1:8>。反馈数据发生电路3230可以通过对锁存数据LD<1:8>中所包括的比特位执行异或逻辑计算来产生8比特位的反馈数据FD<1:8>。
随机数据发生电路3220和反馈数据发生电路3230可以通过在不同的方案中执行异或逻辑计算来产生具有不同模式的随机数据LFSR<1:16>和反馈数据FD<1:8>。
参考图10，随机数据发生电路3220可以被配置为执行反相操作和异或逻辑运算，并且可以通过例如但不限于多个反相器和多个异或门来实现。随机数据发生电路3220可以从8比特位的锁存数据LD<1:8>来产生具有各种逻辑电平组合的16比特位的随机数据LFSR<1:16>。尽管图10中所示的随机数据发生电路3220被实现为从8比特位的锁存数据LD<1:8>产生16比特位的随机数据LFSR<1:16>，但是应注意随机数据发生电路3220可以根据实施例而被实现为产生各种比特位的随机数据。
参考图11，反馈数据发生电路3230可以被配置为执行异或逻辑运算，并且可以通过例如但不限于多个异或门来实现。反馈数据发生电路3230可以从8比特位的锁存数据LD<1:8>来产生具有各种逻辑电平组合的8比特位的反馈数据FD<1:8>。尽管图11中所示的反馈数据发生电路3230被实现为从8比特位的锁存数据LD<1:8>来产生8比特位的反馈数据FD<1:8>，但是应注意反馈数据发生电路3230可以根据实施例而被实现为产生各种比特位的反馈数据。
同时，因为第二模式数据发生电路320由相同的电路实现并且执行与图6至图11中所示的第一模式数据发生电路310相同的操作，除了仅输入/输出信号不同之外，所以本文中将省略其详细描述。参考图5，在一个实施例中，在第二随机模式信号LF_M<2>被禁止的情况下，第二模式数据发生电路320可以从第二传输数据TD<9:16>和自第一模式数据发生电路310输入的第一传输数据TD<1:8>来产生第二模式数据PD2<1:16>。
参考图12，内部数据发生电路330可以包括第一内部数据发生电路至第十六内部数据发生电路3310至3330。
第一内部数据发生电路3310可以被配置为执行逻辑运算，并且可以通过例如但不限于多路复用器MUX41、异或门EOR41、反相器IV41、与非门NAND41、或非门NOR41、PMOS晶体管P41和NMOS晶体管N41来实现。
在第一数据选择信号DSEL<1>处于逻辑高电平的情况下，多路复用器MUX41可以输出第一模式数据PD1<1:16>作为传输模式数据TPD<1:16>。在第一数据选择信号DSEL<1>处于逻辑低电平的情况下，多路复用器MUX41可以输出第二模式数据PD2<1:16>作为传输模式数据TPD<1:16>。
在第一数据反相信号DINV<1>处于逻辑高电平的情况下，异或门EOR41可以反相并缓冲传输模式数据TPD<1:16>，并由此产生预内部数据PID<1:16>。在第一数据反相信号DINV<1>处于逻辑低电平的情况下，异或门EOR41可以缓冲传输模式数据TPD<1:16>，并由此产生预内部数据PID<1:16>。
反相器IV41可以反相并缓冲选通信号STP，并由此输出输出信号。
在选通信号STP处于逻辑高电平的情况下，与非门NAND41可以反相并缓冲预内部数据PID<1:16>，并由此输出输出信号。
在反相器IV41的输出信号处于逻辑低电平的情况下，或非门NOR41可以反相并缓冲预内部数据PID<1:16>，并由此输出输出信号。
在与非门NAND41的输出信号处于逻辑低电平的情况下，PMOS晶体管P41可以产生逻辑高电平的第一内部数据ID1<1:16>。
在或非门NOR41的输出信号处于逻辑高电平的情况下，NMOS晶体管N41可以产生逻辑低电平的第一内部数据ID1<1:16>。
尽管图12中所示的第一内部数据发生电路3310被示出为一个电路，但是应注意，第一内部数据发生电路3310可以通过与第一内部数据ID1<1:16>的比特位的数量相对应的16个电路来实现。此外，因为第二内部数据发生电路至第十六内部数据发生电路3320至3330由相同电路来实现并执行与第一内部数据发生电路3310相同的操作(除了仅输入/输出信号不同之外)，因此本文中将省略其详细描述。
下面将参考图1至图12来分别描述通过进入串行模式来测试存储单元的操作以及通过进入时钟模式和随机模式来测试存储单元的操作。
首先，下面将描述通过进入串行模式来测试存储单元的操作。
第一半导体器件10输出模式选择信号MD_SEL、第一码信号至第三码信号CODE<1:3>、串行起始信号SR_ST和操作信号OP<1:8>。此时，以逻辑高电平H输出模式选择信号MD_SEL，而以逻辑低电平L输出第一码信号CODE<1>。
选通信号发生电路100产生包括通过接收串行起始信号SR_ST而产生的脉冲的选通信号STP。
操作控制电路200接收逻辑高电平H的模式选择信号MD_SEL和逻辑低电平L的第一码信号CODE<1>，并由此产生被使能至逻辑高电平H的串行模式信号SR_M。
因为串行模式信号SR_M同步于选通信号STP被使能至逻辑高电平H，所以数据处理电路300的第一模式数据发生电路310从操作信号OP<1:8>产生第一传输数据TD<1:8>。因为第一随机模式信号LF_M<1>同步于选通信号STP被禁止，所以第一模式数据发生电路310从第一传输数据TD<1:8>和第二传输数据TD<9:16>产生第一模式数据PD1<1:16>。
因为串行模式信号SR_M同步于选通信号STP被使能至逻辑高电平H，所以数据处理电路300的第二模式数据发生电路320从操作信号OP<1:8>产生第二传输数据TD<9:16>。因为第二随机模式信号LF_M<2>同步于选通信号STP被禁止，所以第二模式数据发生电路320从第一传输数据TD<1:8>和第二传输数据TD<9:16>产生第二模式数据PD2<1:16>。
内部数据发生电路330通过同步于选通信号STP、根据第一数据选择信号DSEL<1>的逻辑电平和第一数据反相信号DINV<1>的逻辑电平而对第一模式数据PD1<1:16>和第二模式数据PD2<1:16>中的任意一个进行反相或非反相来产生第一内部数据ID1<1:16>至第十六内部数据ID16<1:16>。
存储电路400将第一内部数据ID1<1:16>至第十六内部数据ID16<1:16>储存在多个存储单元MC中，并且从所储存的第一内部数据ID1<1:16>至第十六内部数据ID16<1:16>中的任意一个产生输出数据DOUT<1:16>。
第一半导体器件10感测输出数据DOUT<1:16>的逻辑电平，并由此测试第二半导体器件20中所包括的存储电路400的故障。在输出数据DOUT<1:16>中所包括的第一比特位至第八比特位DOUT<1:8>的逻辑电平组合与操作信号OP<1:8>的逻辑电平组合不同的情况下，第一半导体器件10可以确定第二半导体器件20中所包括的存储电路400已经发生故障。在输出数据DOUT<1:16>中所包括的第九比特位至第十六比特位DOUT<9:16>的逻辑电平组合与操作信号OP<1:8>的逻辑电平组合不同的情况下，第一半导体器件10可以确定第二半导体器件20中所包括的存储电路400已经发生故障。
接下来，下面将描述当通过进入时钟模式来使能第一时钟模式信号CK_M<1>以及通过进入随机模式来使能第二随机模式信号LF_M<2>时测试存储单元的操作。
第一半导体器件10输出模式选择信号MD_SEL、第一码信号至第三码信号CODE<1:3>和随机起始信号LF_ST。此时，以逻辑高电平H输出模式选择信号MD_SEL，以逻辑高电平H输出第一码信号CODE<1>，以逻辑低电平L输出第二码信号CODE<2>，并且以逻辑高电平H输出第三码信号CODE<3>。
选通信号发生电路100产生包括通过接收随机起始信号LF_ST而产生的脉冲的选通信号STP。
操作控制电路200接收逻辑高电平H的模式选择信号MD_SEL、逻辑高电平H的第一码信号CODE<1>、逻辑低电平L的第二码信号CODE<2>和逻辑高电平H的第三码信号CODE<3>，并由此产生被使能至逻辑高电平H的第一时钟模式信号CK_M<1>和第二随机模式信号LF_M<2>。
因为第一时钟模式信号CK_M<1>同步于选通信号STP被使能至逻辑高电平H，所以数据处理电路300的第一模式数据发生电路310从外部电源VDD和VSS产生第一传输数据TD<1:8>(参见图6)。因为第一随机模式信号LF_M<1>同步于选通信号STP被禁止，所以第一模式数据发生电路310从第一传输数据TD<1:8>和第二传输数据TD<9:16>产生第一模式数据PD1<1:16>。
因为第二随机模式信号LF_M<2>同步于选通信号STP被使能至逻辑高电平H，所以数据处理电路300的第二模式数据发生电路320从反馈数据FD<1:8>产生第二传输数据TD<9:16>。因为第二随机模式信号LF_M<2>同步于选通信号STP被使能至逻辑高电平H，所以第二模式数据发生电路320从自第二传输数据TD<9:16>产生的随机数据(未示出)产生第二模式数据PD2<1:16>。
内部数据发生电路330通过同步于选通信号STP、根据第一数据选择信号DSEL<1>的逻辑电平和第一数据反相信号DINV<1>的逻辑电平而对第一模式数据PD1<1:16>和第二模式数据PD2<1:16>中的任意一个进行反相或非反相来产生第一内部数据ID1<1:16>至第十六内部数据ID16<1:16>。
存储电路400将第一内部数据ID1<1:16>至第十六内部数据ID16<1:16>储存在多个存储单元MC中，并且从所储存的第一内部数据ID1<1:16>至第十六内部数据ID16<1:16>中的任意一个来产生输出数据DOUT<1:16>。
第一半导体器件10感测输出数据DOUT<1:16>的逻辑电平，并由此测试第二半导体器件20中所包括的存储电路400的故障。在输出数据DOUT<1:8>中所包括的相邻比特位的逻辑电平彼此不同的情况下，第一半导体器件10可以确定第二半导体器件20中所包括的存储电路400已经发生故障。此外，在输出数据DOUT<9:16>的逻辑电平组合不是随机逻辑电平组合的情况下，第一半导体器件10可以确定第二半导体器件20中所包括的存储电路400已经发生故障。
从以上描述显而易见的是，在根据本公开的实施例的半导体器件和半导体系统中，可以根据码信号的组合进入多个操作模式并根据相应的操作模式来产生具有不同模式的数据。此外，在根据本公开的实施例的半导体器件和半导体系统中，可以根据码信号的组合来进入用于产生具有各种模式的数据的多个操作模式，并通过使用具有各种模式的数据来测试多个存储单元。
上面参考图1至图12描述的半导体器件和半导体系统可以被应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参考图13，根据本公开的实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据储存器1001储存从存储器控制器1002施加的数据，并读出所储存的数据以及将读出的数据输出到存储器控制器1002。数据储存器1001可以包括图1中所示的第二半导体器件20。数据储存器1001可以包括非易失性存储器，即使电源被中断其也能够不丢失数据并持续储存数据。非易失性存储器可以被实现为快闪存储器(诸如NOR型快闪存储器和NAND型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储器控制器1002对从外部设备(主机)经由输入/输出接口1004施加的命令进行解码，并且根据解码结果来控制数据关于数据储存器1001和缓冲存储器1003的输入/输出。存储器控制器1002可以包括图1中所示的第一半导体器件10。尽管在图13中存储器控制器1002被示为一个框，但是应当注意，在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以暂时储存要在存储器控制器1002中处理的数据，即，要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据。缓冲存储器1003读出所储存的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)。
输入/输出接口1004提供在存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以从外部设备接收针对数据的输入/输出的控制信号，并且与外部设备交换数据。输入/输出接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCI-E)、串行附接SCSI(SAS)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型外设接口(ESDI)和集成驱动电子设备(IDE)的各种接口协议之中的一种。
电子系统1000可以被用作主机的外部储存器件或辅助存储器件。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制本文中所描述的半导体器件和半导体系统。

Claims (25)

1.一种半导体器件，包括：
数据处理电路，其被配置为：当所述半导体器件以串行模式进行操作时，接收包括第一组合比特位的操作信号并产生包括所述第一组合比特位的内部数据，当所述半导体器件以时钟模式进行操作时，产生包括具有交替逻辑值的连续比特位的内部数据，以及当所述半导体器件以随机模式进行操作时，产生包括随机组合比特位的内部数据，所述随机组合比特位的逻辑电平是随机产生的；以及
存储电路，其包括多个存储单元，并且被配置为将所述内部数据储存在所述多个存储单元中并从所储存的内部数据产生输出数据。
2.根据权利要求1所述的半导体器件，还包括：
操作控制电路，其被配置为根据模式选择信号和码信号来产生串行模式信号，以及
其中，当所述串行模式信号被使能时，所述数据处理电路产生包括所述第一组合比特位的所述内部数据。
3.根据权利要求1所述的半导体器件，还包括：
操作控制电路，其被配置为根据模式选择信号和码信号来产生第一时钟模式信号和第二时钟模式信号，以及
其中，当所述第一时钟模式信号和所述第二时钟模式信号被使能时，所述数据处理电路产生包括具有所述交替逻辑值的所述连续比特位的所述内部数据。
4.根据权利要求1所述的半导体器件，还包括：
操作控制电路，其被配置为根据模式选择信号和码信号来产生第一时钟模式信号和第二随机模式信号，以及
其中，当所述第一时钟模式信号和所述第二随机模式被使能时，所述数据处理电路产生所述内部数据，所述内部数据包括具有所述交替逻辑值的第一部分连续比特位并且包括具有所述随机组合比特位的第二部分连续比特位。
5.根据权利要求1所述的半导体器件，还包括：
操作控制电路，其被配置为根据模式选择信号和码信号来产生第二时钟模式信号和第一随机模式信号，以及
其中，当所述第二时钟模式信号和所述第一随机模式信号被使能时，所述数据处理电路产生所述内部数据，所述内部数据包括具有所述交替逻辑值的第二部分连续比特位并且包括具有所述随机组合比特位的第一部分连续比特位。
6.根据权利要求1所述的半导体器件，还包括：
操作控制电路，其被配置为根据模式选择信号和码信号来产生第一随机模式信号和第二随机模式信号，以及
其中，当所述第一随机模式信号和所述第二随机模式信号被使能时，所述数据处理电路产生包括所述随机组合比特位的所述内部数据，所述随机组合比特位的逻辑电平是随机产生的。
7.根据权利要求1所述的半导体器件，其中，所述内部数据从自所述半导体器件外部接收的第一电压和第二电压来产生，并且由所述半导体器件在以所述时钟模式进行操作时产生。
8.根据权利要求1所述的半导体器件，其中，所述串行模式是通过将从所述操作信号产生的所述内部数据储存在所述多个存储单元中来测试所述多个存储单元的操作，所述时钟模式是通过感测所述输出数据中所包括的相邻比特位的逻辑电平被实现为不同的逻辑电平来测试所述存储电路的故障的操作，并且所述随机模式是通过将包括随机组合的所述内部数据储存在所述多个存储单元中来测试所述多个存储单元的操作。
9.根据权利要求1所述的半导体器件，还包括：
操作控制电路，其被配置为根据模式选择信号和第一码信号至第三码信号的逻辑电平组合来产生串行模式信号、第一时钟模式信号和第二时钟模式信号以及第一随机模式信号和第二随机模式信号，以使所述数据处理电路进入所述串行模式、所述时钟模式或所述随机模式，
其中，所述数据处理电路包括：
第一模式数据发生电路，其被配置为：当所述串行模式信号同步于选通信号被使能时，从所述操作信号产生第一模式数据，当所述第一时钟模式信号被使能时，从自所述半导体器件外部接收的第一电压和第二电压产生所述第一模式数据，以及当所述第一随机模式信号被使能时，产生包括随机组合的所述第一模式数据；
第二模式数据发生电路，其被配置为：当所述串行模式信号同步于所述选通信号被使能时，从所述操作信号产生第二模式数据，当所述第二时钟模式信号被使能时，从所述第一电压和所述第二电压产生所述第二模式数据，以及当所述第二随机模式信号被使能时，产生包括随机组合的所述第二模式数据；以及
内部数据发生电路，其被配置为通过同步于所述选通信号、根据数据选择信号的逻辑电平和数据反相信号的逻辑电平而对所述第一模式数据和所述第二模式数据中的任意一个进行反相或非反相来产生所述内部数据。
10.根据权利要求9所述的半导体器件，其中，所述第一模式数据发生电路包括：
第一输入缓冲器，其被配置为：当串行起始信号被输入时，通过接收所述操作信号来产生第一输入数据；
第一选择数据发生电路，其被配置为：根据所述第一时钟模式信号的逻辑电平，从所述第一输入数据或所述第一电压和所述第二电压产生第一选择数据；
第一传输数据发生电路，其被配置为：当所述串行模式信号和所述第一时钟模式信号中的任意一个同步于所述选通信号被使能时，从所述第一选择数据产生第一传输数据，并且当所述第一随机模式信号被使能时，从第一反馈数据产生所述第一传输数据；
第一模式改变电路，其被配置为：当随机起始信号被输入时，通过接收所述第一传输数据来改变所述第一反馈数据的逻辑电平组合，并且从所述第一传输数据产生包括随机逻辑电平组合的第一随机数据；以及
第一数据传输电路，其被配置为：根据所述第一随机模式信号，从所述第一传输数据和自所述第二模式数据发生电路输入的第二传输数据或者从所述第一随机数据来产生所述第一模式数据。
11.根据权利要求10所述的半导体器件，其中，所述第一传输数据发生电路包括：
第一控制信号发生电路，其被配置为：当所述串行模式信号和所述第一时钟模式信号中的任意一个被使能时，产生被使能的第一控制信号；以及
第一传输数据输出电路，其被配置为：当所述第一控制信号同步于所述选通信号被使能时，从所述第一选择数据产生所述第一传输数据，并且当所述第一随机模式信号被使能时，从所述第一反馈数据产生所述第一传输数据。
12.根据权利要求10所述的半导体器件，其中，所述第一模式改变电路包括：
第一锁存电路，其被配置为：当所述随机起始信号被输入时，锁存所述第一传输数据，并且从被锁存的第一传输数据产生第一锁存数据；
第一随机数据发生电路，其被配置为：通过改变所述第一锁存数据的逻辑电平组合来产生所述第一随机数据；以及
第一反馈数据发生电路，其被配置为：通过改变所述第一锁存数据的逻辑电平组合来产生所述第一反馈数据。
13.根据权利要求12所述的半导体器件，其中，所述第一随机数据发生电路通过对所述第一锁存数据中所包括的比特位执行异或逻辑计算来产生包括第一模式的所述第一随机数据，并且所述第一反馈数据发生电路通过对所述第一锁存数据中所包括的比特位执行异或逻辑计算来产生包括第二模式的所述第一反馈数据。
14.根据权利要求9所述的半导体器件，其中，所述第二模式数据发生电路包括：
第二输入缓冲器，其被配置为：当串行起始信号被输入时，通过接收所述操作信号来产生第二输入数据；
第二选择数据发生电路，其被配置为：根据所述第二时钟模式信号的逻辑电平，从所述第二输入数据或所述第一电压和所述第二电压来产生第二选择数据；
第二传输数据发生电路，其被配置为：当所述串行模式信号和所述第二时钟模式信号中的任意一个同步于所述选通信号被使能时，从所述第二选择数据产生所述第二传输数据，并且当所述第二随机模式信号被使能时，从第二反馈数据产生所述第二传输数据；
第二模式改变电路，其被配置为：当随机起始信号被输入时，通过接收所述第二传输数据来改变所述第二反馈数据的逻辑电平组合，并且从所述第二传输数据产生包括随机逻辑电平组合的第二随机数据；以及
第二数据传输电路，其被配置为：根据所述第二随机模式信号，从所述第二传输数据和自所述第一模式数据发生电路输入的第一传输数据或者从所述第二随机数据来产生所述第二模式数据。
15.根据权利要求14所述的半导体器件，其中，所述第二传输数据发生电路包括：
第二控制信号发生电路，其被配置为：当所述串行模式信号和所述第二时钟模式信号中的任意一个被使能时，产生被使能的第二控制信号；以及
第二传输数据输出电路，其被配置为：当所述第二控制信号同步于所述选通信号被使能时，从所述第二选择数据产生所述第二传输数据，并且当所述第二随机模式信号被使能时，从所述第二反馈数据产生所述第二传输数据。
16.根据权利要求14所述的半导体器件，其中，所述第二模式改变电路包括：
第二锁存电路，其被配置为：当所述随机起始信号被输入时，锁存所述第二传输数据，并且从被锁存的第二传输数据产生第二锁存数据；
第二随机数据发生电路，其被配置为：通过改变所述第二锁存数据的逻辑电平组合来产生所述第二随机数据；以及
第二反馈数据发生电路，其被配置为：通过改变所述第二锁存数据的逻辑电平组合来产生所述第二反馈数据。
17.根据权利要求16所述的半导体器件，其中，所述第二随机数据发生电路通过对所述第二锁存数据中所包括的比特位执行异或逻辑计算来产生包括第三模式的所述第二随机数据，并且所述第二反馈数据发生电路通过对所述第二锁存数据中所包括的比特位执行异或逻辑计算来产生包括第四模式的所述第二反馈数据。
18.一种半导体系统，包括：
第一半导体器件，其被配置为：输出模式选择信号、码信号和操作信号，并接收输出数据；以及
第二半导体器件，其被配置为：根据所述模式选择信号和所述码信号而以串行模式、时钟模式和随机模式进行操作，当以所述串行模式进行操作时，从具有第一组合比特位的所述操作信号产生包括所述第一组合比特位的内部数据，当以所述时钟模式进行操作时，产生包括具有交替逻辑值的连续比特位的内部数据，当以所述随机模式进行操作时，产生包括随机组合比特位的内部数据，所述随机组合比特位的逻辑电平是随机产生的，储存所述内部数据，以及输出所述内部数据作为所述输出数据。
19.根据权利要求18的半导体系统，
其中，所述第一半导体器件被配置为输出串行起始信号和随机起始信号，以及
其中，所述第二半导体器件同步于所述串行起始信号从来自于所述操作信号的所述内部数据产生输入数据，从自所述第二半导体器件外部接收的第一电压和第二电压来产生所述内部数据，以及同步于所述随机起始信号来产生包括所述随机组合比特位的所述内部数据。
20.根据权利要求18的半导体系统，
其中，所述第二半导体器件包括操作控制电路，所述操作控制电路被配置为：根据所述模式选择信号和所述码信号来产生串行模式信号，以及
其中，所述第二半导体器件包括数据处理电路，所述数据处理电路被配置为：当所述串行模式信号被使能时，产生包括所述第一组合比特位的内部数据。
21.根据权利要求18的半导体系统，
其中，所述第二半导体器件包括操作控制电路，所述操作控制电路被配置为：根据所述模式选择信号和所述码信号来产生第一时钟模式信号和第二时钟模式信号，以及
其中，所述第二半导体器件包括数据处理电路，所述数据处理电路被配置为：当所述第一时钟模式信号和所述第二时钟模式信号被使能时，产生包括具有所述交替逻辑值的所述连续比特位的所述内部数据。
22.根据权利要求18的半导体系统，
其中，所述第二半导体器件包括操作控制电路，所述操作控制电路被配置为根据所述模式选择信号和所述码信号来产生第一时钟模式信号和第二随机模式信号，以及
其中，所述第二半导体器件包括数据处理电路，所述数据处理电路被配置为：当所述第一时钟模式信号和所述第二随机模式被使能时，产生所述内部数据，所述内部数据包括具有所述交替逻辑值的第一部分连续比特位并且包括具有所述随机组合比特位的第二部分连续比特位。
23.根据权利要求18的半导体系统，
其中，所述第二半导体器件包括操作控制电路，所述操作控制电路被配置为根据所述模式选择信号和所述码信号来产生第二时钟模式信号和第一随机模式信号，以及
其中，所述第二半导体器件包括数据处理电路，所述数据处理电路被配置为：当所述第二时钟模式信号和所述第一随机模式信号被使能时，产生所述内部数据，所述内部数据包括具有所述交替逻辑值的第二部分连续比特位并且包括具有所述随机组合比特位的第一部分连续比特位。
24.根据权利要求18的半导体系统，
其中，所述第二半导体器件包括操作控制电路，所述操作控制电路被配置为根据所述模式选择信号和所述码信号来产生第一随机模式信号和第二随机模式信号，以及
其中，所述第二半导体器件包括数据处理电路，所述数据处理电路被配置为：当所述第一随机模式信号和所述第二随机模式信号被使能时，产生包括所述随机组合比特位的所述内部数据，所述随机组合比特位的逻辑电平是随机产生的。
25.根据权利要求18的半导体系统，
其中，所述内部数据被储存在存储电路中所包括的多个存储单元中，所述存储电路被包括在所述第二半导体器件中，以及
其中，所述串行模式是通过将从所述操作信号产生的所述内部数据储存在所述多个存储单元中来测试所述多个存储单元的操作，所述时钟模式是通过感测所述输出数据中所包括的相邻比特位的逻辑电平被实现为不同的逻辑电平来测试所述存储电路的故障的操作，并且所述随机模式是通过将包括随机组合的所述内部数据储存在所述多个存储单元中来测试所述多个存储单元的操作。
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