TWI743254B - 半導體裝置 - Google Patents

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TWI743254B TW106141362A TW106141362A TWI743254B TW I743254 B TWI743254 B TW I743254B TW 106141362 A TW106141362 A TW 106141362A TW 106141362 A TW106141362 A TW 106141362A TW I743254 B TWI743254 B TW I743254B
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金昌鉉
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南韓商愛思開海力士有限公司
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Abstract

一種半導體裝置，包括命令輸入電路和內部命令產生電路。命令輸入電路與時脈信號同步來產生如果外部命令輸入給命令輸入電路則被致能的輸入命令。內部命令產生電路同步於透過將時脈信號的頻率分頻而產生的第一分時脈信號和第二分時脈信號、根據等待時間資訊信號將輸入命令延遲預定時段來產生內部命令。所述預定時段被設置成等於第一延遲量與第二延遲量之和，第一延遲量與第二分時脈信號的週期時間的“N”倍相對應，第二延遲量與時脈信號的週期時間的“M”倍相對應。

Description

半導體裝置
本發明主張的優先權為在2017年7月19日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2017-0091396，在此併入其全部內容。
本公開的實施例涉及將外部命令延遲等待時間段的半導體裝置。
半導體裝置可以從外部裝置接收命令和資料，以及可以回應於命令而將儲存在其中的資料輸出。例如，如果控制器施加用於讀取操作的命令給諸如動態隨機存取記憶體(DRAM)裝置的半導體裝置，則半導體裝置可以回應於讀取命令而將儲存在其中的資料輸出給控制器。在這種情況下，當讀取命令輸入給半導體裝置時，儲存在半導體裝置中的資料不能立即輸出。這是由佈置在半導體裝置中的信號傳輸線的電阻-電容(RC)延遲時間以及一些內部操作(諸如資料的對齊操作)所導致的。
為了在無錯誤下成功使用半導體裝置，可能有必要設置與命令和資料的時序(其被用來執行半導體裝置的內部操作)相關的一些參數。例如，可能有必要設置與從命令輸入給半導體裝置的時間開始直到資料回應於命令而實際儲存在半導體裝置的記憶胞中的時間為止(或者直到儲存在半導體裝置的記憶胞中的資料經由輸出焊盤而從半導體裝置實際輸出的時間為止)的時間段相對應的等待時間。與從讀取命令輸入給半導體裝置的時間開始直到儲存 在半導體裝置中的資料回應於讀取命令而從半導體裝置實際輸出的時間位置的時間段相對應的等待時間可以稱作列位址選通(CAS)等待時間CL。
根據一個實施例，一種半導體裝置包括命令輸入電路和內部命令產生電路。命令輸入電路與時脈信號同步來產生如果外部命令輸入給命令輸入電路則被致能的輸入命令。內部命令產生電路同步於透過將時脈信號的頻率分頻而產生的第一分時脈信號和第二分時脈信號、根據等待時間資訊信號將輸入命令延遲預定時段來產生內部命令。所述預定時段被設置成等於第一延遲量與第二延遲量之和，第一延遲量與第二分時脈信號的週期時間的“N”倍相對應，第二延遲量與時脈信號的週期時間的“M”倍相對應。
根據另一實施例，一種半導體裝置包括選擇命令產生電路和選擇/傳輸電路。選擇命令產生電路同步於透過將時脈信號的頻率分頻而產生的第一分時脈信號和第二分時脈信號、根據等待時間資訊信號將從外部命令產生的輸入命令延遲預定時段來產生多個選擇命令。選擇/傳輸電路檢測外部命令輸入的時間，以及根據檢測結果來輸出所述多個選擇命令中的任意一個作為內部命令。所述預定時段被設置成等於第一延遲量與第二延遲量之和，第一延遲量對應於第二分時脈信號的週期時間的“N”倍，第二延遲量對應於時脈信號的週期時間的“M”倍。
10:命令輸入電路
11:第一鎖存命令產生電路
12:第二鎖存命令產生電路
13:第三鎖存命令產生電路
14:輸入命令產生電路
20:分頻電路
21:第一分時脈產生電路
22:第二分時脈產生電路
30:內部命令產生電路
31:選擇命令產生電路
32:選擇/傳輸電路
40:內部電路
310:控制信號產生電路
320:偏移電路
321:第一延遲電路
322:第二延遲電路
323:第M延遲電路
330:脈衝寬度控制電路
331:第一信號傳輸電路
332:第二信號傳輸電路
333:第三信號傳輸電路
334:第四信號傳輸電路
335:第五信號傳輸電路
340:選擇命令輸出電路
341:第一輸出電路
342:第二輸出電路
343:第七輸出電路
350:相位信號產生電路
360:比較電路
360a:比較電路
360b:比較電路
361:第一相位差信號產生電路
362:第一解碼器
363:第二相位差信號產生電路
364:第二解碼器
370:內部命令輸出電路
1001:資料儲存電路
1002:記憶體控制器
1003:緩衝記憶體
1004:輸入/輸出(I/O)介面
3611:第一邏輯電路
3612:第二邏輯電路
3631:第三邏輯電路
3632:第四邏輯電路
A:輸入端子
AND11:及閘
AND12:及閘
B:輸入端子
C<1>:第一進位元信號
C<2>:第二進位元信號
C<3>:第三進位元信號
C<4>:第四進位元信號
CIN:輸入端子
CLK:時脈信號
CLK_2N:第一分時脈信號
CLK_4N:第二分時脈信號
CMD_L1:輸入命令
CMD_L2:第一偏移命令
CMD_L3:第二偏移命令
CON<1：M>:控制信號
COUT:輸出端子
DC<1>:第一延遲命令
DC<2>:第二延遲命令
EN<1：7>:致能信號
EOR11:反或閘
EOR12:反或閘
EX_CMD:外部命令
F/F:通用觸發器
FA11:第一加法器
FA12:第二加法器
FA13:第三加法器
FA21:第四加法器
FA22:第五加法器
FA23:第六加法器
ICMD:內部命令
IV31:緩衝器
IV32:緩衝器
LTC<1：N>:等待時間資訊信號
LTCB<1：2>:反相等待時間資訊信號
OR11:或閘
OUT:輸出端子
PH<1：2>:相位信號
PHB<1：2>:反相相位信號
RED<1：3>:第一相位差信號至第三相位差信號
SCMD<1：7>:選擇命令
SUM<1：3>:求和信號
T0~T4:時間
TS<1>:第一傳輸信號
TS<2>:第二傳輸信號
TS<3>:第三傳輸信號
TS<4>:第四傳輸信號
VSS:接地電壓
基於附圖和所附詳細說明，本公開的各個實施例將變得更加明顯，在附圖中： 圖1是圖示根據本公開的一個實施例的半導體裝置的配置的方塊圖；圖2是圖示圖1的半導體裝置中包括的命令輸入電路的配置的電路圖；圖3是圖示圖1的半導體裝置中包括的分頻電路的配置的電路圖；圖4是圖示圖1的半導體裝置中包括的選擇命令產生電路的配置的方塊圖；圖5是圖示圖4的選擇命令產生電路中包括的偏移電路的配置的電路圖；圖6是圖示圖4的選擇命令產生電路中包括的脈衝寬度控制電路的配置的電路圖；圖7是圖示圖4的選擇命令產生電路中包括的選擇命令輸出電路的配置的電路圖；圖8是圖示圖1的半導體裝置中包括的選擇/傳輸電路的配置的方塊圖；圖9是圖示圖8的選擇/傳輸電路中包括的相位信號產生電路的操作的時序圖；圖10是圖示圖8的選擇/傳輸電路中包括的相位信號產生電路的操作的表；圖11是圖示圖8的選擇/傳輸電路中包括的比較電路的示例配置的方塊圖； 圖12是圖示圖11中所示的比較電路的操作的表；圖13是圖示圖11的比較電路中包括的第一邏輯電路的配置的方塊圖；圖14是圖示圖11的比較電路中包括的第二邏輯電路的方塊圖；圖15是圖示圖13和圖14中所示的加法器中的任意一個的示例的電路圖；圖16是圖示圖8的選擇/傳輸電路中包括的比較電路的另一示例的配置的方塊圖；以及圖17是圖示包括圖1至圖16中所示的半導體裝置的電子系統的配置的方塊圖。
在下文中將參照附圖來描述本公開的各種實施例。然而，本文中所描述的實施例僅用於說明的目的，而非意圖限制本公開的範圍。
如圖1中所示，根據一個實施例的半導體裝置可以包括命令輸入電路10、分頻電路20、內部命令產生電路30和內部電路40。
命令輸入電路10可以同步於時脈信號CLK而產生如果外部命令EX_CMD輸入給命令輸入電路10則被致能的輸入命令CMD_L1。命令輸入電路10可以同步於時脈信號CLK而產生如果外部命令EX_CMD輸入給命令輸入電路10則在預定時段期間被致能的輸入命令CMD_L1。雖然外部命令EX_CMD用單信號線示出，但是外部命令EX_CMD可以被設置成包括多個位元且可以經由傳輸位址、命令和資料中的至少一種的線路來傳輸。外部命令EX_CMD可以透過 控制半導體裝置或測試裝置來測試半導體裝置的特性(例如，一些電學參數)的控制器來提供。
分頻電路20可以將時脈信號CLK的頻率分頻以產生第一分時脈信號CLK_2N和第二分時脈信號CLK_4N。分頻電路20可以將時脈信號CLK的頻率分頻以產生具有為時脈信號CLK的頻率的一半的頻率的第一分時脈信號CLK_2N。換言之，第一分時脈信號CLK_2N可以具有為時脈信號CLK的頻率的2N分之一的頻率。分頻電路20可以將時脈信號CLK的頻率分頻以產生具有為時脈信號CLK的頻率的四分之一的頻率的第二分時脈信號CLK_4N。換言之，第二分時脈信號CLK_4N可以具有為第一分時脈信號CLK_2N的頻率的2N分之一的頻率。第一分時脈信號CLK_2N可以被產生成具有為時脈信號CLK的週期時間的兩倍的週期時間，而第二分時脈信號CLK_4N可以被產生成具有為時脈信號CLK的週期時間的四倍的週期時間。在一些實施例中，第一分時脈信號CLK_2N和第二分時脈信號CLK_4N可以被產生成具有為時脈信號CLK的週期時間的多倍的週期時間。
內部命令產生電路30可以包括選擇命令產生電路31和選擇/傳輸電路32。
選擇命令產生電路31可以同步於第一分時脈信號CLK_2N和第二分時脈信號CLK_4N而根據等待時間資訊信號LTC<1：N>的第二組LTC<3：N>將輸入命令CMD_L1延遲預定時段以產生多個選擇命令，例如，第一選擇命令到第七選擇命令SCMD<1：7>。預定時段可以被設置成具有根據等待時間資訊信號LTC<1：N>來確定的延遲量的等待時間。預定時段可以被設置成與第二分時脈信號CLK_4N的週期時間的“N”倍相對應的第一延遲量和與時脈信號CLK的 週期時間的“M”倍相對應的第二延遲量之和。數位“N”和“M”可以為自然數。之後將詳細描述設置第一延遲量和第二延遲量的方法。等待時間資訊信號LTC<1：N>可以為用於設置半導體裝置的等待時間的信號。等待時間資訊信號LTC<1：N>的第一組LTC<1：2>可以為用於設置第二延遲量的信號。等待時間資訊信號LTC<1：N>的第二組LTC<3：N>可以為用於設置第一延遲量的信號。等待時間可以定義成從外部命令EX_CMD輸入給半導體裝置的時間開始直到與外部命令EX_CMD相對應的內部操作完全終止的時間為止的待用時間。例如，等待時間可以為與從用於讀取操作的外部命令EX_CMD輸入給半導體裝置的時間開始直到資料從半導體裝置實際輸出的時間為止的時間段相對應的CAS等待時間CL。
選擇/傳輸電路32可以檢測外部命令EX_CMD輸入給半導體裝置的時間，以及可以根據檢測結果來將多個選擇命令SCMD<1：7>中的任意一個輸出而作為內部命令ICMD。選擇/傳輸電路32可以將等待時間資訊信號LTC<1：N>的第一組LTC<1：2>與根據外部命令EX_CMD的輸入時間而產生的相位信號(圖8的PH<1：2>)相比較來產生致能信號EN<1：7>。選擇/傳輸電路32可以響應於外部命令EX_CMD而將多個選擇命令SCMD<1：7>中的任意一個輸出而作為內部命令ICMD。
如上所述，內部命令產生電路30可以同步於第一分時脈信號CLK_2N和第二分時脈信號CLK_4N而根據等待時間資訊信號LTC<1：N>將輸入命令CMD_L1延遲預定時段來產生內部命令ICMD。
內部電路40可以回應於內部命令ICMD而執行各種內部操作之一。內部電路40可以透過使用回應於內部命令ICMD而接收或輸出資料的通用 記憶體電路來實施。內部電路40可以根據實施例而使用揮發性記憶體電路或非揮發性記憶體電路來實施。
參見圖2，命令輸入電路10可以包括第一鎖存命令產生電路11、第二鎖存命令產生電路12、第三鎖存命令產生電路13和輸入命令產生電路14。
第一鎖存命令產生電路11可以回應於時脈信號CLK而輸出外部命令EX_CMD作為第一鎖存命令LC1。第一鎖存命令產生電路11可以與時脈信號CLK的上升邊緣同步以鎖存外部命令EX_CMD以及輸出鎖存的外部命令EX_CMD作為第一鎖存命令LC1。第一鎖存命令產生電路11可以使用通用觸發器F/F來實施。
第二鎖存命令產生電路12可以回應於時脈信號CLK而輸出第一鎖存命令LC1作為第二鎖存命令LC2。第二鎖存命令產生電路12可以與時脈信號CLK的上升邊緣同步以鎖存第一鎖存命令LC1以及輸出鎖存的第一鎖存命令LC1作為第二鎖存命令LC2。第二鎖存命令產生電路12可以使用通用觸發器F/F來實施。
第三鎖存命令產生電路13可以回應於時脈信號CLK而輸出第二鎖存命令LC2作為第三鎖存命令LC3。第三鎖存命令產生電路13可以與時脈信號CLK的上升邊緣同步以鎖存第二鎖存命令LC2以及輸出鎖存的第二鎖存命令LC2作為第三鎖存命令LC3。第三鎖存命令產生電路13可以使用通用觸發器F/F來實施。
輸入命令產生電路14可以產生回應於第一鎖存命令LC1、第二鎖存命令LC2和第三鎖存命令LC3而被致能的輸入命令CMD_L1。輸入命令產生電路14可以產生如果第一鎖存命令LC1、第二鎖存命令LC2和第三鎖存命令 LC3中的至少一個被致能成具有邏輯“高”位準則被致能成具有邏輯“高”位準的輸入命令CMD_L1。輸入命令產生電路14可以對第一鎖存命令LC1、第二鎖存命令LC2和第三鎖存命令LC3執行邏輯或運算以產生輸入命令CMD_L1。
參見圖3，分頻電路20可以包括第一分時脈產生電路21和第二分時脈產生電路22。
第一分時脈產生電路21可以將時脈信號CLK的頻率分頻以產生第一分時脈信號CLK_2N。第一分時脈產生電路21可以依照響應於時脈信號CLK的上升邊緣而出現的位準轉變來產生第一分時脈信號CLK_2N。第一分時脈信號CLK_2N可以被產生成具有為時脈信號CLK的頻率的一半的頻率。
第二分時脈產生電路22可以將第一分時脈信號CLK_2N的頻率分頻以產生第二分時脈信號CLK_4N。第二分時脈產生電路22可以依照響應於第一分時脈信號CLK_2N的上升邊緣而出現的位準轉變來產生第二分時脈信號CLK_4N。第二分時脈信號CLK_4N可以被產生成具有為時脈信號CLK的頻率的四分之一的頻率。
參見圖4，選擇命令產生電路31可以包括控制信號產生電路310、偏移電路320、脈衝寬度控制電路330和選擇命令輸出電路340。
控制信號產生電路310可以將等待時間資訊信號LTC<1：N>的第二組LTC<3：N>解碼以產生包括第一控制信號至第M控制信號的控制信號CON<1：M>，第一控制信號至第M控制信號之一被選擇性致能。控制信號CON<1：M>可以為用於設置第一延遲量的信號。
偏移電路320可以響應於控制信號CON<1：M>而同步於第二分時脈信號CLK_4N將輸入命令CMD_L1延遲第一延遲量來產生第一偏移命令 CMD_L2。第一延遲量可以根據控制信號CON<1：M>而被設置成第二分時脈信號CLK_4N的週期時間的“N”倍。
脈衝寬度控制電路330可以同步於時脈信號CLK、第一分時脈信號CLK_2N和第二分時脈信號CLK_4N而控制第一偏移命令CMD_L2的脈衝寬度以產生第二偏移命令CMD_L3。第二偏移命令CMD_L3可以被產生成具有等於時脈信號CLK的一個週期時間的脈衝寬度。
回應於致能信號EN<1：7>，選擇命令輸出電路340可以與時脈信號CLK同步來輸出第二偏移命令CMD_L3作為多個選擇命令SCMD<1：7>之一。
參見圖5，偏移電路320可以包括第一延遲電路321、第二延遲電路322和第M延遲電路323。
第一延遲電路321可以響應於第一控制信號CON<1>而與第二分時脈信號CLK_4N的上升邊緣同步來輸出接地電壓VSS或輸入命令CMD_L1作為第一延遲命令DC<1>。如果第一控制信號CON<1>被禁能成具有邏輯“低”位準，則第一延遲電路321可以與第二分時脈信號CLK_4N的上升邊緣同步來輸出接地電壓VSS作為第一延遲命令DC<1>。如果第一控制信號CON<1>被致能成具有邏輯“高”位準，則第一延遲電路321可以與第二分時脈信號CLK_4N的上升邊緣同步來輸出延遲的輸入命令CMD_L1作為第一延遲命令DC<1>。第一延遲電路321可以被設計成具有與第二分時脈信號CLK_4N的一個週期時間相對應的延遲時間。
第二延遲電路322可以響應於第二控制信號CON<2>而與第二分時脈信號CLK_4N的上升邊緣同步來輸出輸入命令CMD_L1或第一延遲命令DC<1>作為第二延遲命令DC<2>。如果第二控制信號CON<2>被禁能成具有邏 輯“低”位準，則第二延遲電路322可以與第二分時脈信號CLK_4N的上升邊緣同步來輸出延遲的第一延遲命令DC<1>作為第二延遲命令DC<2>。如果第二控制信號CON<2>被致能成具有邏輯“高”位準，則第二延遲電路322可以與第二分時脈信號CLK_4N的上升邊緣同步來輸出延遲的輸入命令CMD_L1作為第二延遲命令DC<2>。第二延遲電路322可以被設計成具有與第二分時脈信號CLK_4N的一個週期時間相對應的延遲時間。
第M延遲電路323可以響應於第M控制信號CON<M>而與第二分時脈信號CLK_4N的上升邊緣同步來輸出輸入命令CMD_L1或第(M-1)延遲命令DC<M-1>作為第一偏移命令CMD_L2。如果第M控制信號CON<M>被禁能成具有邏輯“低”位準，則第M延遲電路323可以與第二分時脈信號CLK_4N的上升邊緣同步來輸出延遲的第(M-1)延遲命令DC<M-1>作為第一偏移命令CMD_L2。如果第M控制信號CON<M>被致能成具有邏輯“高”位準，則第M延遲電路323可以與第二分時脈信號CLK_4N的上升邊緣同步來輸出延遲的輸入命令CMD_L1作為第一偏移命令CMD_L2。第M延遲電路323可以被設計成具有與第二分時脈信號CLK_4N的一個週期時間相對應的延遲時間。
第三延遲電路到第(M-1)延遲電路(圖未示)中的各個延遲電路除輸入信號和輸出信號之外可以被實施成與第二延遲電路322或第M延遲電路323具有實質上相同的配置。相應地，第三延遲電路至第(M-1)延遲電路中的各個延遲電路可以與第二延遲電路322或第M延遲電路323執行實質上相同的操作。因此，在下文中將省略對第三延遲電路到第(M-1)延遲電路(圖未示)的描述。此外，偏移電路320中包括的延遲電路的數量可以被設置成等於 控制信號CON<1：M>的位元數，即，第一控制信號至第M控制信號CON<1：M>的數量。
在下文中將更充分地描述用於透過將輸入命令CMD_L1延遲第一延遲量來產生第一偏移命令CMD_L2的操作，第一延遲量根據控制信號CON<1：M>來設置。
如果第一控制信號CON<1>被致能，則偏移電路320可以將輸入命令CMD_L1延遲第一延遲量來產生第一偏移命令CMD_L2，第一延遲量被確定為第二分時脈信號CLK_4N的週期時間的“M”倍。
如果第二控制信號CON<2>被致能，則偏移電路320可以將輸入命令CMD_L1延遲第一延遲量來產生第一偏移命令CMD_L2，第一延遲量被確定為第二分時脈信號CLK_4N的週期時間的“(M-1)”倍。
如果第M控制信號CON<M>被致能，則偏移電路320可以將輸入命令CMD_L1延遲第一延遲量來產生第一偏移命令CMD_L2，第一延遲量被確定為第二分時脈信號CLK_4N的一個週期時間。
參見圖6，脈衝寬度控制電路330可以包括第一信號傳輸電路331、第二信號傳輸電路332、第三信號傳輸電路333、第四信號傳輸電路334和第五信號傳輸電路335。
第一信號傳輸電路331可以與第二分時脈信號CLK_4N同步來輸出第一偏移命令CMD_L2作為第一傳輸信號TS<1>。第一信號傳輸電路331可以與第二分時脈信號CLK_4N的上升邊緣同步以輸出第一偏移命令CMD_L2作為第一傳輸信號TS<1>。
第二信號傳輸電路332可以回應於第一傳輸信號TS<1>而輸出第三傳輸信號TS<3>作為第二傳輸信號TS<2>。如果第一傳輸信號TS<1>被產生成具有邏輯“高”位準，則第二信號傳輸電路332可以將第三傳輸信號TS<3>反相以輸出反相的第三傳輸信號TS<3>作為第二傳輸信號TS<2>。
第三信號傳輸電路333可以與第一分時脈信號CLK_2N同步來輸出第二傳輸信號TS<2>作為第三傳輸信號TS<3>。第三信號傳輸電路333可以與第一分時脈信號CLK_2N的上升邊緣同步以輸出第二傳輸信號TS<2>作為第三傳輸信號TS<3>。
第四信號傳輸電路334可以回應於第三傳輸信號TS<3>而輸出第二偏移命令CMD_L3作為第四傳輸信號TS<4>。如果第三傳輸信號TS<3>被產生成具有邏輯“高”位準，則第四信號傳輸電路334可以將第二偏移命令CMD_L3反相以輸出反相的第二偏移命令CMD_L2作為第四傳輸信號TS<4>。
第五信號傳輸電路335可以與時脈信號CLK同步來輸出第四傳輸信號TS<4>作為第二偏移命令CMD_L3。第五信號傳輸信號335可以與時脈信號CLK的上升邊緣同步以輸出第四傳輸信號TS<4>作為第二偏移命令CMD_L3。
參見圖7，選擇命令輸出電路340可以包括第一輸出電路341、第二輸出電路342、第三輸出電路(圖未示)、第四輸出電路(圖未示)、第五輸出電路(圖未示)、第六輸出電路(圖未示)和第七輸出電路343。
回應於第一致能信號EN<1>，第一輸出電路341可以與時脈信號CLK同步來輸出第二偏移命令CMD_L3作為第一選擇命令SCMD<1>。如果第一致能信號EN<1>具有邏輯“低”位準，則第一輸出電路341可以與時脈信號CLK同步來輸出第二偏移命令CMD_L3作為第一選擇命令SCMD<1>。
回應於第二致能信號EN<2>，第二輸出電路342可以與時脈信號CLK同步來輸出第一選擇命令SCMD<1>作為第二選擇命令SCMD<2>。如果第二致能信號EN<2>具有邏輯“低”位準，則第二輸出電路342可以與時脈信號CLK同步來輸出第一選擇命令SCMD<1>作為第二選擇命令SCMD<2>。如果第二致能信號EN<2>具有邏輯“高”位準，則第二輸出電路342可以輸出具有邏輯“低”位準的第二選擇命令SCMD<2>。
回應於第三致能信號EN<3>，第三輸出電路(圖未示)可以與時脈信號CLK同步來輸出第二選擇命令SCMD<2>作為第三選擇命令SCMD<3>。如果第三致能信號EN<3>具有邏輯“低”位準，則第三輸出電路可以與時脈信號CLK同步來輸出第二選擇命令SCMD<2>作為第三選擇命令SCMD<3>。如果第三致能信號EN<3>具有邏輯“高”位準，則第三輸出電路可以輸出具有邏輯“低”位準的第三選擇命令SCMD<3>。
回應於第四致能信號EN<3>，第四輸出電路(圖未示)可以與時脈信號CLK同步來輸出第三選擇命令SCMD<3>作為第四選擇命令SCMD<4>。如果第四致能信號EN<4>具有邏輯“低”位準，則第四輸出電路可以與時脈信號CLK同步來輸出第三選擇命令SCMD<3>作為第四選擇命令SCMD<4>。如果第四致能信號EN<4>具有邏輯“高”位準，則第四輸出電路可以輸出具有邏輯“低”位準的第四選擇命令SCMD<4>。
回應於第五致能信號EN<5>，第五輸出電路(圖未示)可以與時脈信號CLK同步來輸出第四選擇命令SCMD<4>作為第五選擇命令SCMD<5>。如果第五致能信號EN<5>具有邏輯“低”位準，則第五輸出電路可以與時脈信號CLK同步來輸出第四選擇命令SCMD<4>作為第五選擇命令 SCMD<5>。如果第五致能信號EN<5>具有邏輯“高”位準，則第五輸出電路可以輸出具有邏輯“低”位準的第五選擇命令SCMD<5>。
回應於第六致能信號EN<6>，第六輸出電路(圖未示)可以與時脈信號CLK同步來輸出第五選擇命令SCMD<5>作為第六選擇命令SCMD<6>。如果第六致能信號EN<6>具有邏輯“低”位準，則第六輸出電路可以與時脈信號CLK同步來輸出第五選擇命令SCMD<5>作為第六選擇命令SCMD<6>。如果第六致能信號EN<6>具有邏輯“高”位準，則第六輸出電路可以輸出具有邏輯“低”位準的第六選擇命令SCMD<6>。
回應於第七致能信號EN<7>，第七輸出電路可以與時脈信號CLK同步來輸出第六選擇命令SCMD<6>作為第七選擇命令SCMD<7>。如果第七致能信號EN<7>具有邏輯“低”位準，則第七輸出電路可以與時脈信號CLK同步來輸出第六選擇命令SCMD<6>作為第七選擇命令SCMD<7>。如果第七致能信號EN<7>具有邏輯“高”位準，則第七輸出電路可以輸出具有邏輯“低”位準的第七選擇命令SCMD<7>。
如果第一致能信號EN<1>被致能，則第二延遲量可以被設置成時脈信號CLK的一個週期時間，而如果第一致能信號和第二致能信號EN<1：2>被致能，則第二延遲量可以被設置成時脈信號CLK的週期時間的兩倍。如果第一致能信號至第三致能信號EN<1：3>被致能，則第二延遲量可以被設置成時脈信號CLK的週期時間的三倍，而如果第一致能信號至第四致能信號EN<1：4>被致能，則第二延遲量可以被設置成時脈信號CLK的週期時間的四倍。如果第一致能信號至第五致能信號EN<1：5>被致能，則第二延遲量可以被設置成時脈信號CLK的週期時間的五倍，而如果第一致能信號至第六致能信號EN<1：6>被致 能，則第二延遲量可以被設置成時脈信號CLK的週期時間的六倍。如果第一致能信號至第七致能信號EN<1：7>被致能，則第二延遲量可以被設置成時脈信號CLK的週期時間的七倍。
參見圖8，選擇/傳輸電路32可以包括相位信號產生電路350、比較電路360和內部命令輸出電路370。
相位信號產生電路350可以回應於外部命令EXT_CMD而根據第一分時脈信號CLK_2N和第二分時脈信號CLK_4N來產生相位信號PH<1：2>。相位信號產生電路350可以根據外部命令EXT_CMD輸入給相位信號產生電路350的時間處的第一分時脈信號CLK_2N和第二分時脈信號CLK_4N的邏輯位準來產生相位信號PH<1：2>。之後將參照圖9和圖10來詳細描述用於產生相位信號PH<1：2>的操作。
比較電路360可以將相位信號PH<1：2>與等待時間資訊信號LTC<1：N>的第一組LTC<1：2>相比較來產生致能信號EN<1：7>。比較電路360可以產生相位信號PH<1：2>的互補信號，以及可以將相位信號PH<1：2>的互補信號加到等待時間資訊信號LTC<1：N>的第一組LTC<1：2>來產生致能信號EN<1：7>。比較電路360可以根據外部命令EXT_CMD輸入的時間來從等待時間資訊信號LTC<1：N>的第一組LTC<1：2>減去相位信號PH<1：2>來產生包括關於第二延遲量的資訊的致能信號EN<1：7>。
內部命令輸出電路370可以回應於致能信號EN<1：7>而輸出多個選擇命令SCMD<1：7>中的任意一個作為內部命令ICMD。
在下文中將參照圖9來描述相位信號產生電路350的擁有根據外部命令EXT_CMD的輸入時間來產生相位信號PH<1：2>的操作。
在圖9中，時間“T0”和“T3”可以對應於與外部命令EXT_CMD的輸入時間相比的參考時間點。
如果外部命令EXT_CMD在時間“T1”處輸入給相位信號產生電路350，則第一分時脈信號CLK_2N可以具有邏輯“低(0)”位準，而第二分時脈信號CLK_4N可以具有邏輯“高(1)”位準。在這種情況下，相位信號產生電路350可以產生具有邏輯“低(0)”位準的第一相位信號PH<1>和具有邏輯“高(1)”位準的第二相位信號PH<2>。第一相位信號PH<1>具有邏輯“低(0)”位準而第二相位信號PH<2>具有邏輯“高(1)”位準的情況意味著外部命令EXT_CMD在從時間點“T0”開始經過了時脈信號CLK的週期時間的兩倍的時間處輸入。
如果外部命令EXT_CMD在時間“T2”處輸入給相位信號產生電路350，則第一分時脈信號CLK_2N可以具有邏輯“低(0)”位準且第二分時脈信號CLK_4N可以具有邏輯“低(0)”位準。在這種情況下，相位信號產生電路350可以產生具有邏輯“低(0)”位準的第一相位信號PH<1>和具有邏輯“低(0)”位準的第二相位信號PH<2>。第一相位信號PH<1>具有邏輯“低(0)”位準且第二相位信號PH<2>具有邏輯“低(0)”位準意味著外部命令EXT_CMD在從時間“T0”開始經過了時脈信號CLK的週期時間的四倍的時間處輸入。
如果外部命令EXT_CMD在時間“T4”處輸入給相位信號產生電路350，則第一分時脈信號CLK_2N可以具有邏輯“高(1)”位準且第二分時脈信號CLK_4N可以具有邏輯“高(1)”位準。在這種情況下，相位信號產生電路350可以產生具有邏輯“高(1)”位準的第一相位信號PH<1>和具有邏輯 “低(0)”位準的第二相位信號PH<2>。第一相位信號PH<1>具有邏輯“高(1)”位準而第二相位信號PH<2>具有邏輯“低(0)”位準意味著外部命令EXT_CMD在從時間“T3”開始經過了時脈信號CLK的一個週期時間的時間處輸入。
在下文中將參照圖10來描述根據第一分時脈信號CLK_2N和第二分時脈信號CLK_4N的邏輯位準來產生第一相位信號和第二相位信號PH<1：2>的各個邏輯組合。此外，在下文中將參照圖10來描述相位信號PH<1：2>的各個互補信號。
參見圖10，如果第一分時脈信號CLK_2N具有邏輯“低(0)”位準且第二分時脈信號CLK_4N具有邏輯“低(0)”位準，則第一相位信號PH<1>可以被產生成具有邏輯“低(0)”位準且第二相位信號PH<2>可以被產生成具有邏輯“低(0)”位準。在這種情況下，相位信號PH<1：2>的互補信號可以被設置成具有與十進位數字“0”相對應的二進位數字“000”。
如果第一分時脈信號CLK_2N具有邏輯“高(1)”位準且第二分時脈信號CLK_4N具有邏輯“高(1)”位準，則第一相位信號PH<1>可以被產生成具有邏輯“高(1)”位準而第二相位信號PH<2>可以被產生成具有邏輯“低(0)”位準。在這種情況下，相位信號PH<1：2>的互補信號可以被設置成具有與十進位數字“-1”相對應的二進位數字“111”。
如果第一分時脈信號CLK_2N具有邏輯“低(0)”位準而第二分時脈信號CLK_4N具有邏輯“高(1)”位準，則第一相位信號PH<1>可以被產生成具有邏輯“低(0)”位準而第二相位信號PH<2>可以被產生成具有邏輯 “高(1)”位準。在這種情況下，相位信號PH<1：2>的互補信號可以被設置成具有與十進位數字“-2”相對應的二進位數字“110”。
如果第一分時脈信號CLK_2N具有邏輯“高(1)”位準而第二分時脈信號CLK_4N具有邏輯“低(0)”位準，則第一相位信號PH<1>可以被產生成具有邏輯“高(1)”位準且第二相位信號PH<2>可以被產生成具有邏輯“高(1)”位準。在這種情況下，相位信號PH<1：2>的互補信號可以被設置成具有與十進位數字“-3”相對應的二進位數字“101”。
參見圖11，與圖8中所示的比較電路的示例相對應的比較電路360a可以包括第一相位差信號產生電路361和第一解碼器362。
第一相位差信號產生電路361可以包括緩衝器IV31、第一邏輯電路3611和第二邏輯電路3612。緩衝器IV31可以反相地緩衝相位信號PH<1：2>來產生與相位信號PH<1：2>的一個信號的互補相對應的反相相位信號PHB<1：2>。第一邏輯電路3611可以將二進位數字“001”加到反相相位信號PHB<1：2>來產生與相位信號PH<1：2>的兩個信號的互補相對應的求和信號SUM<1：3>。第二邏輯電路3612可以將求和信號SUM<1：3>加到等待時間資訊信號LTC<1：N>的第一組LTC<1：2>來產生包括第一相位差信號至第三相位差信號RED<1：3>的相位差信號RED<1：3>。第一相位差信號產生電路361可以產生相位信號PH<1：2>的互補信號，以及可以將相位信號PH<1：2>的互補信號加到等待時間資訊信號LTC<1：N>的第一組LTC<1：2>來產生相位差信號RED<1：3>。換言之，第一相位差信號產生電路361可以產生等待時間資訊信號LTC<1：N>的互補信號，以及將等待時間資訊信號LTC<1：N>的互補信號加到相位信號PH<1：2>來產生相位差信號RED<1：3>。
第一解碼器362可以將相位差信號RED<1：3>解碼來產生致能信號EN<1：7>。第一解碼器362可以使用通用解碼器來實施。
在下文中將參照圖12來描述可以根據相位差信號RED<1：3>的邏輯位準組合來致能的致能信號EN<1：7>。此外，在下文中將參照圖12來描述根據致能信號EN<1：7>來設置的第二延遲量。
如果第三相位差信號RED<3>具有邏輯“高(1)”位準、第二相位差信號RED<2>具有邏輯“低(0)”位準以及第一相位差信號RED<1>具有邏輯“高(1)”位準，則可以致能第一致能信號EN<1>。致能信號EN<1：7>的第一致能信號EN<1>被致能的情況意味著第二延遲量對應於十進位數字“-3”。即，致能信號EN<1：7>的第一致能信號EN<1>被致能的情況意味著外部命令EXT_CMD比時脈信號CLK的參考時間早時脈信號CLK的三倍週期時間輸入。
如果第三相位差信號RED<3>具有邏輯“高(1)”位準、第二相位差信號RED<2>具有邏輯“高(1)”位準以及第一相位差信號RED<1>具有邏輯“低(0)”位準，則可以致能第一致能信號和第二致能信號EN<1：2>。這種情況意味著第二延遲量對應於十進位數字“-2”。即，致能信號EN<1：7>的第一致能信號和第二致能信號EN<1：2>被致能的情況意味著外部命令EXT_CMD比時脈信號CLK的參考時間早時脈信號CLK的兩倍週期時間輸入。
如果第三相位差信號RED<3>具有邏輯“高(1)”位準、第二相位差信號RED<2>具有邏輯“高(1)”位準以及第一相位差信號RED<1>具有邏輯“高(1)”位準，則可以致能第一致能信號至第三致能信號EN<1：3>。這種情況意味著第二延遲量對應於十進位數字“-1”。即，致能信號EN<1：7>的 第一致能信號至第三致能信號EN<1：3>被致能的情況意味著外部命令EXT_CMD比時脈信號CLK的參考時間早時脈信號CLK的一個週期時間輸入。
如果第三相位差信號RED<3>具有邏輯“低(0)”位準、第二相位差信號RED<2>具有邏輯“低(0)”位準以及第一相位差信號RED<1>具有邏輯“低(0)”位準，則可以致能第一致能信號至第四致能信號EN<1：4>。這種情況意味著第二延遲量對應於十進位數字“0”。即，致能信號EN<1：7>的第一致能信號至第四致能信號EN<1：4>被致能的情況意味著外部命令EXT_CMD在時脈信號CLK的參考時間處輸入。
如果第三相位差信號RED<3>具有邏輯“低(0)”位準、第二相位差信號RED<2>具有邏輯“低(0)”位準以及第一相位差信號RED<1>具有邏輯“高(1)”位準，則可以致能第一致能信號至第五致能信號EN<1：5>。這種情況意味著第二延遲量對應於十進位數字“+1”。即，致能信號EN<1：7>的第一致能信號至第五致能信號EN<1：5>被致能的情況意味著外部命令EXT_CMD在從時脈信號CLK的參考時間開始經過了時脈信號CLK的一個週期時間的時間處輸入。
如果第三相位差信號RED<3>具有邏輯“低(0)”位準、第二相位差信號RED<2>具有邏輯“高(1)”位準以及第一相位差信號RED<1>具有邏輯“低(0)”位準，則可以致能第一致能信號至第六致能信號EN<1：6>。這種情況意味著第二延遲量對應於十進位數字“+2”。即，致能信號EN<1：7>的第一致能信號至第六致能信號EN<1：6>被致能的情況意味著外部命令EXT_CMD在從時脈信號CLK的參考時間開始經過了時脈信號CLK的兩倍週期時間的時間處輸入。
如果第三相位差信號RED<3>具有邏輯“低(0)”位準、第二相位差信號RED<2>具有邏輯“高(1)”位準以及第一相位差信號RED<1>具有邏輯“高(1)”位準，則可以致能第一致能信號至第七致能信號EN<1：7>。這種情況意味著第二延遲量對應於十進位數字“+3”。即，第一致能信號至第七致能信號EN<1：7>全部被致能的情況意味著外部命令EXT_CMD在從時脈信號CLK的參考時間開始經過了時脈信號CLK的三倍週期時間的時間處輸入。
參見圖13，第一邏輯電路3611可以包括第一加法器FA11、第二加法器FA12和第三加法器FA13。
第一加法器FA11可以將第一反相相位信號PHB<1>加到二進位數字“1”來產生第一求和信號SUM<1>和第一進位元信號C<1>。第一進位元信號C<1>可以為包括如下資訊的信號：在第一反相相位信號PHB<1>加到二進位數字“1”之後是否出現進位。
第二加法器FA12可以對第二反相相位信號PHB<2>、二進位數字“0”以及第一進位元信號C<1>執行邏輯或運算來產生第二求和信號SUM<2>和第二進位元信號C<2>。第二進位元信號C<2>可以為包括如下資訊的信號：在對第二反相相位信號PHB<2>、二進位數字“0”以及第一進位元信號C<1>的邏輯或運算執行之後是否出現進位。
第三加法器FA13可以對二進位數字“0”、二進位數字“0”以及第二進位元信號C<2>執行邏輯或運算來產生第三求和信號SUM<3>。
參見圖14，第二邏輯電路3612可以包括第四加法器FA21、第五加法器FA22和第六加法器FA23。
第四加法器FA21可以對第一求和信號SUM<1>、第一等待時間資訊信號LTC<1>以及二進位數字“0”執行邏輯或運算來產生第一相位差信號RED<1>和第三進位元信號C<3>。第三進位元信號C<3>可以為包括如下資訊的信號：在對第一求和信號SUM<1>、第一等待時間資訊信號LTC<1>以及二進位數字“0”執行邏輯或運算之後是否出現進位。
第五加法器FA22可以對第二求和信號SUM<2>、第二等待時間資訊信號LTC<2>以及第三進位元信號C<3>執行邏輯或運算來產生第二相位差信號RED<2>和第四進位元信號C<4>。第四進位元信號C<4>可以為包括如下資訊的信號：在對第二求和信號SUM<2>、第二等待時間資訊信號LTC<2>以及第三進位元信號C<3>執行邏輯或運算之後是否出現進位。
第六加法器FA23可以對第三求和信號SUM<3>、二進位數字“0”以及第四進位元信號C<4>執行邏輯或運算來產生第三相位差信號RED<3>。
圖15是圖示圖13和圖14中所示的第一加法器至第六加法器FA11、FA12、FA13、FA21、FA22和FA23中的任意一個的電路圖。
圖15中所示的加法器可以包括反或閘EOR11、反或閘EOR12、及閘AND11、及閘AND12、或閘OR11。
圖15中所示的輸入端子A可以對應於圖13和圖14中所示的輸入端子A中的任意一個，以及圖15中所示的輸入端子B可以對應於圖13和圖14中所示的輸入端子B中的任意一個。此外，圖15中所示的輸入端子CIN可以對應於圖13和圖14中所示的輸入端子CIN中的任意一個，以及圖15中所示的輸出端子OUT可以對應於圖13和圖14中所示的輸出端子OUT中的任意一個。此外，圖15 中所示的輸出端子COUT可以對應於圖13和圖14中所示的輸出端子COUT中的任意一個。
圖15中所示的加法器可以使用通用全加法器來實施。
參見圖16，與圖8中所示的比較電路360的另一示例相對應的比較電路360b可以包括第二相位差信號產生電路363和第二解碼器364。
第二相位差信號產生電路363可以包括緩衝器IV32、第三邏輯電路3631和第四邏輯電路3632。緩衝器IV32可以反相地緩衝等待時間資訊信號LTC<1：N>的第一組LTC<1：2>來產生與第一組LTC<1：2>的一個信號的互補相對應的反相等待時間資訊信號LTCB<1：2>。第三邏輯電路3631可以將二進位數字“001”加到反相等待時間資訊信號LTCB<1：2>來產生與第一組LTC<1：2>的兩個信號的互補相對應的求和信號SUM<1：3>。第四邏輯電路3632可以將求和信號SUM<1：3>加到相位信號PH<1：2>來產生相位差信號RED<1：3>。
第二解碼器364可以將相位差信號RED<1：3>解碼來產生致能信號EN<1：7>。第二解碼器364可以使用通用解碼器來實施。
除輸入信號和輸出信號可以不同外，圖16中所示的第三邏輯電路3631可以被實施成與圖13中所示的第一邏輯電路3611具有實質上相同的配置。此外，除輸入信號和輸出信號可以不同外，圖16中所示的第四邏輯電路3632可以被實施成與圖14中所示的第二邏輯電路3612具有實質上相同的配置。相應地，第三邏輯電路3631可以與第一邏輯電路3611執行實質上相同的操作，而第四邏輯電路3632可以與第二邏輯電路3612執行實質上相同的操作。因此，在下文中將省略對第三邏輯電路3631和第四邏輯電路3632的詳細描述。
在下文中將結合示例來描述具有前述配置的半導體裝置的操作，在示例中根據等待時間資訊信號LTC<1：N>來確定的外部命令的延遲時間段被設置成等於時脈信號CLK的週期時間的十五倍。在這種情況下，假定外部命令EX_CMD比時脈信號CLK的參考時間早時脈信號CLK的兩倍週期時間輸入。
在下面的描述中，等待時間資訊信號LTC<1：N>的第二組LTC<3：N>可以被輸入，使得第一延遲量被設置成等於第二分時脈信號CLK_4N的週期時間的三倍，而等待時間資訊信號LTC<1：N>的第一組LTC<1：2>可以被輸入，使得第一延遲量被設置成等於時脈信號CLK的一個週期時間。
回應於輸入給命令輸入電路10的外部命令EX_CMD，命令輸入電路10可以與時脈信號CLK同步來產生在預定時段期間致能的輸入命令CMD_L1。
分頻電路20可以將時脈CLK的頻率分頻以產生第一分時脈信號CLK_2N和第二分時脈信號CLK_4N。
控制信號產生電路310可以將等待時間資訊信號LTC<1：N>的第二組LTC<3：N>解碼來產生第一控制信號至第M控制信號CON<1：M>之中的被致能的第三控制信號CON<3>。
響應於第三控制信號CON<3>，偏移電路320可以同步於第二分時脈信號CLK_4N而將輸入命令CMD_L1延遲與第二分時脈信號CLK_4N的週期時間的三倍相對應的第一延遲量來產生第一偏移命令CMD_L2。第一延遲量可以被設置成等於第二分時脈信號CLK_4N的週期時間的三倍，而第二分時脈信號CLK_4N的週期時間的三倍可以對應於時脈信號CLK的週期時間的十二倍。
脈衝寬度控制電路330可以同步於時脈信號CLK、第一分時脈信號CLK_2N和第二分時脈信號CLK_4N而控制第一偏移命令CMD_L2的脈衝寬度來產生第二偏移命令CMD_L3。第二偏移命令CMD_L3可以被產生成具有等於時脈信號CLK的一個週期時間的脈衝寬度。
相位信號產生電路350可以回應於外部命令EXT_CMD而根據第一分時脈信號CLK_2N和第二分時脈信號CLK_4N的邏輯位準來產生相位信號PH<1：2>。在這種情況下，因為外部命令EXT_CMD比時脈信號CLK的參考時間早時脈信號CLK的兩倍週期時間輸入，所以第一相位信號PH<1>可以被產生成具有邏輯“低(0)”位準而第二相位信號PH<2>可以被產生成具有邏輯“高(1)”位準。
比較電路360的第一相位差信號產生電路361可以產生相位信號PH<1：2>的互補信號以及可以將相位信號PH<1：2>的互補信號加到等待時間資訊信號LTC<1：N>的第一組LTC<1：2>來產生相位差信號RED<1：3>。換言之，第一相位差信號產生電路361可以產生等待時間資訊信號LTC<1：N>的互補信號，以及第一相位差信號產生電路361可以將等待時間資訊信號LTC<1：N>的互補信號加到相位信號PH<1：2>來產生相位差信號RED<1：3>。在這種情況下，第一相位差信號產生電路361可以將與相位信號PH<1：2>的互補信號相對應的二進位數字“110”加到與等待時間資訊信號LTC<1：N>的第一組LTC<1：2>相對應的二進位數字“01”來產生具有邏輯“高(1)”位準的第三相位差信號RED<3>、具有邏輯“高(1)”位準的第二相位差信號RED<2>以及具有邏輯“高(1)”位準的第一相位差信號RED<1>。
比較電路360的第一解碼器362可以將具有邏輯“高(1)”位準的第一相位差信號至第三相位差信號RED<1：3>解碼來產生被致能成具有邏輯“低(0)”位準的第一致能信號至第三致能信號EN<1：3>。
回應於第一致能信號至第三致能信號EN<1：3>，選擇命令輸出電路340可以將第二偏移命令CMD_L3延遲與時脈信號CLK的週期時間的三倍相對應的第二延遲量，以及輸出延遲的第二偏移命令CMD_L3作為第三選擇命令SCMD<3>。第二延遲量可以被設置成等於時脈信號CLK的週期時間的三倍。
內部命令輸出電路370可以回應於第一致能信號至第三致能信號EN<1：3>而輸出第三選擇命令SCMD<3>作為內部命令ICMD。在這種情況下，內部命令ICMD可以在從外部命令EX_CMD的輸入時間開始經過了與第一延遲量和第二延遲量之和相對應的時間段(即，時脈信號CLK的週期時間的十五倍)時產生，第一延遲量等於時脈信號CLK的週期時間的十二倍，第二延遲量等於時脈信號CLK的週期時間的三倍。
內部電路40可以回應於內部命令ICMD而執行內部操作。
如上所述，根據一個實施例的半導體裝置可以利用多個觸發器透過使用具有與時脈信號的週期時間的“2N”倍相對應的週期時間的分時脈信號而將外部命令延遲等待時間段來產生內部命令。因此，如果分時脈信號的週期時間增加，則可以減少用於延遲外部命令的觸發器的數量。
參照圖1至圖16而描述的半導體裝置可以應用於電子系統，這種電子系統包括記憶體系統、圖形系統、計算系統、移動系統等。例如，如圖17中所示，根據一個實施例的電子系統可以包括資料儲存電路1001、記憶體控制器1002、緩衝記憶體1003和輸入/輸出(I/O)介面1004。
根據從記憶體控制器1002輸出的控制信號，資料儲存電路1001可以儲存從記憶體控制器1002輸出的資料，以及可以將儲存的資料讀取和輸出給記憶體控制器1002。資料儲存電路1001可以包括圖1中所示的半導體裝置。同時，資料儲存電路1001可以包括即使其電源中斷仍可以保持所儲存的資料的非揮發性記憶體。非揮發性記憶體可以為諸如NOR型快閃記憶體或NAND型快閃記憶體的快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。
記憶體控制器1002可以經由I/O介面1004接收從外部設備(例如，主機設備)輸出的命令，以及可以將從主機設備輸出的命令解碼來控制用於將資料輸入至資料儲存電路1001或緩衝記憶體1003中的操作或者用於將儲存在資料儲存電路1001或緩衝記憶體1003中的資料輸出的操作。雖然圖17用單個模組圖示了記憶體控制器1002，但是記憶體控制器1002可以包括用於控制包括非揮發性記憶體的資料儲存電路1001的一個控制器和用於控制包括揮發性記憶體的緩衝記憶體1003的另一控制器。
緩衝記憶體1003可以臨時儲存由記憶體控制器1002處理的資料。即，緩衝記憶體1003可以臨時儲存從資料儲存電路1001輸出或輸入給資料儲存電路1001的資料。緩衝記憶體1003可以根據控制信號來儲存從記憶體控制器1002輸出的資料。緩衝記憶體1003可以將儲存的資料讀取和輸出給記憶體控制器1002。緩衝記憶體1003可以包括揮發性記憶體，諸如動態隨機存取記憶體(DRAM)、移動DRAM或靜態隨機存取記憶體(SRAM)。
I/O介面1004可以將記憶體控制器1002實體連接且電連接到外部設備(即，主機)。因此，記憶體控制器1002可以接收經由I/O介面1004而從外部設備(即，主機)供應的控制信號和資料，以及可以經由I/O介面1004將從記憶體控制器1002產生的資料輸出給外部設備(即，主機)。即，電子系統1000可以經由I/O介面1004與主機通信。I/O介面1004可以包括各種介面協定中的任意一種，諸如通用序列匯流排(USB)、多媒體卡(MMC)、週邊元件快速互連(PCI-E)、串列連接SCSI(SAS)、串列AT附件(SATA)、並行AT附件(PATA)、小型電腦系統介面(SCSI)、增強型小裝置介面(ESDI)以及集成驅動電路(IDE)。
電子系統1000可以用作主機的輔助儲存設備或外部儲存設備。電子系統1000可以包括固態硬碟(SSD)、USB記憶體、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、緊湊式快閃記憶體(CF)卡等。
10:命令輸入電路
20:分頻電路
30:內部命令產生電路
31:選擇命令產生電路
32:選擇/傳輸電路
40:內部電路
EX_CMD:外部命令
ICMD:內部命令
CLK:時脈信號
CLK_2N:第一分時脈信號
CLK_4N:第二分時脈信號
LTC<1：N>:等待時間資訊信號
CMD_L1:輸入命令
EN<1：7>:致能信號
SCMD<1：7>:選擇命令

Claims (25)

  1. 一種半導體裝置，包括：命令輸入電路，被配置成與時脈信號同步來產生如果外部命令輸入給所述命令輸入電路則被致能的輸入命令；以及內部命令產生電路，被配置成同步於透過將所述時脈信號的頻率分頻而產生的第一分時脈信號和第二分時脈信號、根據等待時間資訊信號將所述輸入命令延遲預定時段來產生內部命令，其中，所述預定時段被設置成等於第一延遲量與第二延遲量之和，所述第一延遲量與所述第二分時脈信號的週期時間的“N”倍相對應，所述第二延遲量與所述時脈信號的週期時間的“M”倍相對應。
  2. 如請求項1所述的半導體裝置，其中，所述第一分時脈信號具有為所述時脈信號的頻率的2N分之一的頻率；以及其中，所述第二分時脈信號具有為所述第一分時脈信號的頻率的2N分之一的頻率。
  3. 如請求項2所述的半導體裝置，其中，數量“N”和“M”為自然數。
  4. 如請求項1所述的半導體裝置，其中，等待時間資訊信號包括第一組和第二組；其中，等待時間資訊信號的第一組為用於設置所述第二延遲量的信號；以及 其中，等待時間資訊信號的第二組為用於設置所述第一延遲量的信號。
  5. 如請求項1所述的半導體裝置，其中，內部命令產生電路包括：選擇命令產生電路，被配置成同步於所述第一分時脈信號和所述第二分時脈信號而根據等待時間資訊信號將所述輸入命令延遲所述預定時段來產生多個選擇命令；以及選擇/傳輸電路，被配置成檢測所述外部命令輸入的時間，以及被配置成根據檢測結果來將所述多個選擇命令中的任意一個輸出而作為內部命令。
  6. 如請求項5所述的半導體裝置，其中，選擇命令產生電路包括：控制信號產生電路，被配置成將等待時間資訊信號解碼來產生多個控制信號，所述多個控制信號之一被選擇性地致能；偏移電路，被配置成回應於所述多個控制信號而將所述輸入命令延遲第一延遲量來產生第一偏移命令；脈衝寬度控制電路，被配置成同步於所述時脈信號、所述第一分時脈信號和所述第二分時脈信號來控制第一偏移命令的脈衝寬度以產生第二偏移命令；以及選擇命令輸出電路，被配置成響應於從等待時間資訊信號產生的致能信號而將第二偏移命令延遲所述第二延遲量來輸出延遲的第二偏移命令作為所述多個選擇命令中的任意一個。
  7. 如請求項6所述的半導體裝置，其中，所述多個控制信號包括第一控制信號、第二控制信號和第三控制信號；以及其中，偏移電路包括：第一延遲電路，被配置成回應於第一控制信號而將所述輸入命令延遲所述第二分時脈信號的一個週期時間來產生第一延遲命令；第二延遲電路，被配置成回應於第二控制信號而將所述輸入命令或第一延遲命令延遲所述第二分時脈信號的一個週期時間來產生第二延遲命令；以及第三延遲電路，被配置成回應於第三控制信號而將所述輸入命令或第二延遲命令延遲所述第二分時脈信號的一個週期時間來產生第一偏移命令。
  8. 如請求項6所述的半導體裝置，其中，致能信號包括第一致能信號至第四致能信號；其中，所述多個選擇命令包括第一選擇命令至第四選擇命令；以及其中，選擇命令輸出電路包括：第一輸出電路，被配置成回應於第一致能信號而與所述時脈信號同步來輸出第二偏移命令作為第一選擇命令；第二輸出電路，被配置成回應於第二致能信號而與所述時脈信號同步來輸出第一選擇命令作為第二選擇命令； 第三輸出電路，被配置成回應於第三致能信號而與所述時脈信號同步來輸出第二選擇命令作為第三選擇命令；以及第四輸出電路，被配置成回應於第四致能信號而與所述時脈信號同步來輸出第三選擇命令作為第四選擇命令。
  9. 如請求項5所述的半導體裝置，其中，選擇/傳輸電路包括：比較電路，被配置成根據所述外部命令輸入的時間來從等待時間資訊信號減去相位信號來產生多個致能信號，相位信號從所述第一分時脈信號和所述第二分時脈信號來產生；以及內部命令輸出電路，被配置成響應於所述多個致能信號而將所述多個選擇命令中的任意一個輸出而作為內部命令。
  10. 如請求項9所述的半導體裝置，其中，比較電路包括：相位差信號產生電路，被配置成產生相位信號的互補信號，以及被配置成將相位信號的互補信號加到等待時間資訊信號來產生相位差信號；以及解碼器，被配置成將相位差信號解碼來產生所述多個致能信號。
  11. 如請求項10所述的半導體裝置，其中，相位差信號產生電路包括：緩衝器，被配置成將相位信號反相來產生反相相位信號；第一邏輯電路，被配置成將二進位數字“1”加到反相相位信號來產生求和信號；以及 第二邏輯電路，被配置成將求和信號加到等待時間資訊信號來產生相位差信號。
  12. 如請求項9所述的半導體裝置，其中，比較電路包括：相位差信號產生電路，被配置成產生等待時間資訊信號的互補信號，以及被配置成將等待時間資訊信號的互補信號加到相位信號來產生相位差信號；以及解碼器，被配置成將相位差信號解碼來產生所述多個致能信號。
  13. 如請求項12所述的半導體裝置，其中，相位差信號產生電路包括：緩衝器，被配置成將等待時間資訊信號反相來產生反相等待時間資訊信號；第一邏輯電路，被配置成將二進位數字“1”加到反相等待時間資訊信號來產生求和信號；以及第二邏輯電路，被配置成將求和信號加到相位信號來產生相位差信號。
  14. 一種半導體裝置，包括：選擇命令產生電路，被配置成同步於透過將時脈信號的頻率分頻而產生的第一分時脈信號和第二分時脈信號、根據等待時間資訊信號將從外部命令產生的輸入命令延遲預定時段來產生多個選擇命令；以及 選擇/傳輸電路，被配置成檢測所述外部命令輸入的時間，以及被配置成根據檢測結果來輸出所述多個選擇命令中的任意一個作為內部命令，其中，所述預定時段被設置成等於第一延遲量與第二延遲量之和，所述第一延遲量對應於所述第二分時脈信號的週期時間的“N”倍，所述第二延遲量對應於所述時脈信號的週期時間的“M”倍。
  15. 如請求項14所述的半導體裝置，其中，所述第一分時脈信號具有為所述時脈信號的頻率的2N分之一的頻率；以及其中，所述第二分時脈信號具有為所述第一分時脈信號的頻率的2N分之一的頻率。
  16. 如請求項15所述的半導體裝置，其中，數量“N”和“M”為自然數。
  17. 如請求項14所述的半導體裝置，其中，等待時間資訊信號包括第一組和第二組；其中，等待時間資訊信號的第一組為用於設置第二延遲時間量的信號；以及其中，等待時間資訊信號的第二組為用於設置第一延遲時間量的信號。
  18. 如請求項14所述的半導體裝置，其中，選擇命令產生電路包括： 控制信號產生電路，被配置成將等待時間資訊信號解碼來產生多個控制信號，所述多個控制信號之一被選擇性地致能；偏移電路，被配置成回應於所述多個控制信號而將所述輸入命令延遲所述第一延遲量來產生第一偏移命令；脈衝寬度控制電路，被配置成同步於所述時脈信號、所述第一分時脈信號和所述第二分時脈信號來控制第一偏移命令的脈衝寬度以產生第二偏移命令；以及選擇命令輸出電路，被配置成響應於從等待時間資訊信號產生的致能信號而將第二偏移命令延遲所述第二延遲量來輸出延遲的第二偏移命令作為所述多個選擇命令中的任意一個。
  19. 如請求項18所述的半導體裝置，其中，所述多個控制信號包括第一控制信號、第二控制信號和第三控制信號；以及其中，偏移電路包括：第一延遲電路，被配置成回應於第一控制信號而將所述輸入命令延遲所述第二分時脈信號的一個週期時間來產生第一延遲命令；第二延遲電路，被配置成回應於第二控制信號而將所述輸入命令或第一延遲命令延遲所述第二分時脈信號的一個週期時間來產生第二延遲命令；以及 第三延遲電路，被配置成回應於第三控制信號而將所述輸入命令或第二延遲命令延遲所述第二分時脈信號的一個週期時間來產生第一偏移命令。
  20. 如請求項18所述的半導體裝置，其中，致能信號包括第一致能信號至第四致能信號；其中，所述多個選擇命令包括第一選擇命令至第四選擇命令；以及其中，選擇命令輸出電路包括：第一輸出電路，被配置成回應於第一致能信號而與所述時脈信號同步來輸出第二偏移命令作為第一選擇命令；第二輸出電路，被配置成回應於第二致能信號而與所述時脈信號同步來輸出第一選擇命令作為第二選擇命令；第三輸出電路，被配置成回應於第三致能信號而與所述時脈信號同步來輸出第二選擇命令作為第三選擇命令；以及第四輸出電路，被配置成回應於第四致能信號而與所述時脈信號同步來輸出第三選擇命令作為第四選擇命令。
  21. 如請求項14所述的半導體裝置，其中，選擇/傳輸電路包括：比較電路，被配置成根據所述外部命令輸入的時間來從等待時間資訊信號減去相位信號來產生多個致能信號，相位信號從所述第一分時脈信號和所述第二分時脈信號來產生；以及內部命令輸出電路，被配置成響應於所述多個致能信號而將所述多個選擇命令中的任意一個輸出而作為內部命令。
  22. 如請求項21所述的半導體裝置，其中，比較電路包括：相位差信號產生電路，被配置成產生相位信號的互補信號，以及被配置成將相位信號的互補信號加到等待時間資訊信號來產生相位差信號；以及解碼器，被配置成將相位差信號解碼來產生所述多個致能信號。
  23. 如請求項22所述的半導體裝置，其中，相位差信號產生電路包括：緩衝器，被配置成將相位信號反相來產生反相相位信號；第一邏輯電路，被配置成將二進位數字“1”加到反相相位信號來產生求和信號；以及第二邏輯電路，被配置成將求和信號加到等待時間資訊信號來產生相位差信號。
  24. 如請求項21所述的半導體裝置，其中，比較電路包括：相位差信號產生電路，被配置成產生等待時間資訊信號的互補信號，以及被配置成將等待時間資訊信號的互補信號加到相位信號來產生相位差信號；以及解碼器，被配置成將相位差信號解碼來產生所述多個致能信號。
  25. 如請求項24所述的半導體裝置，其中，相位差信號產生電路包括： 緩衝器，被配置成將等待時間資訊信號反相來產生反相等待時間資訊信號；第一邏輯電路，被配置成將二進位數字“1”加到反相等待時間資訊信號來產生求和信號；以及第二邏輯電路，被配置成將求和信號加到相位信號來產生相位差信號。
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