KR20070075572A - 반도체 메모리 장치의 커맨드 디코더 회로 - Google Patents

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Abstract

본 발명은 메모리 장치의 고속 동작 시 충분한 펄스 폭을 가진 내부 클럭을 이용하여, 데이터 처리할 때 오류가 발생하지 않도록 하기 위한 반도체 메모리 장치의 커맨드 디코더 회로를 개시한다. 이 회로는, 외부클럭신호(CLK)를 입력받아 2 분주한 후, 2 분주된 신호를 버퍼링하여 내부클럭펄스신호(PhaseA,PhaseB)를 출력하는 클럭 버퍼부(210); 외부명령신호(CMD)를 입력받아 버퍼링하여 쓰기 명령(WT)에 해당하는 내부명령신호(ndA/ndAz)로 출력하는 커맨드 버퍼부(220); 내부명령신호(ndA/ndAz)를 내부클럭펄스신호(PhaseA,PhaseB) 중 하나에 동기시킨 후, 동기된 내부클럭펄스신호(PhaseA,PhaseB) 중 하나를 래치하여 쓰기펄스신호(wtp5AB)로 출력하는 래치부(230); 라이트 래이턴시(WL)의 값에 따라 내부클럭펄스신호(PhaseA,PhaseB) 중 하나를 선택적으로 출력하는 선택부(240); 및 선택부(240)의 출력 신호(PhaseA 또는 PhaseB)를 입력받아 쓰기펄스신호(wtp5AB)를 라이트 래이턴시(WL)에 대응하는 만큼 시프트시켜 쓰기명령 신호(Caspwt6)로 출력하는 클럭 시프트부(250);를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 커맨드 디코더 회로{COMMAND DECODER CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 블럭도.
도 2는 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 동작 타이밍도.
도 3은 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 블럭도.
도 4는 라이트 래이턴시가 1일 경우, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 동작을 설명하기 위한 타이밍도.
도 5는 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 클럭 버퍼부(210)의 일 예를 나타내는 회로도.
도 6a는 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 선택부(240)의 일 예를 나타내는 회로도.
도 6b는 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 선택부(240)의 다른 예를 나타내는 회로도.
도 7은 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 클럭 시프트부(250)의 일 예를 나타내는 회로도.
도 8은 라이트 래이턴시가 1일 경우, 도 7에 도시된 클럭 시프트부(250)의 동작을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 클럭 버퍼부 220 : 커맨드 버퍼부
230 : 래치부 240 : 선택부
250 : 클럭 시프트부
본 발명은 반도체 메모리 장치의 커맨드 디코더 회로(Command Decoder Circuit)에 관한 것으로, 특히, 메모리 장치의 고속 동작 시 충분한 펄스 폭을 가진 내부클럭을 이용하여 정상적인 쓰기 동작을 수행하기 위한 반도체 메모리 장치의 커맨드 디코더 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치 중 DDR SDRAM(Double Data Rate Synchronous DRAM)은 클럭의 상승 에지와 하강 에지에서 데이터와 명령이 동기되어 입/출력되는 메모리 장치이다. 따라서, DDR SDRAM은 100MHz의 클럭으로 200MHz에 대응하는 데이터 율(Data Rate)을 얻을 수 있다.
그리고, DDR SDRAM은 다시 DDR1 SDRAM과 DDR2 SDRAM으로 나누어진다. DDR1 SDRAM은 입/출력 시에 2비트 프리패치(prefetch)를 수행하여 데이터의 버스트 길이 (Burst Length)가 2이며, DDR2 SDRAM은 입/출력 시에 DDR1 SDRAM과 동일한 조건에서 4비트 프리패치를 수행하여 데이터의 버스트 길이가 4이다. 여기서, 버스트 길이가 2라는 것은 하나의 입/출력 단자를 통해 클럭에 동기된 2개의 데이터가 연속하여 입/출력됨을 의미하며, 버스트 길이가 4라는 것은 하나의 입/출력 단자를 통해 클럭에 동기된 4개의 데이터가 연속하여 입/출력됨을 의미한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 블럭도로서, DDR SDRAM의 쓰기(Write) 동작 시, 종래 기술에 따른 DDR SDRAM의 커맨드 디코더 회로의 동작을 설명하기 위한 블럭도이다.
도시된 바와 같이, 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 외부클럭신호(CLK)를 입력받아 버퍼링하여 외부클럭신호(CLK)의 라이징 에지에 동기되는 내부클럭펄스신호(Clkp)로 출력하는 클럭 버퍼부(110); 외부명령신호(CMD)를 버퍼링하여 내부명령신호(ndA/ndAz)로 출력하는 커맨드 버퍼부(120); 내부명령신호(ndA/ndAz)를 내부클럭펄스신호(Clkp)의 라이징 에지에 동기시킨 후, 내부클럭펄스신호(Clkp)를 내부명령신호(ndA/ndAz)와 동기되는 시점에서 래치하여 카스펄스신호(Casp)로 출력하는 래치부(130); 및 라이트 래이턴시(Write Latency;WL)에 대응하는 만큼 내부클럭펄스신호(CLKp)를 시프트시켜 쓰기명령신호(Caspwt6)로 출력하는 클럭 시프트부(140);를 포함한다.
도 2는 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 동작 타이밍도로서, DDR SDRAM의 쓰기 동작에서 라이트 래이턴시(WL)가 1일 경우, 종래 기술에 따른 DDR SDRAM의 커맨드 디코더 회로의 동작을 설명하기 위한 타이밍도이 다.
이하, 도 1 및 도 2를 참조하여 DDR SDRAM의 쓰기 동작에서 라이트 래이턴시(WL)가 1일 경우, 종래 기술에 따른 커맨드 디코더 회로의 동작에 관하여 상세히 살펴보기로 한다.
우선, 클럭 버퍼부(110)는 외부클럭신호(CLK)를 입력받아 버퍼링하여 외부클럭신호(CLK)의 라이징 에지에 동기되는 내부클럭펄스신호(Clkp)로 출력한다. 그리고, 커맨드 버퍼부(120)는 외부명령신호(CMD)를 버퍼링하여 쓰기명령(WT)에 해당하는 내부명령신호(ndA/ndAz)로 출력한다.
이어서, 래치부(130)는 내부명령신호(ndA/ndAz)를 내부클럭펄스신호(Clkp)의 라이징 에지에 동기시킨후, 내부클럭펄스신호(Clkp)를 내부명령신호(ndA/ndAz)와 동기되는 시점에서 래치하여 카스펄스신호(Casp)로 출력한다. 이때, 내부명령신호(ndA/ndAz)는 홀드 타임(hold time)과 셋업 타임(setup time)이 조정되도록 내부클럭펄스신호(Clkp)의 라이징 에지에 동기된다.
이어서, 클럭 시프트부(140)는 라이트 래이턴시(WL)에 대응하는 만큼 카스펄스신호(Casp)를 시프트시켜 쓰기명령신호(Caspwt6)로 출력한다. 여기서, 쓰기카스펄스신호(Caspwt)는 라이트 래이턴시(WL)가 1인 경우, 카스펄스신호(Casp)가 내부클럭펄스신호(Clkp)의 에지에서 3번 시프트되어, 카스펄스신호(Casp)와 동일한 펄스 폭(pulse width)을 가진 쓰기명령신호(Caspwt6)로 출력한다.
이상에서 살펴본 바와 같이, 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 쓰기 명령(WT)이 입력될 시, 외부클럭신호(CLK)의 라이징 에지에 동 기되는 내부클럭펄스신호(Clkp)를 이용하여 쓰기명령신호(Caspwt6)를 출력한다.
그러나, 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 고속 동작시, 외부클럭신호(CLK)의 주기가 작아져서 쓰기명령신호(Caspwt6)를 적당한 시점에 출력하지 못하는 문제점이 있다.
예를 들어, 1GHz에서 동작하는 경우, DDR SDRAM이 500ps의 하이 레벨의 펄스 폭과 500ps의 로우 레벨의 펄스 폭을 가진 외부클럭신호(CLK)를 입력받아 동작한다고 가정해 보자. 이는, 카스펄스신호(Casp)가 내부클럭펄스신호(Clkp)의 라이징 에지와 폴링 에지에서 시프트되기에 충분하지 못한 시간이 될 수 있다. 이에 따라, 종래 기술에 따른 커맨드 디코더는 데이터를 처리할 때 오류(fail)가 발생하거나, 원하는 시점에서 카스펄스신호(Casp)를 시프트시키지 못하여, 카스펄스신호(Casp)가 다음 클럭의 라이징 에지 또는 폴링 에지에서 시프트되는 문제점이 있다.
다시 말해, 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 고속 동작 시, 외부클럭신호(CLK)의 하이 레벨의 펄스 폭과 로우 레벨의 펄스 폭이 줄어들므로, 외부클럭신호(CLK)의 라이징 에지에 동기되는 내부클럭펄스신호(Clkp)의 펄스 폭도 줄어들게 된다. 이에 따라, 종래 기술에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 카스펄스신호(Casp)를 시프트하여 쓰기명령신호(Caspwt6)를 출력하기에 충분한 펄스 폭을 확보하지 못하므로, 데이터를 처리할 때 오류가 발생하거나, 정해진 라이트 래이턴시(WL) 보다 지연되어 쓰기명령신호(Caspwt6)를 출력하는 문제점이 발생한다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 메모리 장치의 고속 동작 시, 내부클럭펄스신호의 펄스 폭을 충분히 확보함으로써, 원하는 시점에 데이터를 처리할 수 있는 커맨더 디코더를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 반도체 메모리 장치의 커맨드 디코더 회로가 제공되며: 이 회로는, 외부클럭신호를 입력받아 2 분주한 후, 상기 2 분주된 신호를 버퍼링하여 제 1 및 제 2 내부클럭펄스신호로 출력하는 클럭 버퍼부; 다수의 외부명령신호를 입력받아 버퍼링하여 쓰기 명령에 해당하는 내부명령신호로 출력하는 커맨드 버퍼부; 상기 내부명령신호를 상기 제 1 및 제 2 내부클럭펄스신호 중 하나에 동기시킨 후, 상기 내부명령신호와 동기되는 제 1 및 제 2 내부클럭펄스신호 중 하나를 래치하여 쓰기펄스신호로 출력하는 래치부; 라이트 래이턴시의 값에 따라 상기 제 1 및 제 2 내부클럭펄스신호 중 하나를 선택적으로 출력하는 선택부; 및 상기 선택부의 출력 신호를 입력받아 상기 쓰기펄스신호를 상기 라이트 래이턴시에 대응하는 만큼 시프트시켜, 쓰기 동작을 수행하기 위한 쓰기명령신호로 출력하는 클럭 시프트부;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 및 제 2 내부클럭펄스신호는 상기 외부클럭신호가 2분주되어, 각각 상기 외부클럭신호보다 두 배의 펄스 폭을 가지는 동시에 위상이 서로 반대인 신호인 것을 특징으로 한다.
상기 구성에서, 상기 클럭 버퍼부는, 상기 외부클럭신호를 인에이블 신호로 입력받고, 반전된 출력 신호를 입력 신호로 입력받는 제 1 플립플롭 수단; 상기 제 1 플립플롭의 출력 신호를 버퍼링하여 상기 제 1 내부클럭펄스신호를 출력하는 제 1 인버터 수단; 상기 외부클럭신호를 인에이블 신호로 입력받고, 상기 제 1 플립플롭 수단의 출력 신호를 입력 신호로 입력받는 제 2 플립플롭 수단; 및 상기 제 2 플립플롭 수단의 출력 신호를 버퍼링하여 상기 제 2 내부클럭펄스신호를 출력하는 제 2 인버터 수단;으로 구성되는 것을 특징으로 한다.
상기 구성에서, 상기 다수의 외부명령신호는 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호, 및 칩 선택 신호이며, 상기 라이트 인에이블 신호가 인에이블 될 때, 상기 래치부에서 상기 쓰기 명령에 해당하는 내부명령신호가 발생하는 것을 특징으로 한다.
상기 구성에서, 상기 내부명령신호는 상기 래치부를 통하여 상기 제 1 및 제 2 클럭신호 중 하나의 라이징 에지에 동기되는 것을 특징으로 한다.
상기 구성에서, 상기 선택부는 상기 라이트 래이턴시가 홀수일 때, 상기 제 1 클럭신호를 출력하고, 상기 라이트 래이턴시가 짝수일 때, 상기 제 2 클럭신호를 출력하는 것을 특징으로 한다.
상기 구성에서, 상기 선택부는, 상기 라이트 래이턴시의 값에 따라 논리 레벨이 결정되는 라이트 래이턴시 신호가 입력되는 인버터 수단; 상기 라이트 래이턴시 신호의 논리 레벨에 따라 상기 제 1 내부클럭펄스신호의 출력 여부를 결정하는 제 1 스위칭 수단; 및 상기 라이트 래이턴시 신호의 논리 레벨에 따라 상기 제 2 내부클럭펄스신호의 출력 여부를 결정하는 제 2 스위칭 수단;으로 구성되는 것을 특징으로 한다.
상기 구성에서, 상기 선택부는, 상기 라이트 래이턴시의 값에 따라 논리 레벨이 결정되는 라이트 래이턴시 신호가 입력되는 인버터 수단; 상기 인버터 수단에 의해 반전된 상기 라이트 래이턴시 신호와 상기 제 1 내부클럭펄스신호를 논리 조합하는 제 1 조합 수단; 상기 라이트 래이턴시 신호와 상기 제 2 내부클럭펄스신호를 논리 조합하는 제 2 조합 수단; 및 상기 제 1 조합 수단의 출력 신호와 상기 제 2 조합 수단의 출력 신호를 논리 조합하는 제 3 조합 수단;으로 구성되는 것을 특징으로 한다.
상기 구성에서, 상기 라이트 래이턴시 신호는 상기 라이트 래이턴시의 값이 짝수인 경우, 하이 레벨의 신호로 입력되고, 라이트 래이턴시의 값이 홀수인 경우, 로우 레벨의 신호로 입력되는 것을 특징으로 한다.
상기 구성에서, 상기 클럭 시프트부는 상기 선택부가 상기 제 1 내부클럭펄스신호를 출력할 때, 상기 쓰기펄스신호를 상기 제 1 내부클럭펄스신호의 폴링 에지에서 상기 라이트 래이턴시에 대응하는 만큼 시프트시키고, 상기 선택부가 상기 제 2 내부클럭펄스신호를 출력할 때, 상기 쓰기펄스신호를 상기 제 2 내부클럭펄스신호의 라이징 에지에서 상기 라이트 래이턴시에 대응하는 만큼 시프트시키는 것을 특징으로 한다.
(실시 예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상술하기로 한 다.
도 3은 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 블럭도로서, DDR SDRAM의 쓰기 동작시, 본 발명에 따른 DDR SDRAM의 커맨드 디코더 회로의 동작을 설명하기 위한 블럭도이다.
도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 외부클럭신호(CLK)를 입력받아 2 분주한 후, 2 분주된 신호를 버퍼링하여 내부클럭펄스신호(PhaseA,PhaseB)를 출력하는 클럭 버퍼부(210); 외부명령신호(CMD)를 입력받아 버퍼링하여 쓰기 명령(WT)에 해당하는 내부명령신호(ndA/ndAz)로 출력하는 커맨드 버퍼부(220); 내부명령신호(ndA/ndAz)를 내부클럭펄스신호(PhaseA,PhaseB) 중 하나에 동기시킨 후, 동기된 내부클럭펄스신호(PhaseA,PhaseB) 중 하나를 래치하여 쓰기펄스신호(wtp5AB)로 출력하는 래치부(230); 라이트 래이턴시(WL)의 값에 따라 내부클럭펄스신호(PhaseA,PhaseB) 중 하나를 선택적으로 출력하는 선택부(240); 및 선택부(240)의 출력 신호(PhaseA 또는 PhaseB)를 입력받아 쓰기펄스신호(wtp5AB)를 라이트 래이턴시(WL)에 대응하는 만큼 시프트시켜 쓰기명령 신호(Caspwt6)로 출력하는 클럭 시프트부(250);를 포함한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 동작 타이밍도로서, DDR SDRAM의 쓰기 동작에서 라이트 래이턴시가 1일 경우, 본 발명에 따른 DDR SDRAM의 커맨드 디코더 회로의 동작을 설명하기 위한 타이밍도이다.
이하, 도 3 및 도 4를 참조하여, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 동작을 상세히 살펴보기로 한다.
우선, 클럭 버퍼부(210)는 외부클럭 신호(CLK)를 입력받아 2 분주한 후, 2 분주된 신호를 각각 버퍼링하여 내부클럭펄스신호(PhaseA,PhaseB)를 출력한다. 즉, 각각의 내부클럭펄스신호(PhaseA,PhaseB)는 외부클럭신호(CLK)보다 두 배의 펄스 폭을 가지며, 서로 위상이 반대인 신호이다. 이러한 클럭 버퍼부(210)는 바람직하게 도 5와 같이 구성될 수 있다.
도 5는 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 클럭 버퍼부(210)의 일 예를 나타내는 회로도이다.
도시된 바와 같이, 클럭 버퍼부(210)는 외부클럭신호(CLK)를 인에이블 신호(E1)로 입력받고 반전된 출력 신호(/Q1)를 입력 신호(D1)로 입력받는 D 플립플롭(FF1), D 플립플롭(FF1)의 출력 신호(Q1)를 버퍼링하여 내부클럭펄스신호(PhaseA)를 출력하는 두 개의 인버터(Inv1,Inv2), 외부클럭신호(CLK)를 인에이블 신호(E2)로 입력받고 D 플립플롭(FF1)의 출력 신호(Q1)를 입력 신호(D2)로 입력받는 D 플립플롭(FF2), 및 D 플립플롭(FF2)의 출력 신호(Q2)를 버퍼링하여 내부클럭펄스신호(PhaseB)를 출력하는 두 개의 인버터(Inv3,Inv4)로 구성된다.
이와 같이, 클럭 버퍼부(210)는 D 플립플롭(FF1,FF2)를 통하여 외부클럭신호(CLK)를 각각 2분주한 후, 각각의 D 플립플롭(FF1,FF2)의 출력 신호(Q1,Q2)를 버퍼링하여 위상이 서로 반대인 내부클럭펄스신호(PhaseA,PhaseB)를 출력한다.
그리고, 커맨드 버퍼부(220)는 외부명령신호(CMD)를 입력받아 버퍼링하여 쓰기 명령(WT)에 해당하는 내부명령신호(ndA/ndAz)로 출력한다. 여기서, 외부명령신호(CMD)는 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 라이트 인에이블 신호(WE), 및 칩 선택 신호(CS)를 포함하며, 커맨드 버퍼부(120)에서 이 신호들의 논리 조합하여 쓰기 명령(WT)의 내부명령신호(ndA/ndAz)가 생성된다. 즉, 커맨드 버퍼부(220)는 입력되는 외부명령신호(CMD)의 라이트 인에이블 신호(WE)가 하이레벨일 때, 쓰기 명령(WT)의 내부명령신호(ndA/ndAz)를 출력한다.
이어서, 래치부(230)는 내부명령신호(ndA/ndAz)를 내부클럭펄스신호(PhaseA) 또는 내부클럭펄스신호(PhaseB)에 동기시킨다. 이때, 내부명령신호(ndA/ndAz)는 홀드 타임(hold time)과 셋업 타임(setup time)이 조정되도록 내부클럭펄스신호(PhaseA) 또는 내부클럭펄스신호(PhaseB)의 라이징 에지에 동기된다. 그리고 나서, 래치부(230)는 동기된 내부클럭펄스신호(PhaseA) 또는 내부클럭펄스신호(PhaseB)를 래치하여 쓰기펄스신호(wtp5AB)로 출력한다.
이어서, 선택부(240)는 라이트 래이턴시(WL)가 홀수일 때, 내부클럭펄스신호(PhaseA)를 출력하고, 라이트 래이턴시(WL)가 짝수일 때, 내부클럭펄스신호(PhaseB)를 출력한다. 여기서, 선택부(240)는 라이트 래이턴시(WL)의 값, 즉, 라이트 래이턴시(WL)의 논리 레벨에 따라 내부클럭펄스신호(PhaseA,PhaseB) 중 하나를 선택적으로 출력하기 위한 다양한 회로로 구현될 수 있으며, 예를 들어, 도 6a 및 도 6b와 같은 회로로 구현 가능하다.
도 6a는 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 선택부(240)의 일 예를 나타내는 회로도이다.
도시된 바와 같이, 선택부(240)는 라이트 래이턴시 신호(WL135)가 입력되는 인버터(Inv5), 라이트 래이턴시 신호(WL135)의 논리 레벨에 따라 내부클럭펄스신호 (PhaseA)의 출력 여부를 결정하는 스위칭 소자(SW1), 및 라이트 래이턴시 신호(WL135)의 논리 레벨에 따라 내부클럭펄스신호(PhaseB)의 출력 여부를 결정하는 스위칭 소자(SW2)로 구현될 수 있다.
도 6b는 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 선택부(240)의 다른 예를 나타내는 회로도.
도시된 바와 같이, 선택부(240)는 라이트 래이턴시 신호(WL135)가 입력되는 인버터(Inv6), 인버터(Inv6)에 의해 반전된 라이트 래이턴시 신호(/WL135)와 내부클럭펄스신호(PhaseA)를 논리 조합하는 낸드 게이트(NA1), 라이트 래이턴시 신호(WL135)와 내부클럭펄스신호(PhaseB)를 논리 조합하는 낸드 게이트(NA2), 및 낸드 게이트(NA1)의 출력 신호와 낸드 게이트(NA2)의 출력 신호를 논리 조합하는 낸드 게이트(NA3)로 구현될 수 있다.
이와 같이, 선택부(240)는 라이트 래이턴시 신호(WL135)의 논리 레벨에 따라 내부클럭펄스신호(PhaseA)와 내부클럭펄스신호(PhaseB) 중 하나를 선택적으로 출력한다. 이때, 라이트 래이턴시 신호(WL135)는 라이트 래이턴시(WL)가 짝수인 경우, 하이 레벨의 신호로 입력되고, 라이트 래이턴시(WL)가 홀수인 경우, 로우 레벨의 신호로 입력된다.
따라서, 선택부(240)는 라이트 래이턴시 신호(WL135)가 로우 레벨일 경우, 내부클럭펄스신호(PhaseA)를 출력하고, 라이트 래이턴시 신호(WL135)가 하이 레벨일 경우, 내부클럭펄스신호(PhaseB)를 출력한다.
이어서, 클럭 시프트부(250)는 선택부(240)에서 내부클럭펄스신호(PhaseA)가 출력될 경우, 쓰기펄스신호(wtp5AB)를 내부클럭펄스신호(PhaseA)의 폴링 에지에서 라이트 래이턴시(WL)에 대응하는 만큼 시프트시킨다. 또한, 클럭 시프트부(250)는 선택부(240)에서 내부클럭펄스신호(PhaseB)가 출력될 경우, 쓰기펄스신호(wtp5AB)를 내부클럭펄스신호(PhaseB)의 라이징 에지에서 라이트 래이턴시(WL)에 대응하는 만큼 시프트시킨다. 이를, 도 7 및 도 8을 참조하여 상세히 살펴보면 아래와 같다.
도 7은 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로에서 클럭 시프트부(250)의 일 예를 나타내는 회로도이고, 도 8은 라이트 래이턴시가 1일 경우, 도 7에 도시된 클럭 시프트부(250)의 동작을 설명하기 위한 타이밍도이다.
도 7에 도시된 바와 같이, 클럭 시프트부(250)는 쓰기펄스신호(wtp5AB)의 논리 레벨에 따라 턴 온 여부가 결정되는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1), 노드(a)에 걸린 전위를 래치하는 두 개의 인버터(Inv7,Inv8), 두 개의 인버터(Inv7,Inv8)에서 래치된 신호를 반전하여 노드(b)로 전달하는 인버터(Inv9), 선택부(240)에서 출력된 신호(PhaseA 또는 PhaseB)의 논리 레벨에 따라 노드(b)로 인가된 신호의 출력 여부를 결정하는 트랜스퍼게이트(TG1), 트랜스퍼게이트(TG1)의 출력 신호를 래치하는 두 개의 인버터(Inv10,Inv11), 두 개의 인버터(Inv10,Inv11)에서 래치된 신호(Caspwt6)를 반전하는 인버터(Inv12), 인버터(Inv12)의 출력 신호를 반전하는 인버터(Inv13), 인버터(Inv13)의 출력 신호와 선택부(240)에서 출력된 신호(PhaseA 또는 PhaseB)를 낸드 조합하는 낸드 게이트(NA4), 낸드 게이트(NA4)에서 출력된 신호의 논리 레벨에 따라 턴 온 여부가 결정되는 PMOS 트랜지스터(P2), 및 노드(a)의 초기값을 잡아주기 위한 신호(set)의 논리 레벨에 따라 턴 온 여부가 결정되는 PMOS 트랜지스터(P3)로 구성된다.
여기서, NMOS 트랜지스터(N1)는 턴 온될 때, 접지 전압(VSS) 라인과 노드(a)를 연결시키고, PMOS 트랜지스터(P1)는 턴 온될 때, PMOS 트랜지스터(P2)와 노드(a)를 연결시킨다. 또한, PMOS 트랜지스터(P2)는 턴 온될 때, PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P3)를 연결시키고, PMOS 트랜지스터(P3)는 턴 온될 때, PMOS 트랜지스터(P2)와 노드(a)를 연결시킨다.
이와 같은 구성을 갖는 클럭 시프트부(250)는 라이트 래이턴시가 1일 경우, 아래와 같이 동작하며, 이를 도 7 및 도 8을 참조하여 상세히 살펴보기로 한다.
우선, 클럭 시프트부(250)는 쓰기펄스신호(wtp5AB)가 하이 레벨일 때, NMOS 트랜지스터(N1)가 턴 온되어 노드(a)의 전위를 로우 레벨로 만든다.
다음, 두 개의 인버터(Inv7,Inv8)는 노드(a)에 걸린 로우 레벨의 전위를 래치하고, 이후, 인버터(Inv9)는 두 개의 인버터(Inv7,Inv8)를 통하여 래치된 하이 레벨의 전위를 반전하여 노드(b)로 전달한다.
그런 다음, 트랜스퍼게이트(TG1)는 내부클럭펄스신호(PhaseA)가 하이 레벨에서 로우 레벨로 변할 때, 즉, 내부클럭펄스신호(PhaseA)의 폴링 에지에서 노드(b)에 걸린 로우 레벨의 전위를 통과시킨다. 여기서, 선택부(240)는 라이트 래이턴시가 1이므로, 내부클럭펄스신호(PhaseA)를 출력한다. 이에 따라, 트랜스퍼게이트(TG1)는 내부클럭펄스신호(PhaseA)의 논리 레벨에 따라 노드(b)에 걸린 로우 레벨의 전위의 통과 여부를 결정한다.
그리고 나서, 두 개의 인버터(Inv10,Inv11)는 트랜스퍼게이트(TG1)에서 전달된 로우 레벨의 전위를 래치하여 하이 레벨의 쓰기명령신호(Caspwt6)를 출력하고, 이후, 인버터(Inv12)는 두 개의 인버터(Inv10,Inv11)에서 래치된 하이 레벨의 쓰기명령신호(Caspwt6)를 반전한다.
그 후, 인버터(Inv13)는 인버터(Inv12)의 출력 신호를 반전하고, 이후, 낸드 게이트(NA4)는 내부클럭펄스신호(PhaseA)와 인버터(Inv13)에서 반전된 신호를 낸드 조합하여 하이 레벨의 전위를 출력한다. 따라서, PMOS 트랜지스터(P2)는 게이트 단자를 통하여 하이 레벨의 전위를 입력받으므로, 턴 오프된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 라이트 래이턴시가 1일 경우, 클럭 시프트부(250)를 통하여 쓰기펄스신호(wtp5AB)를 내부클럭펄스신호(PhaseA)의 폴링 에지에서 라이트 래이턴시(WL)에 대응하는 만큼 시프트시킨다. 즉, 클럭 시프트부(250)는 라이트 래이턴시가 1일 경우, 쓰기펄스신호(wtp5AB)를 내부클럭펄스신호(PhaseA)의 폴링 에지에서 1.5번 시프트시켜 쓰기명령신호(Caspwt6)로 출력한다.
이어서, 반도체 메모리 장치는 쓰기명령신호(Caspwt6)에 따라 쓰기 데이터가 각 메모리 셀로 입력되어 쓰기 동작을 수행한다. 즉, 쓰기 데이터는 쓰기명령신호(Caspwt6)가 하이 레벨일 때 각 메모리 셀로 입력되어, 메모리 장치에서 쓰기 동작이 수행되도록 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 쓰기 명령(WT)이 입력될 시, 외부클럭신호(CLK)가 2분주된 내부클럭 펄스신호(PhaseA,PhaseB)를 이용하여 쓰기명령신호(Caspwt6)를 출력한다. 이때, 내부클럭펄스신호(PhaseA,PhaseB)는 각각 외부클럭신호(CLK)보다 두 배의 주기를 가진다.
따라서, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 고속 동작 시, 외부클럭신호(CLK)의 하이레벨의 펄스 폭과 로우레벨의 펄스 폭이 줄어들더라도, 외부클럭신호(CLK)보다 두 배의 펄스 폭을 가진 내부클럭펄스신호(PhaseA,PhaseB)에 의해 안정적인 쓰기 동작을 수행할 수 있는 효과가 있다.
다시 말해, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 쓰기 동작 시, 내부클럭펄스신호(PhaseA,PhaseB)를 이용하여 쓰기펄스신호(wtp5AB)를 시프트한다. 이때, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 고속 동작에서 충분한 펄스 폭을 가진 내부클럭펄스신호(PhaseA,PhaseB)를 사용하므로, 데이터를 처리할 때 오류가 발생하거나, 정해진 라이트 래이턴시(WL) 보다 지연되어 쓰기명령신호(Caspwt6)를 출력하는 문제점이 발생하지 않는 효과가 있다.
아울러, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 쓰기 동작 시, 내부클럭펄스신호(PhaseA,PhaseB)를 이용하여 쓰기펄스신호(wtp5AB)를 시프트할 때, 종래보다 시프트되는 횟수가 줄어드는 효과가 있다.
이를 상세히 살펴보면, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로의 내부클럭펄스신호(PhaseA,PhaseB)는 도 1 및 도 2의 커맨드 디코더 회로의 내부클럭펄스신호(CLKp)보다 넓은 펄스 폭을 가진다. 이는, 라이트 래이턴시가 1일 경우, 도 1 및 도 2의 커맨드 디코더 회로에서 내부클럭펄스신호(Clkp)를 기준 으로 3번의 클럭 시프트가 일어나지만, 본 발명에 따른 커맨드 디코더 회로에서 내부클럭펄스신호(PhaseA,PhaseB)를 기준으로 1.5번의 클럭 시프트가 일어나는 차이점을 발생시킨다. 또한, 이러한 펄스 폭의 차이는 라이트 래이턴시가 2일 경우, 도 1 및 도 2의 커맨드 디코더 회로에서 내부클럭펄스신호(Clkp)를 기준으로 4번의 클럭 시프트가 일어나지만, 본 발명에 따른 커맨드 디코더 회로에서 내부클럭펄스신호(PhaseA,PhaseB)를 기준으로 2번의 클럭 시프트가 일어나는 차이점을 발생시킨다.
따라서, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 종래보다 클럭 시프트 횟수가 줄어들어 고속 동작 및 비용 절감의 효과가 있다. 다시 말해, 본 발명에 따른 반도체 메모리 장치의 커맨드 디코더 회로는 종래보다 클럭 시프트 횟수가 줄어듦에 따라 클럭 시프트부를 구성하는 소자의 수가 줄어들어, 고속 동작 및 비용 절감의 측면에 유리한 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 커맨드 디코더 회로에서, 충분한 펄스 폭을 가진 내부클럭펄스신호를 발생시킴으로써, 안정적인 고속 동작과 비용 절감의 측면에 유리한 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (10)

  1. 외부클럭신호를 입력받아 2 분주한 후, 상기 2 분주된 신호를 버퍼링하여 제 1 및 제 2 내부클럭펄스신호로 출력하는 클럭 버퍼부;
    다수의 외부명령신호를 입력받아 버퍼링하여 쓰기 명령에 해당하는 내부명령신호로 출력하는 커맨드 버퍼부;
    상기 내부명령신호를 상기 제 1 및 제 2 내부클럭펄스신호 중 하나에 동기시킨 후, 상기 내부명령신호와 동기되는 제 1 및 제 2 내부클럭펄스신호 중 하나를 래치하여 쓰기펄스신호로 출력하는 래치부;
    라이트 래이턴시의 값에 따라 상기 제 1 및 제 2 내부클럭펄스신호 중 하나를 선택적으로 출력하는 선택부; 및
    상기 선택부의 출력 신호를 입력받아 상기 쓰기펄스신호를 상기 라이트 래이턴시에 대응하는 만큼 시프트시켜, 쓰기 동작을 수행하기 위한 쓰기명령신호로 출력하는 클럭 시프트부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 내부클럭펄스신호는 상기 외부클럭신호가 2분주되어, 각각 상기 외부클럭신호보다 두 배의 펄스 폭을 가지는 동시에 위상이 서로 반대인 신호인 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  3. 제 1 항에 있어서,
    상기 클럭 버퍼부는,
    상기 외부클럭신호를 인에이블 신호로 입력받고, 반전된 출력 신호를 입력 신호로 입력받는 제 1 플립플롭 수단;
    상기 제 1 플립플롭의 출력 신호를 버퍼링하여 상기 제 1 내부클럭펄스신호를 출력하는 제 1 인버터 수단;
    상기 외부클럭신호를 인에이블 신호로 입력받고, 상기 제 1 플립플롭 수단의 출력 신호를 입력 신호로 입력받는 제 2 플립플롭 수단; 및
    상기 제 2 플립플롭 수단의 출력 신호를 버퍼링하여 상기 제 2 내부클럭펄스신호를 출력하는 제 2 인버터 수단;으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  4. 제 1 항에 있어서,
    상기 다수의 외부명령신호는 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호, 및 칩 선택 신호이며, 상기 라이트 인에이블 신호가 인에이블 될 때, 상기 래치부에서 상기 쓰기 명령에 해당하는 내부명령신호가 발생하는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  5. 제 1 항에 있어서,
    상기 내부명령신호는 상기 래치부를 통하여 상기 제 1 및 제 2 클럭신호 중 하나의 라이징 에지에 동기되는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  6. 제 1 항에 있어서,
    상기 선택부는 상기 라이트 래이턴시가 홀수일 때, 상기 제 1 클럭신호를 출력하고, 상기 라이트 래이턴시가 짝수일 때, 상기 제 2 클럭신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  7. 제 1 항에 있어서,
    상기 선택부는,
    상기 라이트 래이턴시의 값에 따라 논리 레벨이 결정되는 라이트 래이턴시 신호가 입력되는 인버터 수단;
    상기 라이트 래이턴시 신호의 논리 레벨에 따라 상기 제 1 내부클럭펄스신호의 출력 여부를 결정하는 제 1 스위칭 수단; 및
    상기 라이트 래이턴시 신호의 논리 레벨에 따라 상기 제 2 내부클럭펄스신호의 출력 여부를 결정하는 제 2 스위칭 수단;으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  8. 제 1 항에 있어서,
    상기 선택부는,
    상기 라이트 래이턴시의 값에 따라 논리 레벨이 결정되는 라이트 래이턴시 신호가 입력되는 인버터 수단;
    상기 인버터 수단에 의해 반전된 상기 라이트 래이턴시 신호와 상기 제 1 내부클럭펄스신호를 논리 조합하는 제 1 조합 수단;
    상기 라이트 래이턴시 신호와 상기 제 2 내부클럭펄스신호를 논리 조합하는 제 2 조합 수단; 및
    상기 제 1 조합 수단의 출력 신호와 상기 제 2 조합 수단의 출력 신호를 논리 조합하는 제 3 조합 수단;으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 라이트 래이턴시 신호는 상기 라이트 래이턴시의 값이 짝수인 경우, 하이 레벨의 신호로 입력되고, 라이트 래이턴시의 값이 홀수인 경우, 로우 레벨의 신호로 입력되는 것을 특징으로 하는 반도체 메모리 장치의 커맨드 디코더 회로.
  10. 제 1 항에 있어서,
    상기 클럭 시프트부는 상기 선택부가 상기 제 1 내부클럭펄스신호를 출력할 때, 상기 쓰기펄스신호를 상기 제 1 내부클럭펄스신호의 폴링 에지에서 상기 라이트 래이턴시에 대응하는 만큼 시프트시키고, 상기 선택부가 상기 제 2 내부클럭펄 스신호를 출력할 때, 상기 쓰기펄스신호를 상기 제 2 내부클럭펄스신호의 라이징 에지에서 상기 라이트 래이턴시에 대응하는 만큼 시프트시키는 것을 특징으로 하는 반도체 메모리 장치.
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