CN108877857B - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括读取模式信号生成电路和读取校准电路。读取模式信号生成电路将读取命令与内部时钟信号中的至少一个进行比较以生成读取模式信号。读取校准电路响应于内部数据与至少一个内部时钟信号同步以生成读取数据。读取校准电路响应于读取模式信号来控制内部数据的校准序列。

Description

半导体装置
相关申请的交叉引用
本申请要求于2017年5月16日提交的申请号为10-2017-0060640 的韩国申请的优先权，其整体通过引用并入本文。
技术领域
本公开的实施例涉及校准数据以接收和输出校准的数据的半导体装置。
背景技术
随着半导体系统发展成以高速操作，包括在每个半导体系统中的半导体装置之间的高数据传输速率(或高带宽数据通信)的需求已经日益增加。响应于这种需求，已经提出各种预取(pre-fetch)方案。预取方案可以对应于锁存串行输入的数据并且并行输出锁存数据的设计技术。内部时钟分频器可以用于获取并行数据。如果内部时钟信号被分频，则多个多相时钟信号可以被生成，并且多个多相时钟信号可以被用于数据的并行化或串行化。
发明内容
根据实施例，半导体装置包括读取模式信号生成电路和读取校准电路。读取模式信号生成电路将读取命令与至少一个内部时钟信号进行比较以生成读取模式信号。读取校准电路响应于内部数据与至少一个内部时钟信号同步以生成读取数据。读取校准电路响应于读取模式信号来控制内部数据的校准序列。
根据另一实施例，半导体装置包括写入控制电路和读取控制电路。写入控制电路根据写入命令与内部时钟信号的比较结果来控制写入数据的校准序列以生成内部数据。存储器电路在写入操作期间存储内部数据，并且在读取操作期间输出存储在存储器电路中的内部数据。读取控制电路根据读取命令与内部时钟信号的比较结果来控制内部数据的校准序列以生成读取数据。
附图说明
鉴于附图和随后的详细描述，本公开的各个实施例将变得更加显而易见，其中：
图1是示出根据本公开的实施例的半导体装置的配置的框图；
图2是示出包括在图1的半导体装置中的写入模式信号生成电路的配置的框图；
图3是示出包括在图2的写入模式信号生成电路中的写入控制信号生成电路的配置的电路图；
图4是示出包括在图2的写入模式信号生成电路中的写入模式信号输出电路的配置的电路图；
图5是示出包括在图1的半导体装置中的写入校准电路的配置的框图；
图6是示出包括在图5的写入校准电路中的内部写入校准电路的配置的框图；
图7是示出图5的写入校准电路中包含的写入数据选择电路的结构的框图；
图8和图9是示出包括在图1的半导体装置中的写入控制电路的操作的时序图；
图10是示出包括在图1的半导体装置中的读取模式信号生成电路的配置的框图；
图11是示出包括在图10的读取模式信号生成电路中的读取控制信号生成电路的配置的电路图；
图12是示出包括在图10的读取模式信号生成电路中的读取模式信号输出电路的配置的电路图；
图13是示出包括在图1的半导体装置中的读取校准电路的配置的框图；
图14是示出包括在图13的读取校准电路中的内部读取校准电路的配置的框图；
图15是示出包括在图13的读取校准电路中的读取数据输出电路的配置的框图；
图16和图17是示出包括在图1的半导体装置中的读取控制电路的操作的时序图；以及
图18是示出采用参照图1至图17描述的半导体装置的电子系统的配置的框图。
具体实施方式
在下文中将参照附图描述本公开的各个实施例。然而，本文描述的实施例仅用于说明的目的，并不旨在限制本公开的范围。
如图1所示，根据实施例的半导体装置可以包括命令解码器10、内部时钟生成电路20、数据输入/输出(I/O)电路30、写入控制电路40、存储器电路50以及读取控制电路60。
命令解码器10可以解码外部命令CMD以生成写入命令WT和读取命令RD。外部命令CMD可以由外部装置提供以控制半导体装置的操作。外部命令CMD可以通过传输地址、命令和数据中的至少一组的线路来传输。虽然图1将外部命令CMD示为单个信号，但是根据本实施例，外部命令CMD可以被设置为具有多个位。
内部时钟生成电路20可以响应于外部时钟信号CLK生成包括第一至第四内部时钟信号ICLK<1:4>的内部时钟信号。内部时钟生成电路 20可以分频外部时钟信号CLK的频率以生成彼此具有不同相位的第一至第四内部时钟信号ICLK<1:4>。外部时钟信号CLK可以是周期性地切换的信号。外部时钟信号CLK可以是用于同步半导体装置的操作的信号。第一至第四内部时钟信号ICLK<1:4>可以通过将外部时钟信号 CLK的频率分频为在第一至第四内部时钟信号ICLK<1:4>之间具有90 度的相位差来获得。内部时钟生成电路20可以使用包括锁相环(PLL) 电路和延迟锁定环(DLL)电路的通用分频电路中的任何一个来实现。虽然图1示出内部时钟生成电路20响应于外部时钟信号CLK生成第一至第四内部时钟信号ICLK<1:4>的示例，但是本公开不限于此。例如，根据本实施例，内部时钟生成电路20生成的内部时钟信号的数量可以被设置为不同。
数据I/O电路30可以在写入操作期间接收第一至第八数据 DATA<1:8>以生成第一至第八写入数据WD<1:8>。数据I/O电路30可以响应于写入命令WT来输出第一至第八数据DATA<1:8>作为第一至第八写入数据WD<1:8>。数据I/O电路30可以在读取操作期间接收第一至第八读取数据RD<1:8>以生成第一至第八数据DATA<1:8>。数据I/O电路30可以响应于读取命令RD来输出第一至第八读取数据RD<1:8>作为第一至第八数据DATA<1:8>。第一至第八数据DATA<1:8>可以被设置为从外部装置输入到半导体装置或从半导体装置输出到外部装置的数据。第一至第八写入数据WD<1:8>可以包括多个位并且可以是通过多个位顺序地生成的串行数据。虽然图1示出数据I/O电路30接收或输出第一至第八数据DATA<1:8>的示例，但是本公开不限于此。例如，根据本实施例，输入到数据I O电路30或从数据I/O电路30输出的数据的量可被设置为不同。
写入控制电路40可以包括写入模式信号生成电路41和写入校准电路42。
写入模式信号生成电路41可以将写入命令WT与第一至第四内部时钟信号ICLK<1:4>中的至少一个进行比较以生成写入模式信号 WMD。写入模式信号生成电路41可以将写入命令WT的输入时间与第一至第四内部时钟信号ICLK<1:4>的生成时间进行比较以生成写入模式信号WMD。写入模式信号生成电路41可以将写入命令WT的输入时间与第一内部时钟信号ICLK<1>的生成时间和第三内部时钟信号 ICLK<3>的生成时间进行比较以生成写入模式信号WMD。如果写入命令WT在第三内部时钟信号ICLK<3>被生成时被输入到写入模式信号生成电路41，则写入模式信号WMD可以被设置为启用。根据本实施例，启用的写入模式信号WMD的逻辑电平可以被设置为不同。
写入校准电路42可以响应于第一至第八写入数据WD<1:8>而与第一至第四内部时钟信号ICLK<1:4>同步以生成第一至第八内部数据 ID<1:8>。写入校准电路42可以与第一至第四内部时钟信号ICLK<1:4> 同步以输出第一至第八写入数据WD<1:8>作为第一至第八内部数据 ID<1:8>。如果写入模式信号WMD被启用，则写入校准电路42可以使第一至第八写入数据WD<1:8>与第一至第四内部时钟信号ICLK<1:4> 同步地以预定序列校准以生成第一至第八内部数据ID<1:8>。如果写入模式信号WMD被禁用，则写入校准电路42可以输出第一至第八写入数据WD<1:8>作为第一至第八内部数据ID<1:8>，而不使第一至第八写入数据WD<1:8>与第一至第四内部时钟信号ICLK<1:4>同步地校准。第一至第八内部数据ID<1:8>可以被同步并行地生成。虽然图1示出写入校准电路42生成第一至第八内部数据ID<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由写入校准电路42生成的内部数据的量可以小于或大于八。
如上所述，写入控制电路40可以将写入命令WT与第一至第四内部时钟信号ICLK<1:4>进行比较，并且根据比较结果，可以控制第一至第八写入数据WD<1:8>的校准序列以生成并输出校准的第一至第八写入数据WD<1:8>或不校准的第一至第八写入数据WD<1:8>作为第一至第八内部数据ID<1:8>。写入控制电路40可以根据写入命令WT的输入时间与第一至第四内部时钟信号ICLK<1:4>的生成时间之间的差异来控制第一至第八写入数据WD<1:8>的校准序列以输出校准的第一至第八写入数据WD<1:8>或不校准的第一至第八写入数据WD<1:8>作为第一至第八内部数据ID<1:8>。更具体地，当第三内部时钟信号 ICLK<3>被生成时，如果写入命令WT被输入，则写入控制电路40可以以预定序列校准第一至第八写入数据WD<1:8>，以输出第一至第八写入数据WD<1:8>作为第一至第八内部数据ID<1:8>。
存储器电路50可以在写入操作期间将第一至第八内部数据 ID<1:8>存储在其中。存储器电路50可以响应于写入命令WT将第一至第八内部数据ID<1:8>存储在其中。如果读取操作被执行，则存储器电路50可以在读取操作期间输出存储在其中的第一至第八内部数据 ID<1:8>。存储器电路50可以响应于读取命令RD输出存储在其中的第一至第八内部数据ID<1:8>。存储器电路50可以使用包括多个易失性存储器单元的易失性存储器电路或者包括多个非易失性存储器单元的非易失性存储器电路来实现。虽然图1示出存储器电路50在某个时间接收或输出第一至第八内部数据ID<1:8>的示例，但是本公开不限于此。例如，根据本实施例，在某个时间输入到存储器电路50或从存储器电路 50输出的内部数据的量可被设置为小于或大于八。
读取控制电路60可以包括读取模式信号生成电路61和读取校准电路62。
读取模式信号生成电路61可以将读取命令RD与第一至第四内部时钟信号ICLK<1:4>中的至少一个进行比较以生成读取模式信号 RMD。读取模式信号生成电路61可以将读取命令RD的输入时间与第一至第四内部时钟信号ICLK<1:4>的生成时间进行比较以生成读取模式信号RMD。读取模式信号生成电路61可以将读取命令RD的输入时间与第一内部时钟信号ICLK<1>的生成时间和第三内部时钟信号ICLK<3> 的生成时间进行比较以生成读取模式信号RMD。如果读取命令RD在第三内部时钟信号ICLK<3>被生成时被输入到读取模式信号生成电路 61，则读取模式信号RMD可以被设置为启用。根据本实施例，启用的读取模式信号RMD的逻辑电平可以被设置为不同。
读取校准电路62可以响应于第一至第八内部数据ID<1:8>而与第一至第四内部时钟信号ICLK<1:4>同步以生成第一至第八读取数据 RD<1:8>。读取校准电路62可以与第一至第四内部时钟信号ICLK<1:4> 同步以输出第一至第八内部数据ID<1:8>作为第一至第八读取数据 RD<1:8>。如果读取模式信号RMD被启用，则读取校准电路62可以使第一至第八内部数据ID<1:8>与第一至第四内部时钟信号ICLK<1:4>同步地以预定序列校准以生成第一至第八读取数据RD<1:8>。如果读取模式信号WMD被禁用，则读取校准电路62可以输出第一至第八内部数据ID<1:8>作为第一至第八读取数据RD<1:8>，而不使第一至第八内部数据ID<1:8>与第一至第四内部时钟信号ICLK<1:4>同步地校准。第一至第八读取数据RD<1:8>可以被同步并行地生成。虽然图1示出读取校准电路62生成第一至第八读取数据RD<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由读取校准电路62生成的读取数据的量可以小于或大于八。
如上所述，读取控制电路60可以根据读取命令RD的输入时间与第一至第四内部时钟信号ICLK<1:4>的生成时间之间的差异来控制第一至第八内部数据ID<1:8>的校准序列以生成并输出校准的第一至第八内部数据ID<1:8>或不校准的第一至第八内部数据ID<1:8>作为第一至第八读取数据RD<1:8>。具体地，当第三内部时钟信号ICLK<3>被生成时，如果读取命令RD被输入，则读取控制电路60可以以预定序列校准第一至第八内部数据ID<1:8>，以输出第一至第八内部数据ID<1:8> 作为第一至第八读取数据RD<1:8>。
参照图2，写入模式信号生成电路41可以包括写入控制信号生成电路400和写入模式信号输出电路410。
写入控制信号生成电路400可以将写入命令WT的输入时间与第一内部时钟信号ICLK<1>的生成时间和第三内部时钟信号ICLK<3>的生成时间进行比较以生成第一写入控制信号WCON<1>和第二写入控制信号WCON<2>。写入控制信号生成电路400可以将写入命令WT的输入时间与第一内部时钟信号ICLK<1>的生成时间进行比较以生成第一写入控制信号WCON<1>。如果写入命令WT在第一内部时钟信号 ICLK<1>被生成时被输入到写入控制信号生成电路400，则写入控制信号生成电路400可以生成被启用的第一写入控制信号WCON<1>。写入控制信号生成电路400可以将写入命令WT的输入时间与第三内部时钟信号ICLK<3>的生成时间进行比较以生成第二写入控制信号 WCON<2>。如果写入命令WT在第三内部时钟信号ICLK<3>被生成时被输入到写入控制信号生成电路400，则写入控制信号生成电路400可以生成被启用的第二写入控制信号WCON<2>。根据本实施例，被启用的第一和第二写入控制信号WCON<1:2>的逻辑电平可以被设置为不同。
写入模式信号输出电路410可以响应于第一和第二写入控制信号 WCON<1:2>生成写入模式信号WMD。如果第二写入控制信号 WCON<2>被启用，写入模式信号输出电路410可以生成被启用的写入模式信号WMD。如果第一写入控制信号WCON<1>被启用，写入模式信号输出电路410可以生成被禁用的写入模式信号WMD。
参照图3，写入控制信号生成电路400可以包括写入脉冲生成电路 401、第一相位比较电路402以及第一重置信号生成电路403。
写入脉冲生成电路401可以被配置成包括逆变器IV11、IV12、IV13 和IV14以及PMOS晶体管P11。PMOS晶体管P11可以被联接在电源电压 VDD端子和节点nd11之间，并且第一重置信号RST<1>可以被施加到 PMOS晶体管P11的栅极。写入脉冲生成电路401可以生成响应于第一重置信号RST<1>被初始化的写入脉冲WP。如果第一重置信号RST<1> 被启用以具有逻辑“低”电平，则PMOS晶体管P11可以被导通以将节点nd11驱动到电源电压VDD的电平，并且由逆变器IV13和IV14组成的锁存电路可以反向地缓冲节点nd11的信号以生成被初始化为具有逻辑“低”电平的写入脉冲WP。逆变器IV11可以反向地缓冲写入命令WT，以将反向缓冲的写入命令输出到节点nd11。逆变器IV11可以使用根据第一重置信号RST<1>导通或关断的三相逆变器来实现。写入脉冲生成电路401可以在写入命令WT被输入到逆变器IV11时，响应于第一重置信号RST<1>来生成在预定时间段期间创建的写入脉冲WP。如果第一重置信号RST<1>被禁用以具有逻辑“高”电平，则写入脉冲生成电路 401可以在写入命令WT被输入到逆变器IV11时生成在预定时间段期间创建的写入脉冲WP。虽然图3示出逆变器IV11使用三相逆变器来实现的示例，但是本公开不限于此。例如，根据本实施例，逆变器IV11可以使用由晶体管组成的传输门来实现。
第一相位比较电路402可以使用触发器FF11和FF12来实现。如果写入命令WT未被输入到触发器FF11，则触发器FF11可以生成被初始化的第一写入控制信号WCON<1>。即，如果具有逻辑“低”电平的写入命令WT被输入到触发器FF11，则触发器FF11可以生成被初始化以具有逻辑“低”电平的第一写入控制信号WCON<1>。在第一内部时钟信号 ICLK<1>被生成的期间，触发器FF11可以锁存写入脉冲WP以生成第一写入控制信号WCON<1>。在第一内部时钟信号ICLK<1>被生成的期间，如果具有逻辑“高”电平的写入脉冲WP被输入到触发器FF11，则触发器FF11可以生成被启用以具有逻辑“高”电平的第一写入控制信号WCON<1>。如果写入命令WT未被输入到触发器FF12，则触发器 FF12可以生成被初始化的第二写入控制信号WCON<2>。即，如果具有逻辑“低”电平的写入命令WT被输入到触发器FF12，则触发器FF12 可以生成被初始化以具有逻辑“低”电平的第二写入控制信号 WCON<2>。在第三内部时钟信号ICLK<3>被生成的期间，触发器FF12 可以锁存写入脉冲WP以生成第二写入控制信号WCON<2>。在第三内部时钟信号ICLK<3>被生成的期间，如果具有逻辑“高”电平的写入脉冲WP被输入到触发器FF12，则触发器FF12可以生成被启用以具有逻辑“高”电平的第二写入控制信号WCON<2>。
第一重置信号生成电路403可以使用NOR门NOR11来实现。第一重置信号生成电路403可以执行第一写入控制信号WCON<1>和第二写入控制信号WCON<2>的NOR操作以生成第一重置信号RST<1>。如果第一和第二写入控制信号WCON<1:2>中的至少一个具有逻辑“高”电平，则第一重置信号生成电路403可以生成被启用以具有逻辑“低”电平的第一重置信号RST<1>。如果第一和第二写入控制信号WCON<1:2>两者具有逻辑“低”电平，则第一重置信号生成电路403可以生成被禁用以具有逻辑“高”电平的第一重置信号RST<1>。
参照图4，写入模式信号输出电路410可以使用由NOR门NOR21和 NOR门NOR22组成的SR锁存电路来实现。
写入模式信号输出电路410可以生成响应于第二写入控制信号 WCON<2>被启用的写入模式信号WMD。如果第二写入控制信号 WCON<2>具有逻辑“高”电平，则写入模式信号输出电路410可以生成被启用以具有逻辑“低”电平的写入模式信号WMD。写入模式信号输出电路410可以生成响应于第一写入控制信号WCON<1>被禁用的写入模式信号WMD。如果第一写入控制信号WCON<1>具有逻辑“高”电平，则写入模式信号输出电路410可以生成被禁用以具有逻辑“高”电平的写入模式信号WMD。
参照图5，写入校准电路42可以包括内部写入校准电路420和写入数据选择电路430。
内部写入校准电路420可以使第一至第八写入数据WD<1:8>与第一至第四内部时钟信号ICLK<1:4>同步地以预定序列校准以生成第一至第八写入校准数据WAD<1:8>。虽然图5示出内部写入校准电路420 生成第一至第八写入校准数据WAD<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由内部写入校准电路420生成的写入校准数据的量可以被设置为小于或大于八。稍后将参照图6、图8和图9更充分地描述生成第一至第八写入校准数据WAD<1:8>的内部写入校准电路 420的配置和操作。
写入数据选择电路430可以响应于写入模式信号WMD选择性地输出第一至第八写入校准数据WAD<1:8>作为第一至第八内部数据 ID<1:8>。虽然图5示出写入数据选择电路430生成第一至第八内部数据 ID<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由写入数据选择电路430生成的内部数据的量可以被设置为小于或大于八。稍后将参照图7、图8和图9更全面地描述生成第一至第八内部数据 ID<1:8>的写入数据选择电路430的配置和操作。
参照图6，内部写入校准电路420可以使用触发器FF21、FF22、 FF23、FF24、FF25、FF26、FF27、FF28、FF29和FF30来实现。
触发器FF21可以将写入数据锁存在与第一内部时钟信号ICLK<1> 的上升沿同步输入的第一至第八写入数据WD<1:8>中。触发器FF21可以输出与第一内部时钟信号ICLK<1>的上升沿同步锁存的写入数据作为第一锁存数据LD<1>。触发器FF21可以将任何一个写入数据锁存在与第一内部时钟信号ICLK<1>的第一上升沿同步输入的第一至第八写入数据WD<1:8>中，以生成第一锁存数据LD<1>的第一数据位。触发器FF21可以将任何一个写入数据锁存在与第一内部时钟信号ICLK<1> 的第二上升沿同步输入的第一至第八写入数据WD<1:8>中，以生成第一锁存数据LD<1>的第二数据位。在实施例中，当第一至第八写入数据WD<1:8>被输入到触发器FF21时，如果第一内部时钟信号ICLK<1> 的上升沿被创建两次，则第一锁存数据LD<1>可以被生成以包括第一至第八写入数据WD<1:8>中的写入数据的两个位。
触发器FF22可以将与第二内部时钟信号ICLK<2>的上升沿同步输入的第一锁存数据LD<1>锁存在第一锁存数据LD<1>中。触发器FF22 可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第一锁存数据LD<1>作为第一写入校准数据WAD<1>。在实施例中，当第一锁存数据LD<1>被输入到触发器FF22时，如果第二内部时钟信号 ICLK<2>的上升沿被创建两次，则第一写入校准数据WAD<1>可以被生成以包括第一锁存数据LD<1>中的数据的两个位。触发器FF22可以与第二内部时钟信号ICLK<2>的第一上升沿同步地锁存第一锁存数据 LD<1>的第一数据，以生成第一写入校准数据WAD<1>的第一数据位。触发器FF22可以与第二内部时钟信号ICLK<2>的第二上升沿同步地锁存第一锁存数据LD<1>的第二数据，以生成第一写入校准数据 WAD<1>的第二数据位。
触发器FF23可以将与第四内部时钟信号ICLK<4>的上升沿同步输入的第一写入校准数据WAD<1>锁存在第一写入校准数据WAD<1> 中。触发器FF23可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第一写入校准数据WAD<1>作为第二写入校准数据WAD<2>。在实施例中，当第一写入校准数据WAD<1>被输入到触发器FF23时，如果第四内部时钟信号ICLK<4>的上升沿被创建两次，则第二写入校准数据WAD<2>可以被生成以包括第一写入校准数据WAD<1>中的数据的两个位。触发器FF23可以与第四内部时钟信号ICLK<4>的第一上升沿同步地锁存第一写入校准数据WAD<1>的第一数据，以生成第二写入校准数据WAD<2>的第一数据位。触发器FF23可以与第四内部时钟信号ICLK<4>的第二上升沿同步地锁存第一写入校准数据WAD<1> 的第二数据，以生成第二写入校准数据WAD<2>的第二数据位。
触发器FF24可以将写入数据锁存在与第二内部时钟信号ICLK<2> 的上升沿同步输入的第一至第八写入数据WD<1:8>中。触发器FF24可以输出写入数据作为与第二内部时钟信号ICLK<2>的上升沿同步锁存的第三写入校准数据WAD<3>。在实施例中，当第一至第八写入数据 WD<1:8>被输入到触发器FF24时，如果第二内部时钟信号ICLK<2>的上升沿被创建两次，则第三写入校准数据WAD<3>可以被生成以包括第一至第八写入数据WD<1:8>中的写入数据的两个位。触发器FF24可以将任何一个写入数据锁存在与第二内部时钟信号ICLK<2>的第一上升沿同步输入的第一至第八写入数据WD<2:8>中，以生成第三写入校准数据WAD<3>的第一数据位。触发器FF24可以将任何一个写入数据锁存在与第二内部时钟信号ICLK<2>的第二上升沿同步输入的第一至第八写入数据WD<2:8>中，以生成第三写入校准数据WAD<3>的第二数据位。
触发器FF25可以将与第四内部时钟信号ICLK<4>的上升沿同步输入的第三写入校准数据WAD<3>锁存在第三写入校准数据WAD<3> 中。触发器FF25可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第三写入校准数据WAD<3>作为第四写入校准数据WAD<4>。在实施例中，当第三写入校准数据WAD<3>被输入到触发器FF25时，如果第四内部时钟信号ICLK<4>的上升沿被创建两次，则第四写入校准数据WAD<4>可以被生成以包括第三写入校准数据WAD<3>中的数据的两个位。触发器FF25可以与第四内部时钟信号ICLK<4>的第一上升沿同步地锁存第三写入校准数据WAD<3>的第一数据，以生成第四写入校准数据WAD<4>的第一数据位。触发器FF25可以与第四内部时钟信号ICLK<4>的第二上升沿同步地锁存第三写入校准数据WAD<3> 的第二数据，以生成第四写入校准数据WAD<4>的第二数据位。
触发器FF26可以将与第三内部时钟信号ICLK<3>的上升沿同步输入的写入数据锁存在第一至第八写入数据WD<1:8>中。触发器FF26可以输出与第三内部时钟信号ICLK<3>的上升沿同步锁存的写入数据作为第二锁存数据LD<2>。在实施例中，当第一至第八写入数据WD<2:8> 被输入到触发器FF26时，如果第三内部时钟信号ICLK<3>的上升沿被创建两次，则第二锁存数据LD<2>可以被生成以包括第一至第八写入数据WD<1:8>中的写入数据的两个位。触发器FF26可以将任何一个写入数据锁存在与第三内部时钟信号ICLK<3>的第一上升沿同步输入的第一至第八写入数据WD<1:8>中，以生成二一锁存数据LD<2>的第一数据位。触发器FF26可以将任何一个写入数据锁存在与第三内部时钟信号ICLK<3>的第二上升沿同步输入的第一至第八写入数据WD<1:8> 中，以生成第二锁存数据LD<2>的第二数据位。
触发器FF27可以将与第四内部时钟信号ICLK<4>的上升沿同步输入的第二锁存数据LD<2>锁存在第二锁存数据LD<2>中。触发器FF27 可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第二锁存数据LD<2>作为第五写入校准数据WAD<5>。在实施例中，当第二锁存数据LD<2>被输入到触发器FF27时，如果第四内部时钟信号 ICLK<4>的上升沿被创建两次，则第五写入校准数据WAD<5>可以被生成以包括第二锁存数据LD<2>中的数据的两个位。触发器FF27可以与第四内部时钟信号ICLK<4>的第一上升沿同步地锁存第二锁存数据 LD<2>的第一数据，以生成第五写入校准数据WAD<5>的第一数据位。触发器FF27可以与第四内部时钟信号ICLK<4>的第二上升沿同步地锁存第二锁存数据LD<2>的第二数据，以生成第五写入校准数据 WAD<5>的第二数据位。
触发器FF28可以将与第二内部时钟信号ICLK<2>的上升沿同步输入的第五写入校准数据WAD<5>锁存在第五写入校准数据WAD<5> 中。触发器FF28可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第五写入校准数据WAD<5>作为第六写入校准数据WAD<6>。在实施例中，当第五写入校准数据WAD<5>被输入到触发器FF28时，如果第二内部时钟信号ICLK<2>的上升沿被创建两次，则第六写入校准数据WAD<6>可以被生成以包括第五写入校准数据WAD<5>中的数据的两个位。触发器FF28可以与第二内部时钟信号ICLK<2>的第一上升沿同步地锁存第五写入校准数据WAD<5>的第一数据，以生成第六写入校准数据WAD<6>的第一数据位。触发器FF28可以与第二内部时钟信号ICLK<2>的第二上升沿同步地锁存第五写入校准数据WAD<5> 的第二数据，以生成第六写入校准数据WAD<6>的第二数据位。
触发器FF29可以将写入数据锁存在与第四内部时钟信号ICLK<4> 的上升沿同步输入的第一至第八写入数据WD<1:8>中。触发器FF29可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的写入数据作为第七写入校准数据WAD<7>。在实施例中，当第一至第八写入数据 WD<1:8>被输入到触发器FF29时，如果第四内部时钟信号ICLK<4>的上升沿被创建两次，则第七写入校准数据WAD<7>可以被生成以包括第一至第八写入数据WD<1:8>中的写入数据的两个位。触发器FF29可以将任何一个写入数据锁存在与第四内部时钟信号ICLK<4>的第一上升沿同步输入的第一至第八写入数据WD<2:8>中，以生成第七写入校准数据WAD<7>的第一数据位。触发器FF29可以将任何一个写入数据锁存在与第四内部时钟信号ICLK<4>的第二上升沿同步输入的第一至第八写入数据WD<2:8>中，以生成第七写入校准数据WAD<7>的第二数据位。
触发器FF30可以将与第二内部时钟信号ICLK<2>的上升沿同步输入的第七写入校准数据WAD<7>锁存在第五写入校准数据WAD<7> 中。触发器FF30可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第七写入校准数据WAD<7>作为第八写入校准数据WAD<8>。在实施例中，当第七写入校准数据WAD<7>被输入到触发器FF30时，如果第二内部时钟信号ICLK<2>的上升沿被创建两次，则第八写入校准数据WAD<8>可以被生成以包括第七写入校准数据WAD<7>中的数据的两个位。触发器FF30可以与第二内部时钟信号ICLK<2>的第一上升沿同步地锁存第七写入校准数据WAD<7>的第一数据，以生成第八写入校准数据WAD<8>的第一数据位。触发器FF30可以与第二内部时钟信号ICLK<2>的第二上升沿同步地锁存第七写入校准数据WAD<7> 的第二数据，以生成第八写入校准数据WAD<8>的第二数据位。
参照图7，写入数据选择电路430可以使用多路复用器MUX11、 MUX12、MUX13和MUX14来实现。
多路复用器MUX11可以响应于写入模式信号WMD输出第二写入校准数据WAD<2>或第六写入校准数据WAD<6>作为第一和第二内部数据ID<1:2>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX11可以输出第二写入校准数据WAD<2>作为第一和第二内部数据ID<1:2>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX11可以输出第二写入校准数据WAD<2> 的第一数据位作为第一内部数据ID<1>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX11可以输出第二写入校准数据WAD<2>的第二数据位作为第二内部数据ID<2>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX11可以输出第六写入校准数据WAD<6>作为第一和第二内部数据ID<1:2>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器 MUX11可以输出第六写入校准数据WAD<6>的第一数据位作为第一内部数据ID<1>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX11可以输出第六写入校准数据WAD<6>的第二数据位作为第二内部数据ID<2>。
多路复用器MUX12可以响应于写入模式信号WMD输出第四写入校准数据WAD<4>或第八写入校准数据WAD<8>作为第三和第四内部数据ID<3:4>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX12可以输出第四写入校准数据WAD<4>作为第三和第四内部数据ID<3:4>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX12可以输出第四写入校准数据 WAD<4>的第一数据位作为第三内部数据ID<3>。如果写入模式信号 WMD被禁用以具有逻辑“高”电平，则多路复用器MUX12可以输出第四写入校准数据WAD<4>的第二数据位作为第四内部数据ID<4>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器 MUX12可以输出第八写入校准数据WAD<8>作为第三和第四内部数据ID<3:4>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX12可以输出第八写入校准数据WAD<8>的第一数据位作为第三内部数据ID<3>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX12可以输出第八写入校准数据 WAD<8>的第二数据位作为第四内部数据ID<4>。
多路复用器MUX13可以响应于写入模式信号WMD输出第五写入校准数据WAD<5>或第一写入校准数据WAD<1>作为第五和第六内部数据ID<5:6>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX13可以输出第五写入校准数据WAD<5>作为第五和第六内部数据ID<5:6>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX13可以输出第五写入校准数据 WAD<5>的第一数据位作为第五内部数据ID<5>。如果写入模式信号 WMD被禁用以具有逻辑“高”电平，则多路复用器MUX13可以输出第五写入校准数据WAD<5>的第二数据位作为第六内部数据ID<6>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器 MUX13可以输出第一写入校准数据WAD<1>作为第五和第六内部数据ID<5:6>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX13可以输出第一写入校准数据WAD<1>的第一数据位作为第五内部数据ID<5>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX13可以输出第一写入校准数据 WAD<1>的第二数据位作为第六内部数据ID<6>。
多路复用器MUX14可以响应于写入模式信号WMD输出第七写入校准数据WAD<7>或第三写入校准数据WAD<3>作为第七和第八内部数据ID<7:8>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX14可以输出第七写入校准数据WAD<7>作为第七和第八内部数据ID<7:8>。如果写入模式信号WMD被禁用以具有逻辑“高”电平，则多路复用器MUX14可以输出第七写入校准数据 WAD<7>的第一数据位作为第七内部数据ID<7>。如果写入模式信号 WMD被禁用以具有逻辑“高”电平，则多路复用器MUX14可以输出第七写入校准数据WAD<7>的第二数据位作为第八内部数据ID<8>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器 MUX14可以输出第三写入校准数据WAD<3>作为第七和第八内部数据ID<7:8>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX14可以输出第三写入校准数据WAD<3>的第一数据位作为第七内部数据ID<7>。如果写入模式信号WMD被启用以具有逻辑“低”电平，则多路复用器MUX14可以输出第三写入校准数据 WAD<3>的第二数据位作为第八内部数据ID<8>。
在下文中将结合其中写入命令WT在第一内部时钟信号ICLK<1> 被生成时被输入到写入控制电路40的示例以及其中写入命令WT在第三内部时钟信号ICLK<3>被生成时被输入到写入控制电路40的示例来描述具有上述结构的写入控制电路40的操作。
首先，当写入命令WT在第一内部时钟信号ICLK<1>被生成时被输入到写入控制电路40时，在下文中将参照图8描述写入控制电路40的操作。
写入命令WT在第一内部时钟信号ICLK<1>被生成时被输入到写入控制电路40可以对应于第一至第八写入数据WD<1:8>中的第一写入数据WD<1>在第一内部时钟信号ICLK<1>被生成时被输入到写入控制电路40的情况。
写入模式信号生成电路41可以将写入命令WT的输入时间与第一至第四内部时钟ICLK<1:4>的生成时间进行比较以生成被禁用以具有逻辑“高”电平的写入模式信号WMD。
在时间“T1”处，内部写入校准电路420的触发器FF21可以锁存与第一内部时钟信号ICLK<1>的上升沿同步输入的第一写入数据 WD<1>。触发器FF21可以输出与第一内部时钟信号ICLK<1>的上升沿同步锁存的第一写入数据WD<1>作为第一锁存数据LD<1>。
在时间“T2”处，内部写入校准电路420的触发器FF24可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第二写入数据 WD<2>。触发器FF24可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第二写入数据WD<2>作为第三写入校准数据WAD<3>。
内部写入校准电路420的触发器FF22可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第一锁存数据LD<1>。触发器FF22可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第一锁存数据LD<1>作为第一写入校准数据WAD<1>。
在时间“T3”处，内部写入校准电路420的触发器FF26可以锁存与第三内部时钟信号ICLK<3>的上升沿同步输入的第三写入数据 WD<3>。触发器FF26可以输出与第三内部时钟信号ICLK<3>的上升沿同步锁存的第三写入数据WD<3>作为第二锁存数据LD<2>。
在时间“T4”处，内部写入校准电路420的触发器FF29可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第四写入数据 WD<4>。触发器FF29可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第四写入数据WD<4>作为第七写入校准数据WAD<7>。
内部写入校准电路420的触发器FF23可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第一写入校准数据WAD<1>。触发器 FF23可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第一写入校准数据WAD<1>作为第二写入校准数据WAD<2>。
内部写入校准电路420的触发器FF25可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第三写入校准数据WAD<3>。触发器 FF25可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第三写入校准数据WAD<3>作为第四写入校准数据WAD<4>。
内部写入校准电路420的触发器FF27可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第二锁存数据LD<2>。触发器FF27可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第二锁存数据LD<2>作为第五写入校准数据WAD<5>。
写入数据选择电路430的多路复用器MUX11可以响应于具有逻辑“高”电平的写入模式信号WMD输出第二写入校准数据WAD<2>作为第一内部数据ID<1>。多路复用器MUX12可以响应于具有逻辑“高”电平的写入模式信号WMD输出第四写入校准数据WAD<4>作为第三内部数据ID<3>。多路复用器MUX13可以响应于具有逻辑“高”电平的写入模式信号WMD输出第五写入校准数据WAD<5>作为第五内部数据ID<5>。多路复用器MUX14可以响应于具有逻辑“高”电平的写入模式信号WMD输出第七写入校准数据WAD<7>作为第七内部数据 ID<7>。
在时间“T5”处，内部写入校准电路420的触发器FF21可以锁存与第一内部时钟信号ICLK<1>的上升沿同步输入的第五写入数据 WD<5>。触发器FF21可以输出与第一内部时钟信号ICLK<1>的上升沿同步锁存的第五写入数据WD<5>作为第一锁存数据LD<1>。
在时间“T6”处，内部写入校准电路420的触发器FF24可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第六写入数据 WD<6>。触发器FF24可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第六写入数据WD<6>作为第三写入校准数据WAD<3>。
内部写入校准电路420的触发器FF22可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第一锁存数据LD<1>。触发器FF22可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第一锁存数据LD<1>作为第一写入校准数据WAD<1>。
在时间“T7”处，内部写入校准电路420的触发器FF26可以锁存与第三内部时钟信号ICLK<3>的上升沿同步输入的第七写入数据 WD<7>。触发器FF26可以输出与第三内部时钟信号ICLK<3>的上升沿同步锁存的第七写入数据WD<7>作为第二锁存数据LD<2>。
在时间“T8”处，内部写入校准电路420的触发器FF29可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第八写入数据 WD<8>。触发器FF29可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第八写入数据WD<8>作为第七写入校准数据WAD<7>。
内部写入校准电路420的触发器FF23可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第一写入校准数据WAD<1>。触发器 FF23可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第一写入校准数据WAD<1>作为第二写入校准数据WAD<2>。
内部写入校准电路420的触发器FF25可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第三写入校准数据WAD<3>。触发器 FF25可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第三写入校准数据WAD<3>作为第四写入校准数据WAD<4>。
内部写入校准电路420的触发器FF27可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第二锁存数据LD<2>。触发器FF27可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第二锁存数据LD<2>作为第五写入校准数据WAD<5>。
写入数据选择电路430的多路复用器MUX11可以响应于具有逻辑“高”电平的写入模式信号WMD输出第二写入校准数据WAD<2>作为第二内部数据ID<2>。多路复用器MUX12可以响应于具有逻辑“高”电平的写入模式信号WMD输出第四写入校准数据WAD<4>作为第四内部数据ID<4>。多路复用器MUX13可以响应于具有逻辑“高”电平的写入模式信号WMD输出第五写入校准数据WAD<5>作为第六内部数据ID<6>。多路复用器MUX14可以响应于具有逻辑“高”电平的写入模式信号WMD输出第七写入校准数据WAD<7>作为第八内部数据 ID<8>。
在图8中，在第一和第二锁存数据LD<1:2>、第一至第五写入校准数据WAD<1:5>、第七写入校准数据WAD<7>以及第一至第八内部数据 ID<1:8>的波形中描述的自然数“1”到“8”意味着从其生成第一和第二锁存数据LD<1:2>、第一至第五写入校准数据WAD<1:5>、第七写入校准数据WAD<7>以及第一至第八内部数据ID<1:8>的第一至第八写入数据WD<1:8>的位数。例如，由自然数“5”表示的第一锁存数据 LD<1>表示从第一至第八写入数据WD<1:8>中的第五数据位(即，第五写入数据WD<5>)生成的数据。
接下来，在写入命令WT在第三内部时钟信号ICLK<3>被生成时被输入到写入控制电路40的情况下，在下文中将参照图9描述写入控制电路40的操作。
写入命令WT在第三内部时钟信号ICLK<3>被生成时被输入到写入控制电路40可以对应于第一至第八写入数据WD<1:8>中的第一写入数据WD<1>在第三内部时钟信号ICLK<3>被生成时被输入到写入控制电路40的情况。
写入模式信号生成电路41可以将写入命令WT的输入时间与第一至第四内部时钟ICLK<1:4>的生成时间进行比较以生成被启用以具有逻辑“低”电平的写入模式信号WMD。
在时间“T11”处，内部写入校准电路420的触发器FF26可以锁存与第三内部时钟信号ICLK<3>的上升沿同步输入的第一写入数据 WD<1>。触发器FF26可以输出与第三内部时钟信号ICLK<3>的上升沿同步锁存的第一写入数据WD<1>作为第二锁存数据LD<2>。
在时间“T12”处，内部写入校准电路420的触发器FF29可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第四写入数据 WD<4>。触发器FF29可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第二写入数据WD<2>作为第七写入校准数据WAD<7>。
内部写入校准电路420的触发器FF27可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第二锁存数据LD<2>。触发器FF27可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第二锁存数据LD<2>作为第五写入校准数据WAD<5>。
在时间“T13”处，内部写入校准电路420的触发器FF21可以锁存与第一内部时钟信号ICLK<1>的上升沿同步输入的第三写入数据WD<3>。触发器FF21可以输出与第一内部时钟信号ICLK<1>的上升沿同步锁存的第三写入数据WD<3>作为第一锁存数据LD<1>。
在时间“T14”处，内部写入校准电路420的触发器FF24可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第四写入数据 WD<4>。触发器FF24可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第四写入数据WD<4>作为第三写入校准数据WAD<3>。
内部写入校准电路420的触发器FF22可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第一锁存数据LD<1>。触发器FF22可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第一锁存数据LD<1>作为第一写入校准数据WAD<1>。
内部写入校准电路420的触发器FF28可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第五写入校准数据WAD<5>。触发器 FF28可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第五写入校准数据WAD<5>作为第六写入校准数据WAD<6>。
内部写入校准电路420的触发器FF30可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第七写入校准数据WAD<7>。触发器 FF30可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第七写入校准数据WAD<7>作为第八写入校准数据WAD<8>。
写入数据选择电路430的多路复用器MUX11可以响应于具有逻辑“低”电平的写入模式信号WMD输出第六写入校准数据WAD<6>作为第一内部数据ID<1>。多路复用器MUX12可以响应于具有逻辑“低”电平的写入模式信号WMD输出第八写入校准数据WAD<8>作为第三内部数据ID<3>。多路复用器MUX13可以响应于具有逻辑“低”电平的写入模式信号WMD输出第一写入校准数据WAD<1>作为第五内部数据ID<5>。多路复用器MUX14可以响应于具有逻辑“低”电平的写入模式信号WMD输出第三写入校准数据WAD<3>作为第七内部数据 ID<7>。
在时间“T15”处，内部写入校准电路420的触发器FF26可以锁存与第三内部时钟信号ICLK<3>的上升沿同步输入的第五写入数据 WD<5>。触发器FF26可以输出与第三内部时钟信号ICLK<3>的上升沿同步锁存的第五写入数据WD<5>作为第二锁存数据LD<2>。
在时间“T16”处，内部写入校准电路420的触发器FF29可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第六写入数据 WD<6>。触发器FF29可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第六写入数据WD<6>作为第七写入校准数据WAD<7>。
内部写入校准电路420的触发器FF27可以锁存与第四内部时钟信号ICLK<4>的上升沿同步输入的第二锁存数据LD<2>。触发器FF27可以输出与第四内部时钟信号ICLK<4>的上升沿同步锁存的第二锁存数据LD<2>作为第五写入校准数据WAD<5>。
在时间“T17”处，内部写入校准电路420的触发器FF21可以锁存与第一内部时钟信号ICLK<1>的上升沿同步输入的第七写入数据 WD<7>。触发器FF21可以输出与第一内部时钟信号ICLK<1>的上升沿同步锁存的第七写入数据WD<7>作为第一锁存数据LD<1>。
在时间“T18”处，内部写入校准电路420的触发器FF24可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第八写入数据 WD<8>。触发器FF24可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第八写入数据WD<8>作为第三写入校准数据WAD<3>。
内部写入校准电路420的触发器FF22可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第一锁存数据LD<1>。触发器FF22可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第一锁存数据LD<1>作为第一写入校准数据WAD<1>。
内部写入校准电路420的触发器FF28可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第五写入校准数据WAD<5>。触发器 FF28可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第五写入校准数据WAD<5>作为第六写入校准数据WAD<6>。
内部写入校准电路420的触发器FF30可以锁存与第二内部时钟信号ICLK<2>的上升沿同步输入的第七写入校准数据WAD<7>。触发器 FF30可以输出与第二内部时钟信号ICLK<2>的上升沿同步锁存的第七写入校准数据WAD<7>作为第八写入校准数据WAD<8>。
写入数据选择电路430的多路复用器MUX11可以响应于具有逻辑“低”电平的写入模式信号WMD输出第六写入校准数据WAD<6>作为第二内部数据ID<2>。多路复用器MUX12可以响应于具有逻辑“低”电平的写入模式信号WMD输出第八写入校准数据WAD<8>作为第四内部数据ID<4>。多路复用器MUX13可以响应于具有逻辑“低”电平的写入模式信号WMD输出第一写入校准数据WAD<1>作为第六内部数据ID<6>。多路复用器MUX14可以响应于具有逻辑“低”电平的写入模式信号WMD输出第三写入校准数据WAD<3>作为第八内部数据 ID<8>。
在图9中,在第一和第二锁存数据LD<1:2>、第一写入校准数据 WAD<1>、第三写入校准数据WAD<3>、第五至第八写入校准数据 WAD<5:8>以及第一至第八内部数据ID<1:8>的波形中描述的自然数“1”到“8”意味着从其生成第一和第二锁存数据LD<1:2>、第一写入校准数据WAD<1>、第三写入校准数据WAD<3>、第五至第八写入校准数据WAD<5:8>以及第一至第八内部数据ID<1:8>的第一至第八写入数据WD<1:8>的位数。例如，由自然数“1”表示的第二锁存数据 LD<2>表示从第一至第八写入数据WD<1:8>中的第一数据位(即，第一写入数据WD<1>)生成的数据。
参照图10，读取模式信号生成电路61可以包括读取控制信号生成电路600和读取模式信号输出电路610。
读取控制信号生成电路600可以将读取命令RD的输入时间与第一内部时钟信号ICLK<1>的生成时间和第三内部时钟信号ICLK<3>的生成时间进行比较以生成第一读取控制信号RCON<1>和第二读取控制信号RCON<2>。读取控制信号生成电路600可以将读取命令RD的输入时间与第一内部时钟信号ICLK<1>的生成时间进行比较以生成第一读取控制信号RCON<1>。如果读取命令RD在第一内部时钟信号 ICLK<1>被生成时被输入到读取控制信号生成电路600，则读取控制信号生成电路600可以生成被启用的第一读取控制信号RCON<1>。读取控制信号生成电路600可以将读取命令RD的输入时间与第三内部时钟信号ICLK<3>的生成时间进行比较以生成第二读取控制信号 RCON<2>。如果读取命令RD在第三内部时钟信号ICLK<3>被生成时被输入到读取控制信号生成电路600，则读取控制信号生成电路600可以生成被启用的第二读取控制信号RCON<2>。根据本实施例，被启用的第一和第二读取控制信号RCON<1:2>的逻辑电平可以被设置为不同。
读取模式信号输出电路610可以响应于第一和第二读取控制信号 RCON<1:2>生成读取模式信号RMD。如果第二读取控制信号 RCON<2>被启用，则读取模式信号输出电路610可以生成被启用的读取模式信号RMD。如果第一读取控制信号RCON<1>被启用，则读取模式信号输出电路610可以生成被禁用的读取模式信号RMD。
参照图11，读取控制信号生成电路600可以包括读取脉冲生成电路 601、第二相位比较电路602以及第二重置信号生成电路603。
读取脉冲生成电路601可以被配置成包括逆变器IV31、IV32、IV33 和IV34以及PMOS晶体管P31。PMOS晶体管P31可以被联接在电源电压 VDD端子和节点nd31之间，并且第二重置信号RST<2>可以被施加到 PMOS晶体管P31的栅极。读取脉冲生成电路601可以响应于第二重置信号RST<2>来生成被初始化的读取脉冲RP。如果第二重置信号 RST<2>被启用以具有逻辑“低”电平，则PMOS晶体管P31可以被导通以将节点nd31驱动到电源电压VDD的电平，并且由逆变器IV33和 IV34组成的锁存电路可以反向地缓冲节点nd31的信号以生成被初始化为具有逻辑“低”电平的读取脉冲RP。逆变器IV31可以反向地缓冲读取命令RD，以将反向缓冲的读取命令输出到节点nd31。逆变器IV31可以使用根据第二重置信号RST<2>导通或关断的三相逆变器或传输门来实现。写入脉冲生成电路601可以在读取命令RD被输入到逆变器 IV31时，响应于第二重置信号RST<2>来生成在预定时间段期间创建的读取脉冲RP。如果第二重置信号RST<2>被禁用以具有逻辑“高”电平，则读取脉冲生成电路601可以在读取命令RD被输入到逆变器IV31时生成在预定时间段期间创建的读取脉冲RP。
第二相位比较电路602可以使用触发器FF31和FF32来实现。如果读取命令RD未被输入到触发器FF31，则触发器FF31可以生成被初始化的第一读取控制信号RCON<1>。即，如果具有逻辑“低”电平的读取命令RD被输入到触发器FF31，则触发器FF31可以生成被初始化以具有逻辑“低”电平的第一读取控制信号RCON<1>。在第一内部时钟信号 ICLK<1>被生成的期间，触发器FF31可以锁存读取脉冲RP以生成第一读取控制信号RCON<1>。在第一内部时钟信号ICLK<1>被生成的期间，如果具有逻辑“高”电平的读取脉冲RP被输入到触发器FF31，则触发器FF31可以生成被启用以具有逻辑“高”电平的第一读取控制信号RCON<1>。如果读取命令RD未被输入到触发器FF32，则触发器FF32 可以生成被初始化的第二读取控制信号RCON<2>。即，如果具有逻辑“低”电平的读取命令RD被输入到触发器FF32，则触发器FF32可以生成被初始化以具有逻辑“低”电平的第二读取控制信号RCON<2>。在第三内部时钟信号ICLK<3>被生成的期间，触发器FF32可以锁存读取脉冲RP以生成第二读取控制信号RCON<2>。在第三内部时钟信号 ICLK<3>被生成的期间，如果具有逻辑“高”电平的读取脉冲RP被输入到触发器FF32，则触发器FF32可以生成被启用以具有逻辑“高”电平的第二读取控制信号RCON<2>。
第二重置信号生成电路603可以使用NOR门NOR31来实现。第二重置信号生成电路603可以执行第一读取控制信号RCON<1>和第二读取控制信号RCON<2>的NOR操作以生成第二重置信号RST<2>。如果第一和第二读取控制信号RCON<1:2>中的至少一个具有逻辑“高”电平，则第二重置信号生成电路603可以生成被启用以具有逻辑“低”电平的第二重置信号RST<2>。如果第一和第二读取控制信号RCON<1:2>两者具有逻辑“低”电平，则第二重置信号生成电路603可以生成被禁用以具有逻辑“高”电平的第二重置信号RST<2>。
参照图12，读取模式信号输出电路610可以使用由NOR门NOR41 和NOR门NOR42组成的SR锁存电路来实现。
读取模式信号输出电路610可以响应于第二读取控制信号 RCON<2>生成被启用的读取模式信号RMD。如果第二读取控制信号 RCON<2>具有逻辑“高”电平，则读取模式信号输出电路610可以生成被启用以具有逻辑“低”电平的读取模式信号RMD。读取模式信号输出电路610可以响应于第一读取控制信号RCON<1>生成被禁用的读取模式信号RMD。如果第一读取控制信号RCON<1>具有逻辑“高”电平，则读取模式信号输出电路610可以生成被禁用以具有逻辑“高”电平的读取模式信号RMD。
参照图13，读取校准电路62可以包括内部读取校准电路620和读取数据输出电路630。
内部读取校准电路620可以响应于读取模式信号RMD根据突发 (burst)次序信息信号BOI以预定序列将第一至第八内部数据ID<1:8>校准以生成第一至第八读取校准数据RAD<1:8>。内部读取校准电路620 可以响应于读取模式信号RMD根据突发次序信息信号BOI生成第一至第八读取校准数据RAD<1:8>，而不校准第一至第八内部数据 ID<1:8>。虽然图13示出内部读取校准电路620生成第一至第八读取校准数据RAD<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由内部读取校准电路620生成的读取校准数据的量可以被设置为小于或大于八。稍后将参照图14、图16和图17更充分地描述生成第一至第八读取校准数据RAD<1:8>的内部读取校准电路620的配置和操作。突发次序信息信号BOI可以是根据半导体装置的配置来设置数据的校准序列的信号。
读取数据输出电路630可以响应于第一至第八读取校准数据 RAD<1:8>而与第一至第八内部时钟信号ICLK<1:8>同步以驱动第一至第八读取数据RD<1:8>。虽然图13示出读取数据输出电路630生成第一至第八读取数据RD<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由读取数据输出电路630生成的读取数据的量可以被设置为小于或大于八。稍后将参照图15、图16和图17更充分地描述生成第一至第八读取数据RD<1:8>的内部写入数据选择电路430的配置和操作。
参照图14，内部读取校准电路620可以包括突发控制电路621和合成电路622。
突发控制电路621可以响应于读取模式信号RMD根据突发次序信息信号BOI以预定序列将第一至第八内部数据ID<1:8>校准以生成第一至第八突发数据BD<1:8>。突发控制电路621可以响应于读取模式信号 RMD根据突发次序信息信号BOI生成第一至第八突发数据BD<1:8>，而不校准第一至第八内部数据ID<1:8>。虽然图14示出突发控制电路 621生成第一至第八突发数据BD<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由突发控制电路621生成的突发数据的量可以被设置为小于或大于八。
合成电路622可以响应于读取模式信号RMD合成第一至第八突发数据BD<1:8>以生成第一至第八读取校准数据RAD<1:8>。虽然图14示出合成电路622生成第一至第八读取校准数据RAD<1:8>的示例，但是本公开不限于此。例如，根据本实施例，由合成电路622生成的读取校准数据的量可以被设置为小于或大于八。
参照图15，读取数据输出电路630可以包括驱动器DRV11、DRV12、 DRV13和DRV14。
驱动器DRV11可以响应于第一读取校准数据RAD<1>与第一内部时钟信号ICLK<1>的上升沿同步以驱动第一至第八读取数据RD<1:8> 中的任何一个。驱动器DRV11可以响应于第二读取校准数据RAD<2> 与第一内部时钟信号ICLK<1>的上升沿同步以驱动第一至第八读取数据RD<1:8>中的任何一个。
驱动器DRV12可以响应于第三读取校准数据RAD<3>与第二内部时钟信号ICLK<2>的上升沿同步以驱动第一至第八读取数据RD<1:8> 中的任何一个。驱动器DRV12可以响应于第四读取校准数据RAD<4> 与第二内部时钟信号ICLK<2>的上升沿同步以驱动第一至第八读取数据RD<1:8>中的任何一个。
驱动器DRV13可以响应于第五读取校准数据RAD<5>与第三内部时钟信号ICLK<3>的上升沿同步以驱动第一至第八读取数据RD<1:8> 中的任何一个。驱动器DRV13可以响应于第六读取校准数据RAD<6> 与第三内部时钟信号ICLK<3>的上升沿同步以驱动第一至第八读取数据RD<1:8>中的任何一个。
驱动器DRV14可以响应于第七读取校准数据RAD<7>与第四内部时钟信号ICLK<4>的上升沿同步以驱动第一至第八读取数据RD<1:8> 中的任何一个。驱动器DRV14可以响应于第八读取校准数据RAD<8> 与第四内部时钟信号ICLK<4>的上升沿同步以驱动第一至第八读取数据RD<1:8>中的任何一个。
在下文中将结合其中读取命令RD在第一内部时钟信号ICLK<1> 被生成时被输入到读取控制电路60的示例以及其中读取命令RD在第三内部时钟信号ICLK<3>被生成时被输入到读取控制电路60的示例来描述具有上述结构的读取控制电路60的操作。
首先，在读取命令RD在第一内部时钟信号ICLK<1>被生成时被输入到读取控制电路60的情况下，在下文中将参照图10、图14和图16描述用于从第一至第八内部数据ID<1:8>生成第一至第八读取校准数据 RAD<1:8>的操作。
读取模式信号生成电路61可以将读取命令RD的输入时间与第一至第四内部时钟ICLK<1:4>的生成时间进行比较以生成被禁用以具有逻辑“高”电平的读取模式信号RMD。
内部读取校准电路620的突发控制电路621可以响应于具有逻辑“高”电平的读取模式信号RMD根据突发次序信息信号BOI生成第一至第八突发数据BD<1:8>，而不校准第一至第八内部数据ID<1:8>。例如，如图16所示，如果第一至第八内部数据ID<1:8>的校准序列未改变，则第一内部数据ID<1>可以被输出为第一突发数据BD<1>，第二内部数据ID<2>可以被输出为第二突发数据BD<2>，第三内部数据ID<3> 可以被输出为第三突发数据BD<3>，第四内部数据ID<4>可以被输出为第四突发数据BD<4>，第五内部数据ID<5>可以被输出为第五突发数据 BD<5>，第六内部数据ID<6>可以被输出为第六突发数据BD<6>，第七内部数据ID<7>可以被输出为第七突发数据BD<7>，并且第八内部数据 ID<8>可以被输出为第八突发数据BD<8>。
在输出第一突发数据BD<1>作为第一读取校准数据RAD<1>之后，响应于具有逻辑“高”电平的读取模式信号RMD，合成电路622 可以输出第二突发数据BD<2>作为第三读取校准数据RAD<3>。在输出第三突发数据BD<3>作为第五读取校准数据RAD<5>之后，响应于具有逻辑“高”电平的读取模式信号RMD，合成电路622可以输出第四突发数据BD<4>作为第七读取校准数据RAD<7>。在输出第五突发数据BD<5>作为第二读取校准数据RAD<2>之后，响应于具有逻辑“高”电平的读取模式信号RMD，合成电路622可以输出第六突发数据BD<6>作为第四读取校准数据RAD<4>。在输出第七突发数据 BD<7>作为第六读取校准数据RAD<6>之后，响应于具有逻辑“高”电平的读取模式信号RMD，合成电路622可以输出第八突发数据 BD<8>作为第八读取校准数据RAD<8>。在这种情况下，第一读取校准数据RAD<1>与第二读取校准数据RAD<2>可以被顺序地串行输出，第三读取校准数据RAD<3>与第四读取校准数据RAD<4>可以被顺序地串行输出，第五读取校准数据RAD<5>和第六读取校准数据RAD<6> 可以被顺序地串行输出，并且第七读取校准数据RAD<7>和第八读取校准数据RAD<8>可以被顺序地串行输出。
再次参照图16，在读取命令RD在第一内部时钟信号ICLK<1>被生成时被输入到读取控制电路60的情况下，在下文中将描述用于从第一至第八读取校准数据RAD<1:8>生成第一至第八读取数据RD<1:8>的操作。
在时间“T21”处，驱动器DRV11可以响应于第一读取校准数据 RAD<1>与第一内部时钟信号ICLK<1>的上升沿同步以驱动第一读取数据RD<1>。
在时间“T22”处，驱动器DRV12可以响应于第三读取校准数据 RAD<3>与第二内部时钟信号ICLK<2>的上升沿同步以驱动第二读取数据RD<2>。
在时间“T23”处，驱动器DRV13可以响应于第五读取校准数据 RAD<5>与第三内部时钟信号ICLK<3>的上升沿同步以驱动第三读取数据RD<3>。
在时间“T24”处，驱动器DRV14可以响应于第七读取校准数据 RAD<7>与第四内部时钟信号ICLK<4>的上升沿同步以驱动第四读取数据RD<4>。
在时间“T25”处，驱动器DRV11可以响应于第二读取校准数据 RAD<2>与第一内部时钟信号ICLK<1>的上升沿同步以驱动第五读取数据RD<5>。
在时间“T26”处，驱动器DRV12可以响应于第四读取校准数据 RAD<4>与第二内部时钟信号ICLK<2>的上升沿同步以驱动第六读取数据RD<6>。
在时间“T27”处，驱动器DRV13可以响应于第六读取校准数据 RAD<6>与第三内部时钟信号ICLK<3>的上升沿同步以驱动第七读取数据RD<7>。
在时间“T28”处，驱动器DRV14可以响应于第八读取校准数据 RAD<8>与第四内部时钟信号ICLK<4>的上升沿同步以驱动第八读取数据RD<8>。
在图16中，在第一至第八突发数据BD<1:8>、第一至第八读取校准数据RAD<1:8>以及第一至第八读取数据RD<1:8>的波形中描述的自然数“1”到“8”意味着从其生成第一至第八突发数据BD<1:8>、第一至第八读取校准数据RAD<1:8>以及第一至第八读取数据 RD<1:8>的第一至第八内部数据ID<1:8>的位数。例如，由自然数“1”表示的第一突发数据BD<1>表示从第一至第八内部数据ID<1:8>中的第一数据位(即，第一内部数据ID<1>)生成的数据。
接下来，在读取命令RD在第三内部时钟信号ICLK<3>被生成的时间点处被输入到读取控制电路60的情况下，在下文中将参照图10、图 14和图17描述用于从第一至第八内部数据ID<1:8>生成第一至第八读取校准数据RAD<3:8>的操作。
读取模式信号生成电路61可以将读取命令RD的输入的时间点与第一至第四内部时钟ICLK<1:4>的生成时间进行比较以生成被禁用以具有逻辑“低”电平的读取模式信号RMD。
内部读取校准电路620的突发控制电路621可以响应于具有逻辑“低”电平的读取模式信号RMD根据突发次序信息信号BOI以预定序列将第一至第八内部数据ID<1:8>校准以生成第一至第八突发数据 BD<1:8>。例如，如图17所示，如果第一至第八内部数据ID<1:8>的校准序列被改变，则第一内部数据ID<1>可以被输出为第三突发数据 BD<3>，第二内部数据ID<2>可以被输出为第四突发数据BD<4>，第三内部数据ID<3>可以被输出为第一突发数据BD<1>，第四内部数据 ID<4>可以被输出为第二突发数据BD<2>，第五内部数据ID<5>可以被输出为七五突发数据BD<7>，第六内部数据ID<6>可以被输出为第八突发数据BD<8>，第七内部数据ID<7>可以被输出为第五突发数据 BD<5>，并且第八内部数据ID<8>可以被输出为第六突发数据BD<6>。
在输出第三突发数据BD<3>作为第五读取校准数据RAD<5>之后，响应于具有逻辑“低”电平的读取模式信号RMD，合成电路622 可以输出第四突发数据BD<4>作为第七读取校准数据RAD<7>。在输出第一突发数据BD<1>作为第一读取校准数据RAD<1>之后，响应于具有逻辑“低”电平的读取模式信号RMD，合成电路622可以输出第二突发数据BD<2>作为第三读取校准数据RAD<3>。在输出第七突发数据BD<7>作为第六读取校准数据RAD<6>之后，响应于具有逻辑“低”电平的读取模式信号RMD，合成电路622可以输出第八突发数据BD<8>作为第八读取校准数据RAD<8>。在输出第五突发数据 BD<5>作为第二读取校准数据RAD<2>之后，响应于具有逻辑“低”电平的读取模式信号RMD，合成电路622可以输出第六突发数据 BD<6>作为第四读取校准数据RAD<4>。在这种情况下，第一读取校准数据RAD<1>与第二读取校准数据RAD<2>可以被顺序地串行输出，第三读取校准数据RAD<3>与第四读取校准数据RAD<4>可以被顺序地串行输出，第五读取校准数据RAD<5>和第六读取校准数据RAD<6> 可以被顺序地串行输出，并且第七读取校准数据RAD<7>和第八读取校准数据RAD<8>可以被顺序地串行输出。
再次参照图17，在读取命令RD在第三内部时钟信号ICLK<3>被生成时被输入到读取控制电路60的情况下，在下文中将描述用于从第一至第八读取校准数据RAD<1:8>生成第一至第八读取数据RD<1:8>的操作。
在时间“T31”处，驱动器DRV13可以响应于第五读取校准数据 RAD<5>与第三内部时钟信号ICLK<3>的上升沿同步以驱动第一读取数据RD<1>。
在时间“T32”处，驱动器DRV14可以响应于第七读取校准数据 RAD<7>与第四内部时钟信号ICLK<4>的上升沿同步以驱动第二读取数据RD<2>。
在时间“T33”处，驱动器DRV11可以响应于第一读取校准数据 RAD<1>与第一内部时钟信号ICLK<1>的上升沿同步以驱动第三读取数据RD<3>。
在时间“T34”处，驱动器DRV12可以响应于第三读取校准数据 RAD<3>与第二内部时钟信号ICLK<2>的上升沿同步以驱动第四读取数据RD<4>。
在时间“T35”处，驱动器DRV13可以响应于第六读取校准数据 RAD<6>与第三内部时钟信号ICLK<3>的上升沿同步以驱动第五读取数据RD<5>。
在时间“T36”处，驱动器DRV14可以响应于第八读取校准数据 RAD<8>与第四内部时钟信号ICLK<4>的上升沿同步以驱动第六读取数据RD<6>。
在时间“T37”处，驱动器DRV11可以响应于第二读取校准数据 RAD<2>与第一内部时钟信号ICLK<1>的上升沿同步以驱动第七读取数据RD<7>。
在时间“T38”处，驱动器DRV12可以响应于第四读取校准数据 RAD<4>与第二内部时钟信号ICLK<2>的上升沿同步以驱动第八读取数据RD<8>。
在图17中，在第一至第八突发数据BD<1:8>、第一至第八读取校准数据RAD<1:8>以及第一至第八读取数据RD<1:8>的波形中描述的自然数“1”到“8”意味着从其生成第一至第八突发数据BD<1:8>、第一至第八读取校准数据RAD<1:8>以及第一至第八读取数据 RD<1:8>的第一至第八内部数据ID<1:8>的位数。例如，由自然数“1”表示的第三突发数据BD<3>表示从第一至第八内部数据ID<1:8>中的第一数据位(即，第一内部数据ID<1>)生成的数据。
如上所述，根据实施例的半导体装置可以控制数据的校准序列，而不改变其频率根据命令的输入时间被分频的内部时钟信号的序列，并且数据可以以受控的校准序列被传输以获得足够的数据有效窗口。
参照图1至图17描述的半导体装置可以被应用于包括存储器系统、图形系统、计算系统、移动系统等的电子系统。例如，如图18所示，根据实施例的电子系统1000可以包括数据存储电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
数据存储电路1001可以根据从存储器控制器1002输出的控制信号来存储从存储器控制器1002输出的数据或者可以读取存储数据并且将存储数据输出到存储器控制器1002。数据存储电路1001可以包括图1 所示的半导体装置。同时，数据存储电路1001可以包括即使其电力供应中断时也可以保持其存储的数据的非易失性存储器。非易失性存储器可以是诸如NOR型闪速存储器或NAND型闪速存储器的闪速存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器 (MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部装置(例如，主机装置)输出的命令并且可以解码从主机装置输出的命令以控制用于将数据输入到数据存储电路1001或缓冲存储器1003中或者用于输出存储在数据存储电路1001或缓冲存储器1003中的数据的操作。虽然图 18示出具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据存储电路1001的一个控制器以及用于控制由易失性存储器组成的缓冲存储器1003的另一控制器。
缓冲存储器1003可以临时存储待由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时存储从数据存储电路1001输出或输入到数据存储电路1001的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002输出的数据。缓冲存储器1003可以读取存储数据并且将存储数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理和电连接到外部装置 (即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部装置(即，主机)供给的控制信号和数据，并且可以通过I/O接口 1004将从存储器控制器1002生成的数据输出到外部装置(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以通过诸如以下的各种接口协议中的任何一种：通用串行总线(USB) 驱动器、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI (SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
电子系统1000可以被用作主机或外部存储装置的辅助存储装置。电子系统1000可以包括固态驱动器(SSD)、USB驱动器、安全数字(SD) 卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、标准闪存(CF)卡等。

Claims (27)

1.一种半导体装置，包括：
读取模式信号生成电路，其被配置成将读取命令与多个不同的内部时钟信号中的至少一个内部时钟信号进行比较以生成读取模式信号；以及
读取校准电路，其被配置成响应于内部数据与所述至少一个内部时钟信号同步以生成读取数据，
其中所述读取校准电路响应于所述读取模式信号来控制所述内部数据的校准序列。
2.根据权利要求1所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及
其中，如果所述读取命令在所述第三内部时钟信号被生成时被输入到所述读取模式信号生成电路，则所述读取模式信号被启用。
3.根据权利要求1所述的半导体装置，
其中如果所述读取模式信号被启用，则所述读取校准电路以预定序列校准所述内部数据以生成所述读取数据；以及
其中如果所述读取模式信号被禁用，则所述读取校准电路生成所述读取数据，而不校准所述内部数据。
4.根据权利要求1所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号；以及
其中所述第一内部时钟信号至所述第四内部时钟信号通过将外部时钟信号的频率分频为在所述第一内部时钟信号至所述第四内部时钟信号之间具有90度的相位差来获得。
5.根据权利要求1所述的半导体装置，
其中所述内部数据包括提供被同步生成的并行数据的多个位；以及
其中所述读取数据包括提供被顺序生成的串行数据的多个位。
6.根据权利要求1所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及
其中所述读取模式信号生成电路包括：
读取控制信号生成电路，其被配置成如果所述读取命令在所述第一内部时钟信号被生成时被输入，则生成被启用的第一读取控制信号，并且被配置成如果所述读取命令在所述第三内部时钟信号被生成时被输入，则生成被启用的第二读取控制信号；以及
读取模式信号输出电路，其被配置成生成读取模式信号，所述读取模式信号响应于所述第二读取控制信号而被启用并且响应于所述第一读取控制信号而被禁用。
7.根据权利要求1所述的半导体装置，其中所述读取校准电路包括：
内部读取校准电路，其响应于所述读取模式信号根据突发次序信息信号，被配置成以预定序列校准所述内部数据以生成读取校准数据，或者被配置成生成所述读取校准数据，而不校准所述内部数据；以及
读取数据输出电路，其被配置成响应于所述读取校准数据与所述内部时钟信号同步以驱动所述读取数据。
8.根据权利要求7所述的半导体装置，其中所述内部读取校准电路包括：
突发控制电路，其响应于所述读取模式信号根据所述突发次序信息信号，被配置成以预定序列校准所述内部数据以生成突发数据，或者被配置成生成所述突发数据，而不校准所述内部数据；以及
合成电路，其被配置成响应于所述读取模式信号来合成所述突发数据以生成所述读取校准数据。
9.根据权利要求1所述的半导体装置，其进一步包括：
写入模式信号生成电路，其被配置成将写入命令与所述内部时钟信号中的至少一个进行比较以生成写入模式信号；以及
写入校准电路，其被配置成响应于写入数据与所述内部时钟信号同步以生成所述内部数据。
10.根据权利要求9所述的半导体装置，其中所述写入校准电路响应于所述写入模式信号来控制所述写入数据的校准序列。
11.根据权利要求9所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及
其中，如果所述写入命令在所述第三内部时钟信号被生成时被输入到所述写入模式信号生成电路，则所述写入模式信号被启用。
12.根据权利要求9所述的半导体装置，
其中如果所述写入模式信号被启用，则所述写入校准电路以预定序列校准所述写入数据以生成所述内部数据；以及
其中如果所述写入模式信号被禁用，则所述写入校准电路生成所述内部数据，而不校准所述写入数据。
13.根据权利要求9所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及
其中所述写入模式信号生成电路包括：
写入控制信号生成电路，其被配置成如果所述写入命令在所述第一内部时钟信号被生成时被输入，则生成被启用的第一写入控制信号，并且被配置成如果所述写入命令在所述第三内部时钟信号被生成时被输入，则生成被启用的第二写入控制信号；以及
写入模式信号输出电路，其被配置成生成写入模式信号，所述写入模式信号响应于所述第二写入控制信号而被启用并且响应于所述第一写入控制信号而被禁用。
14.根据权利要求9所述的半导体装置，其中所述写入校准电路包括：
内部写入校准电路，其被配置成与所述内部时钟信号同步地以预定序列校准所述写入数据以生成写入校准数据；以及
写入数据选择电路，被配置成响应于所述写入模式信号选择性地输出所述写入校准数据作为所述内部数据。
15.一种半导体装置，其包括：
写入控制电路，其被配置成根据写入命令与多个不同的内部时钟信号的比较结果来控制写入数据的校准序列以生成内部数据；
存储器电路，其被配置成在写入操作期间存储所述内部数据，并且被配置成在读取操作期间输出存储在所述存储器电路中的所述内部数据；以及
读取控制电路，其被配置成根据读取命令与所述多个不同的内部时钟信号的比较结果来控制所述内部数据的校准序列以生成读取数据。
16.根据权利要求15所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及
其中如果所述写入命令在所述第三内部时钟信号被生成时被输入，则所述写入控制电路以预定序列校准所述写入数据以输出所述校准的写入数据作为所述内部数据。
17.根据权利要求15所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及
其中如果所述读取命令在所述第三内部时钟信号被生成时被输入，则所述读取控制电路以预定序列校准所述内部数据以输出所述校准的内部数据作为所述读取数据。
18.根据权利要求15所述的半导体装置，
其中所述写入数据包括提供被顺序生成的串行数据的多个位；
其中所述内部数据包括提供被同步生成的并行数据的多个位；以及
其中所述读取数据包括提供被顺序生成的串行数据的多个位。
19.根据权利要求15所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号，
其中所述写入控制电路包括：
写入模式信号生成电路，其被配置成将所述写入命令的输入时间与所述第一内部时钟信号至所述第四内部时钟信号的生成时间点进行比较以生成写入模式信号；以及
写入校准电路，其被配置成响应于所述写入数据与所述第一内部时钟信号至所述第四内部时钟信号同步以生成所述内部数据，以及
其中所述写入校准电路响应于所述写入模式信号来控制所述写入数据的校准序列。
20.根据权利要求19所述的半导体装置，
其中如果所述写入模式信号被启用，则所述写入校准电路以预定序列校准所述写入数据以生成所述内部数据；以及
其中如果所述写入模式信号被禁用，则所述写入校准电路生成所述内部数据，而不校准所述写入数据。
21.根据权利要求19所述的半导体装置，
其中所述写入模式信号生成电路包括：
写入控制信号生成电路，其被配置成如果所述写入命令在所述第一内部时钟信号被生成时被输入，则生成被启用的第一写入控制信号，并且被配置成如果所述写入命令在所述第三内部时钟信号被生成时被输入，则生成被启用的第二写入控制信号；以及
写入模式信号输出电路，其被配置成生成写入模式信号，所述写入模式信号响应于所述第二写入控制信号而被启用并且响应于所述第一写入控制信号而被禁用。
22.根据权利要求19所述的半导体装置，其中所述写入校准电路包括：
内部写入校准电路，其被配置成与所述第一内部时钟信号至所述第四内部时钟信号同步地以预定序列校准所述写入数据以生成写入校准数据；以及
写入数据选择电路，被配置成响应于所述写入模式信号选择性地输出所述写入校准数据作为所述内部数据。
23.根据权利要求15所述的半导体装置，其中所述读取控制电路包括：
读取模式信号生成电路，其被配置成将所述读取命令的输入时间与所述内部时钟信号的生成时间点进行比较以生成读取模式信号；以及
读取校准电路，其被配置成响应于所述内部数据与所述内部时钟信号同步以生成所述读取数据，
其中所述读取校准电路响应于所述读取模式信号来控制所述内部数据的校准序列。
24.根据权利要求23所述的半导体装置，
其中如果所述读取模式信号被启用，则所述读取校准电路以预定序列校准所述内部数据以生成所述读取数据；以及
其中如果所述读取模式信号被禁用，则所述读取校准电路生成所述读取数据，而不校准所述内部数据。
25.根据权利要求23所述的半导体装置，
其中所述内部时钟信号包括第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及
其中所述读取模式信号生成电路包括：
读取控制信号生成电路，其被配置成如果所述读取命令在所述第一内部时钟信号被生成时被输入，则生成被启用的第一读取控制信号，并且被配置成如果所述读取命令在所述第三内部时钟信号被生成时被输入，则生成被启用的第二读取控制信号；以及
读取模式信号输出电路，其被配置成生成读取模式信号，所述读取模式信号响应于所述第二读取控制信号而被启用并且响应于所述第一读取控制信号而被禁用。
26.根据权利要求23所述的半导体装置，其中所述读取校准电路包括：
内部读取校准电路，其响应于所述读取模式信号根据突发次序信息信号，被配置成以预定序列校准所述内部数据以生成读取校准数据，或者被配置成生成所述读取校准数据，而不校准所述内部数据；以及
读取数据输出电路，其被配置成响应于所述读取校准数据与所述内部时钟信号同步以驱动所述读取数据。
27.根据权利要求26所述的半导体装置，其中所述内部读取校准电路包括：
突发控制电路，其响应于所述读取模式信号根据所述突发次序信息信号，被配置成以预定序列校准所述内部数据以生成突发数据，或者被配置成生成所述突发数据，而不校准所述内部数据；以及
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