KR930007487B1 - 디지탈 집적회로에 있어서의 테스트 용이화 회로 - Google Patents

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Abstract

내용 없음.

Description

디지탈 집적회로에 있어서의 테스트 용이화 회로
제1도는 본 발명의 1실시예 회로를 스캔 테스트 모우드 및 외부배선 테스트 모우드의 상태로 설정한 경우의 구성을 나타낸 회로도.
제2도는 상기 실시예 회로에 있어서의 모우드 상태를 묶어서 나타낸 도면.
제3도는 상기 실시예 회로를 외부배선 테스트 모우드의 상태로 설정한 경우의 구성을 나타낸 회로도.
제4도는 상기 실시예 회로를 컴팩트 테스트 모우드의 상태로 설정한 경우의 구성을 나타낸 회로도.
제5도는 상기 제1실시예 회로에서 사용되는 기억회로의 구체적인 구성을 나타낸 회로도.
제6도는 상기 제5도에 도시된 회로의 동작 모우드를 묶어서 나타낸 도면.
제7도는 상기 제1도의 실시예 회로에서 사용되는 복수개의 기억회로의 회로접속상태를 나타낸 회로도.
제8도는 상기 제1도의 실시예 회로에서 사용되는 복수개의 입출력회로의 회로접속상태를 나타낸 회로도.
제9도는 상기 제1도의 실시예 회로에서 사용되는 상기한 것과 다른 복수개의 입출력회로의 회로접속상태를 나타낸 회로도.
제10도는 상기 제1도의 실시예 회로에서 사용되는 상기한 것과 다른 복수개의 입출력회로의 회로접속상태를 나타낸 회로도.
제11도는 스캔 테스트 수법을 설명하기 위한 회로도.
제12도는 컴팩트 테스트 수법을 설명하기 위한 회로도.
제13도는 바운더리 스캔 테스트 수법을 설명하기 위한 회로도.
제14도는 리니어 피드백 시프트 래지스터에 의한 랜덤 패턴 발생기의 일반적인 구성을 나타낸 블록도.
제15도는 LFSR에 의한 데이터 압축기의 일반적인 구성을 나타낸 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 집적회로 11 : 랜덤회로(조합회로)
12 : 기억회로 13 : 입출력회로
14 : 랜덤 패턴 발생기 15 : 데이터 압축기
31, 41, 43, 56, 61, 69 : 배타적 논리합 회로
32, 33, 34, 42, 57, 62, 64 : 멀티플렉서
35, 36, 37, 38, 51, 55, 63, 68 : D형 래치회로
52 : 외부입력단자 53, 66 : 3상태 버퍼
54, 67 : 입력버퍼 65 : 외부출력단자
71 : 외부입출력단자
[산업상의 이용분야]
본 발명은 대규모 디지탈 시스템에 있어서의 테스트 용이화 회로(Test 容易化 回路)에 관한 것으로, 특히 대규모 집적회로의 자기 테스트(自己 Test)를 가능하게 하는 테스트 용이화 회로에 관한 것이다.
[종래의 기술 및 그 문제점]
대규모 디지탈 시스템의 테스트를 용이하게 하는 종래의 기술로서, 스캔 테스트 수법(Scan Test 手法)이 알려져 있다. 이 스캔 테스트 수법에서는 제11도에 나타낸 것처럼 동기식 디지탈 회로의 내부에 포함되어 있는 복수의 기억소자(81, 81,… )가 테스트시에 시프트 레지스터 형상으로 구성되도록 되어 있고, 직렬 동작에 의해 이들 기억소자(81, 81,…)에 직렬 데이터(SI)를 순차 공급함으로써 각 기억소자(81, 81,…)에 임의의 값을 설정하며, 설정된 값 및 외부입력데이터(PI)를 랜덤회로(82, Random 回路…組合回路)에 공급하고, 이 랜덤회로(82)로부터의 출력신호중에서 외부출력데이터인 PO이외의 데이터를 다시 기억소자(81, 81,…)에 기억시킨 다음, 다시금 직렬동작에 의해 직렬데이터(SO)로서 독출하는 것에 의해 테스트가 실행된다.
즉, 이 스캔 테스트 수법에서는 내부기억소자로의 데이터 입력선 및 데이터 출력선을 가상적으로 외부입출력단자로서 취급할 수 있게 되어, 결과적으로 전체회로를 가상적으로 조합회로로서 취급할 수 있다.
상기 조합회로에 대한 고장검출률이 100%인 테스트 데이터의 자동 발생수법은 이미 알려져 있는 바, 이로부터 스캔화된 디지탈 시스템에는 테스트 데이터의 자동발생이 가능하게 된다는 특징이 있다.
그런데, 상기 스캔 테스트 수법에서는 테스트시에 데이터를 직렬로 인가하지 않으면 아니되기 때문에, 회로가 대규모화된 경우 고가의 시험장치를 사용하는 경우도 있고, 테스트 시간이 문제로 된다. 또한, 현시점에서 가장 이상적인 테스트 수법인 자기 테스트에는 대응할 수 없다는 문제도 있다.
더욱이, 종래기술로서 소위 자기 테스트를 가능하게 하는 컴팩트 테스트 수법(Compact Test 手法)도 알려져 있다. 이 컴팩트 테스트 수법은 제12도에 나타낸 것처럼 시험대상으로 되는 디지탈 시스템(83)에 랜덤패턴 발생기(84)로 발생시킨 시험패턴을 인가하고, 그때의 시험대상으로부터의 응답출력을 데이터 압축기(85)로 압축하며, 특징기억부(86)로부터 독출되는 압축기(85)의 최종상태인 특징(Signature)과의 비교·판단을 비교기(87)에서 행함으로써, 시험대상인 디지탈 시스템(83)의 양, 불량을 판단하는 테스트 수법이다. 이때의 랜덤 패턴 발생기(84) 및 데이터 압축기(85)로는 통상적으로 리니어 피드백 시프트 레지스터(LFSR)가 사용된다. 이 테스트 수법은 상기한 랜덤 패턴 발생기와 데이터 압축기, 특징비교수단 등을 내장시킴으로써 자기 테스트를 가능하게 한다는 특징을 갖고 있다.
그런데, 상기 테스트 수법은 랜덤 패턴을 시험대상에 인가하기 때문에, 다음과 같은 문제점을 갖고 있다. 즉, 일반직인 순서회로에 대해서는 랜덤 패턴을 대량으로 인가해도 고장검출률이 높아지지 않는 경우가 있다. 이러한 경우에는 시험대상인 디지탈 시스템의 특징에 따라 발생패턴을 가공해야만 한다. 또한, 순서회로의 경우, 인가하는 패턴의 타이밍 관계에 주의를 기울여야 할 필요가 있다. 따라서 랜덤 패턴을 인가하는 경우에도 시험대상인 디지탈 시스템의 다이나믹 사양에 개개로 대응할 필요가 있다. 이 2개의 문제점은 컴팩트 테스트 수법을 일반적인 디지탈 시스템에 적용하는데에 큰 장해로 되어, 테스트 회로의 설계를 번잡하게 만든다. 또한, 본 수법의 경우, 양품과 불량품의 판단은 가능하지만, 고장 장소의 동정(同定)등의 해석을 진전시켜야 하는 경우에는 대응할 수 없다.
종래의 다른 테스트 수법으로서 바운더리 스캔 테스트 수법(Boundary Scan Test 手法)이 알려져 있다. 이 테스트 수법은 제13도에 도시한 것처럼 테스트 대상으로 되는 논리회로(91, 91,…)의 경계부분(바운더리)에 상당하는 입출력신호의 각각에 대응되게 기억소자(92, 92,…)를 부가시키고 더욱이 이들을 테스트시에 시프트동작이 가능하게 되도록 재구성함으로써, 테스트를 용이하게 하는 수법이다. 이 수법에 의하면, 어떤특정의 논리회로에 대해 이미 고장경험률의 정해진 테스트 패턴이 준비되어 있는 경우, 그 테스트 패턴을 바운더리 스캔의 경계부분에 직렬동작으로 인가하여 관측함으로써 테스트대상 논리회로의 테스트가 가능하게 된다. 또한, 바운더리 스캔이 부가된 개별 논리회로간의 배선(외부 배선)의 시험이 동일 회로를 이용함으로써 실행가능하게 된다. 이 테스트 수법은 상기한 것과 같은 특징이 있지만, 다음과 같은 문제점도 있다. 우선, 개별 논리회로를 테스트하기 위한 테스트 패턴이 존재하지 않는 경우에는 테스트 용이화 회로로서의 가치는 작아진다. 또한, 컴팩트 테스트 수법과 마찬가지로, 시험대상으로 되는 바운더리 스캔내의 디지탈회로가 순서회로이고 인가하는 패턴의 타이밍관계에 주의를 요하는 경우에는 특별한 대응방법을 궁리해야만 한다.
상기한 것처럼 종래에는 대규모 디지탈 시스템의 테스트 용이화를 체계적으로 진전시키는 테스트 기술로서 스캔 수법과 컴팩트 테스트 수법, 바운더리 스캔 수법 등이 있지만, 각각에 상기한 것과 같은 고유의 문제점이 존재하고 있다.
본 발명은 상기한 사정을 고려하여 이루어진 것으로서, 시험대상으로 되는 디지탈 집적회로의 성질에 영향을 주지 않고 자기 테스트가 가능한 테스트 용이화 수법을 실현할 수 있는 디지탈 집적회로에 있어서의 테스트 용이화 회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명의 테스트 용이화 회로는 조합회로로 이루어진 랜덤회로와, 복수개의 내부기억회로, 각각이 외부단자에 접속되고 집적회로의 외부와의 사이에서 데이터를 주고 받는 복수개의 입출력회로를 구비하고, 상기 복수개의 내부기억회로 및 상기 복수개의 입출력회로의 각각이 테스트시에 제어신호에 따라 이들 내부기억회로 및 입출력회로의 일부 혹은 모두를 이용하여 리니어 피드백 시프트 레지스터를 형성할 수 있도록 구성되어 있는 것을 특징으로 하고 있다. 더욱이, 테스트시에 상기 복수개의 각 내부기억회로 및 입출력회로에 의해 리니어 피드백 시프트 레지스터 형상의 데이터 압축기 및 리니어 피드백 시프트 레지스터 형상의 랜덤 데이터 발생기가 형성되고, 이들 데이터 압축기 및 랜덤 데이터 발생기를 이용하여 랜덤회로의 컴팩트 테스트를 하는 것을 특징으로 한다.
본 발명의 테스트 용이화 회로에서는 기본적으로 컴팩트 테스트 수법에 기초하고 있다. 즉, 컴팩트 테스트 수법은 시험대상으로 되는 디지탈 회로에 랜덤 패턴 발생기에서 발생된 테스트 패턴 계열을 인가하고, 동시에 그때의 시험대상으로부터의 응답출력을 데이터 압축기에 의해 압축하며, 그 결과를 확인하는 테스트수법이다. 이때, 사용하는 랜덤 패턴 발생기 및 데이터 압축기는 리니어 피드백 시프트 레지스터에 의해 실현할 수 있다.
[실시예]
다음에는 본 발명의 테스트 용이화 회로에서 사용되는 리니어 피드백 시프트 레지스터에 의한 랜덤 패턴 발생기 및 데이터 압축기에 대해 설명한다.
제14도는 리니어 피드백 시프트 레지스터(이하, LFSR이라고 약칭함)에 의한 랜덤 패턴 발생기의 일반적인 구성을 나타낸 블록도이다. 동 도면에 있어서, 참조부호 M1, M2, M3,…, Mn-1, Mn은 각각 예컨대 1비트의 플립플롭으로 이루어진 기억회로이고, EX1, EX2, EX3,…, EXn-2, EXn-1은 각각 배타적 논리합 회로이다. 상기 복수개의 기억회로(M1, M2, M3,…, Mn-1, Mn)는 전단의 출력(Q1, Q2,…, Qn-1)이 후단에 순차공급되도록 종렬접속되어 있음과 더불어, 임의단의 출력(Q1, Q2,…, Qn-1, Qn)이 배타적 논리합 회로를 매개하여 최전단(最前段)의 기억회로(M1)에 공급되고 있다. 한편, 상기 배타적 논리합회로(EX1, EX2, EX3,…, EXn-2, EXn-1)의 삽입위치는 LFSR의 비트길이 및 방식에 따라 결정된다.
한편, LFSR에 의한 데이터 압축기의 경우에는 제15도의 블록도에 나타낸 것처럼 제14도에 도시한 랜덤패턴 발생기에 대해 압축대상으로 되는 입력데이터(P1∼Pn)와의 사이에서 배타적 논리합을 취하기 위해서 각 기억회로(M1, M2, M3,…, Mn-1, Mn)의 전단에 배타적 논리합 회로[EX11, EX12, EX13,… ,EX1(n-1), EX1n]이 추가되어 있다. 한편, 이 데이터 압축기의 경우에도 배타적 논리합 회로(EX1, EX2, EX3,…, EXn-2, EXn-1)의 삽입위치는 LFSR의 비트길이 및 방식에 따라 결정된다.
다음에는 본 발명의 테스트 용이화 회로를 디지탈 집적회로에 실시한 경우를 제1도를 참조하여 설명한다.
본 실시예의 테스트 용이화 회로에서의 테스트 방식은 기본적으로 다음과 같은 4개의 테스트 모우드와 통상동작 모우드 등 도합 5개의 동작 모우드를 갖고 있다. 그리고 상기 4개의 테스트 모우드는 모우드 설정용인 3개의 제어신호(TEST, T1, T2)에 의해 결정된다. 이들 3개의 제어신호와 동작 모우드의 관계는 제2도에 나타낸 것과 같다. 즉, 제어신호(TEST)가 0레벨인 경우에는 제어신호(T1, T2)의 레벨에 관계없이 통상동작 모우드로 된다. 그리고 제어신호(TEST)가 1레벨인 경우에는 테스트 모우드로 되어, 제어신호(T1, T2)가 공히 0레벨인 때에는 스캔 테스트 모우드, 제어신호(T1)가 0레벨이며 제어신호(T2)가 1레벨인 때에는 컴팩트 테스트 모우드, 제어신호(T1)가 1레벨이며 제어신호(T2)가 0레벨인 때에는 외부배선 테스트 모우드(입력), 제어신호(T1, T2)가 공히 1레벨인 때에는 외부배선 테스트 모우드(출력)로 된다 한편, 이들각 모우드에 대해서는 나중에 상세히 설명한다.
제1도의 실시예 회로는 상기 스캔 테스트 모우드 및 외부배선 테스트 모우드의 상태로 설정된 경우의 구성을 나타낸 것인 바, 반도체 집적회로(10)의 내부에는 랜덤회로(11; 組合回路)와 복수개의 기억회로(12) 및 복수개의 입출력회로(13)가 설치되어 있다. 상기 복수개의 입출력회로(13)는 외부단자(도시하지 않았음)와 집적회로 내부와의 사이에서 데이터를 주고 받는 것으로서, 이들 복수개의 입출력회로(13) 및 복수개의 기억회로(12)는 종렬접속되고 바운더리 스캔화되어 있다. 그리고 바운더리 스캔화된 최전단의 입출력회로(13)에는 직렬데이터(SI)가 입력되도록 되어 있고, 최후단(最後段)의 입출력회로(13)로부더는 직렬데이터(SO)가 출력되도록 되어 있다. 한편, 상기 반도체집적회로(10)에는 상기 3제의 제어신호(TEST, T1,T2)와 상기 직렬데이터(SI)이외에 동기용인 3개의 클록신호(ACK, BCK, CK)가 공급된다.
상기한 것처럼 구성함으로써, 외부로부터의 데이터 설정과 관측이 가능하게 되어, 반도체 집적회로(10)를 바운더리 스캔 수법에 의해 테스트할 수 있다.
또한, 상기한 것처럼 바운더리 스캔 수법에 의한 테스트를 할 수 있음으로써 제3도에 나타냈듯이 복수개의 반도체 집적회로(101∼105)를 상호 접속시키는 외부배선(예컨대, 기관상의 배선)도 테스트할 수 있다. 이 외부배선 테스트 모우드는 제2도에 나타낸 것처럼 입력 모우드와 출력 모우드의 2개가 있고, 상기 2개의 제어신호(T1, T2)에 의해 반도체 집적회로(101)를 출력 모우드로, 나머지 반도체 집적회로(102~105)를입력 모우드로 각각 설정하며, 출력 모우드로 설정된 반도체 집적회로(101)로부터의 출력값을 입력 모우드로 설정된 반도체 집적회로(102∼105)에서의 바운더리 스캔화된 최전단의 입출력회로(13; 제1도에 도시)로부터 읽어들이고, 직렬 시프트 동작후에 최후단의 입출력회로(13)로부터 출력되는 값을 확인함으로써, 외부배선을 테스트할 수 있다.
제4도의 회로는 상기 컴팩트 테스트 모우드의 상태로 설정된 경우의 구성을 나타낸 것이다. 도면중 참조부호 14는 상기 복수개의 기억회로(12)의 일부와 복수개의 입출력회로(13)의 일부를 사용하여 구성된 LFSR에 의한 랜덤 패턴 발생기이고, 15는 상기 복수개의 기억회로(12)의 일부와 복수개의 입출력회로(13)의 일부를 사용하여 구성된 LFSR에 의한 데이터 압축기이다.
상기한 구성에 있어서, 랜덤회로(11; 組合回路)에는 LFSR에 의해 구성된 랜덤 패턴 발생기(14)로부터 출력되는 데이터(I1∼IN)가 공급된다. 또한, 랜덤회로(11)의 병렬출력데이터(PO1∼PON) 및 출력데이터(O1∼ON)는 LFSR에 의해 구성된 데이터 압축기(15)로의 입력데이터로 된다.
상기한 회로구성을 컴팩트 테스트 모우드시에 재구성함으로써, 종래의 컴팩트 테스트 수법의 문제점을 해소할 수 있다. 즉, 컴팩트 테스트의 대상회로를 랜덤회로(11)에 한정시킬 수 있기 때문에, 고장검출률 부족 및 타이밍 문제의 발생을 방지할 수 있다.
그런데, 상기한 스캔 테스트 및 컴팩트 테스트를 하기 위해서는 상기 복수개의 기억회로(12) 및 복수개의 입출력회로(13)에 특별한 궁리를 할 필요가 있다. 즉 스캔 테스트 모우드시에는 바운더리 구조를 구성하고 있는 입출력회로(13)내의 데이터 시프트가 가능한 기억소자를 컴팩트 테스트 모우드시에 입력단자와 출력단자의 각각에 따라 랜덤 패턴 발생기 및 데이터 압축기로 재구성할 수 있는 회로적인 궁리가 필요하다. 마찬가지로, 회로소자(12)에 관해서는 스캔 테스트 모우드시에 데이터의 스캔이 가능한 시프트 레지스터를 구성할 수 있고, 컴팩트 모우드시에는 조합회로부분의 가상입력단자(상기 I1∼1N의 단자)에 랜덤 패턴을 공급하는 랜덤 패턴 발생기를 가상출력단자(상기 O1∼ON의 단자)에 출력값을 압축하기 위한 데이터 압측기로 재구성할 수 있는 궁리가 필요하다.
제5도는 상기 실시예 회로에서 사용되는 기억소자(12)중 1개의 구체적인 구성을 나타낸 회로도이다. 동도면에 있어서, 참조부호 21∼27은 각각 입력데이터(D)와 입력데이터(CSI), 입력데이터(GSI), 제어신호(S2), 제어신호(S1), 클록신호(CK 혹은 ACK 및 BCK)가 공급되는 입력노오드이고, 28∼30은 각각 출력데이터(Q, CSO, GSO)가 출력되는 출력노오드, 31은 배타적 논리합 회로, 32∼34는 각각 2입력 멀티플렉서, 35∼38은 각각 D형 래치회로이다. 상기 멀티플렉서(32∼34)는 각각 제어입력(S)이 1레벨인 때에 A입력을 Z로부터 출력하고, 제어입력(S)이 0레벨인 때에 B입력을 Z로부터 출력한다. 또한, 상기 래치회로(35, 37)는 각각 클록입력(G)이 1레벨인 때에 드루우 모우드로 되고 클록입력(G)이 0레벨인 때에 래치 모우드로 되며, 나머지 래치회로(36, 38)는 이와 반대로 클록입력(G)이 0레벨인 때에 드루우 모우드로 되고 클록입력(G)이 1레벨인 때에 래치 모우드로 된다.
상기 배타적 논리합 회로(31)에는 상기 입력데이터(D) 및 입력데이터(CSI)가 공급되고, 이 배타적 논리합 회로(31)의 출력은 멀티플렉서(32)에 B입력으로서 공급된다. 이 멀티플렉서(32)에는 A입력으로서 입력데이터(CSI)가 공급되고, 제어입력(S)으로서 상기 입력노오드(24)의 제어신호(S2)가 공급된다. 상기 멀티플렉서(32)의 출력은 멀티플렉서(33)에 A입력으로서 공급되고, 이 멀티플렉서(33)에는 B입력으로서 상기 입력데이터(D)가 공급된다. 또한 이 멀티플렉서(33)에는 제어입력(S)으로서 상기 입력노오드(25)의 제어신호(S1)가 공급된다. 상기 멀티플렉서(33)의 출력은 래치회로(35)에 데이터(D)로서 공급된다. 또한, 이 래치회로(35)에는 클록입력(G)으로서 상기 입력노오드(26)의 클록신호(CK) 혹은 클록신호(ACK)가 공급된다. 상기 래치회로(35)의 출력은 멀티플렉서(34)에 B입력으로서 공급되고, 이 멀티플렉서(34)에는 제어입력(S)으로서 상기 입력노오드(25)의 제어신호(S1)가 공급된다. 상기 멀티플렉서(34)의 출력은 래치회로(36)에 데이터(D)로서 공급된다. 이 래치회로(36)에는 클록입력(G)으로서 상기 입력노오드(26)의 클록신호(CK) 혹은 클록신호(ACK)가 공급된다. 상기 래치회로(36)의 출력은 출력노오드(28)로부터 출력데이터(Q)로서 출력된다.
한편, 상기 래치회로(35)의 출력은 래치회로(37)에 데이터(D)로서도 공급되고 있다. 이 래치회로(37)에는 클록입력(G)으로서 상기 입력노오드(27)의 클록신호(BCK)가 공급된다. 그리고 이 래치회로(37)의 출력은 출력노오드(29)로부터 출력데이터(CSO)로서 출력된다.
더욱이, 상기 래치회로(36)의 출력은 래치회로(38)에 데이터(D)로서도 공급되고 있다. 이 래치회로(38)에는 클록입력(G)으로서 상기 입력노오드(27)의 클록신호(BCK)가 공급된다. 그리고 이 래치회로(38)의 출력은 출력노오드(30)로부터 출력데이터(GSO)로서 출력된다.
상기한 구성의 기억회로(12)에 있어서, 2개의 입력노오드(24, 25)에서의 제어신호(S2, S1)의 레벨은 상기 3개의 제어신호(TEST, T1, T2)에 따라 도시하지 않은 제어회로에 기초해서 설정되는 것이다. 즉, 예컨대 제6도에 묶어서 나타낸 것처럼 상기 제어신호(TEST)가 0레벨로 되는 통상동작 모우드시에는 한쪽의 제어신호(S1)만이 0레벨로 설정된다. 또한, 상기 제어신호(TEST)가 1레벨로 되는 테스트 모우드시에 2개의 제어신호(T1, T2)가 공히 0레벨로 설정되는 스캔 테스트 모우드시에는 제어신호(S2, S1)가 공히 1레벨로 설정된다. 더욱이 테스트 모우드시에 제어신호(T1)가 0레벨, 제어신호(T2)가 1레벨로 설정되는 컴팩트 테스트 모우드시에는 제어신호(S1)가 1레벨로, 제어신호(S2)가 0레벨로 설정된다.
다음에는 상기한 구성의 기억회로(12)의 동작을 설명한다.
우선, 제어신호(S1)만이 0레벨로 설정되는 통상동작 모우드시에는 2개의 멀티플렉서(33, 34)가 각각 B입력을 Z로부터 출력한다. 이때문에 입력노오드(21)에서의 입력데이터(D)는 래치회로(35, 36)로 이루어진 마스터-슬레이브형 래치구성에 의해 래치된 후, 출력노오드(28)로 부터 출력데이터(Q)로서 출력된다.
다음에, 제어신호(S1 및 S2)가 공히 1레벨로 설정되는 스캔 테스트 모우드시에는 3개의 멀티플렉서(32, 33, 34)가 각각 A입력을 Z로부터 출력한다. 이때문에 입력노오드(22)에서의 입력데이터(CSI)는 래치회로(35)를 마스터측으로 하고 래치회로(37)를 슬레이브측으로 하는 마스터-슬레이브·래치구성에 의해 시프트되어 출력노오드(29)로부터 출력데이터(CSO)로서 출력된다. 이 시프트동작을 위한 시프트 클록신호로서는 서로 엣지(Edge)가 겹치지 않는 2개의 입력노오드(26, 27)에서의 클록신호(ACK, BCK)가 사용된다. 더욱이, 이때 입력노오드(23)에서의 입력데이터(GSI)는 래치회로(36)를 마스터측으로 하고 래치회로(38)를 슬레이브측으로 하는 마스터-슬레이브·래치구성에 의해 시프트되어 출력노오드(30)로부터 출력데이터(GSO)로서 출력된다. 이 경우도 시프트동작을 위한 시프트 클록신호로서 서로 엣지가 겹치지 않는 2개의 클록신호(ACK, BCK)가 사용된다. 즉, 이 테스트 모우드시에는 이 기억회로(12)에서 2개의 입력데이터(CSI, GSI)의 시프트동작이 실행된다.
제어신호(S1)가 1레벨로, 제어신호(S2)가 0레벨로 설정되는 컴팩트 테스트 모우드시에는 멀티플렉서(32)가 B입력을 Z로부터 출력하고 나머지 2개의 멀티플렉서(33, 34)가 B입력을 Z로부터 출력한다. 이때에는 입력노오드(21, 22)에서의 입력데이터(D, CSI)의 배타적 논리합이 배타적 논리합 회로(31)에 의해 취해지고, 그후에는 래치회로(35)를 마스터측으로 하고 래치회로(37)를 슬레이브측으로 하는 마스터-슬레이브형 구성에 의해 시프트되어 출력노오드(29)로부터 압축된 데이터(CSO)로서 출력된다. 더욱이, 입력노오드(23)에서의 입력데이터(GSI)는 래치회로(36)를 마스터측으로 하고 래치회로(38를 슬레이브측으로 하는 마스터-슬레이브형 래치구성에 의해 시프트되어 출력노오드(30)로부터 출력데이터(GSO)로서 출력된다. 이때, 이 데이터(GSO)의 궤환경로에 배타적 논리합 회로를 삽입해 놓으면, 그 배타적 논리합회로와 상기 래치회로(36, 38)로 이루어진 마스터-슬레이브형 래치구성을 사용하여 랜덤 패턴을 발생시킬 수 있다.
제7도는 상기 제1도중의 복수개의 기억소자(12)의 실제 회로접속상태를 나타낸 회로도이다. 동 도면중 각 기억소자(12-1, 12-2, 12-3,…, 12-N)는 각각 상기 제5도에 나타낸 내부구성으로 되어 있고, 이들 복수개의 기억회로는 후단의 기억회로의 입력데이터(CSI, GSI)의 각 입력노오드가 전단의 기억회로의 출력데이터(CSO, GSO)의 각 출력노오드에 순차접속되도록 종렬접속되어 있다.
또한, 기억회로의 입력데이터(D)의 각 입력노오드에는 입력데이터(D1, D2, D3,…, DN)의 각각이 독립적으로 공급되고, 각 출력노오드의 출력데이터는 Q1, Q2, Q3,…, QN으로서 독립적으로 출력된다. 또한, 기억회로의 제어신호(S1)의 각 입력노오드끼리가 병렬로 접속되고, 이들 병렬접속된 입력노오드에는 제어신호(S1)가 공급된다. 마찬가지로, 기억회로의 제어신호(S2)의 각 입력노오드끼리가 병렬로 접속되고, 이들 병렬접속된 입력노오드에는 제어신호(S2)가 공급된다. 마찬가지로, 기억회로의 클록신호(CK/ACK)의 각 입력노오드끼리가 병렬로 접속되고, 이들 병렬접속된 입력노오드에는 클록신호(CK 혹은 ACK)가 공급된다. 마찬가지로, 기억회로의 클록신호(BCK)의 각 입력노오드끼리가 병렬로 접속되고, 이들 병렬접속된 입력노오드에는 클록신호(BCK)가 공급된다. 그리고 최전단의 기억회로(12-1)의 입력데이터(CSI)의 입력노오드에는 임의단의 기억회로의 출력데이터끼리의 배타적 논리합을 취하는 배타적 논리합 회로(41)의 출력 혹은 집적회로 외부로부터의 입력데이터(ESCI)가 공급된다. 더욱이, 최전단의 기억회로(12-1)의 입력데이터(GSI)의 입력노오드에는 멀티플렉서(42)를 통하여 임의단의 기억회로의 출력데이터끼리의 배타적 논리합을 취하는 배타적 논리합 회로(43)의 출력이 공급된다. 상기 멀티플렉서(42)에는 A입력으로서 집적회로 외부로부터의 입력데이터(EGCI)가, B입력으로서 상기 배타적 논리합 회로(43)의 출력이 공급된다. 이 멀티플렉서(42)는 제어입력(S)으로서 공급되는 제어신호(S3)의 레벨에 따라 상기 입력데이터(EGCI)와 상기 배타적 논리합 회로(43)의 출력을 선택하여 최전단의 기억회로(12-1)의 입력데이터(GSI)의 입력노오드로 출력한다.
여기에서, 상기 복수개의 기억회로(12-1, 12-2, 12-3,…, 12-N)와 배타적 논리합 회로(41)는 상기 제4도중의 LFSR구성에 의한 데이더 압축기(15)를 구성하고 있고, 상기 기억회로(12-1, 12-2, 12-3,…, 12-N)와 배타적 논리합 회로(43) 및 멀티플렉서(42)는 상기 제4도중의 LFSR구성에 의한 랜덤 패턴 발생기(14)를 구성하고 있다. 한편, 제7도에 있어서, 배타적 논리합 회로(41, 43)의 삽입위치는 상기한 것처럼 LFSR의 비트길이 및 방식에 따라 달라진다.
제8도는 상기 제1도중의 복수개의 각 입출력회로(13)가 입력전용인 경우에 이를 복수개의 입출력회로(13)의 회로접속상태를 나타낸 회로도이다. 이들 각 입출력회로(13)는 도면에 도시한 것처럼 상기 클록신호(ACK)로 제어되며 스캔용 데이터를 래치하는 D형 래치회로(51)와, 이 래치회로(51)의 출력을 제어신호(S11)에 기초하여 외부입력단자(52)로 출력제어하는 3상태 버퍼(53), 상기 단자(52)에 접속된 입력버퍼(54), 상기 클록신호(BCK)로 제어되머 상기 입력버퍼(54)의 출력데이터를 래치하는 D형 래치회로(55), 이 래치회로(55)의 출력데이터와 다른 입출력회로에서의 래치회로(55)의 출력데이터간의 배타적 논리합 데이터를 얻는 배타적 논리합 회로(56)로 구성되어 있다. 한편, 상기 배타적 논리합 회로(56)의 삽입위치는 후술하겠지만 이를 복수개의 입출력회로를 이용하여 LFSR구성에 의한 랜덤 패턴 발생기를 제구성할 때에 그 비트길이 및 방식에 따라 다른데, 도면에서는 모든 위치에 삽입한 상태를 나타내고 있다. 그리고 상기 배타적 논리합 회로(56)의 출력은 상기 복수개의 입출력회로(13)의 최전단에 설치된 멀티플렉서(57)에 A입력으로서 공급된다. 이 멀티플렉서(57)에는 B입력으로서 스캔용 입력데이터(SCANIN)가 공급되고, 더욱이 이 멀티플랙서(57)에는 제어입력(S)으로서 제어신호(S12)가 공급된다.
상기한 구성에 있어서, 통상동작 모우드시에 각 입출력회로(13)내의 3상태 버퍼(53)는 제어신호(S11)에 의해 높은 임피던스상태로 설정된다. 따라서 각 외부입력단자(52)에 공급되는 입력데이터(IN1, IN2, IN3,…, INN)는 각 입출력회로(13)내의 입력버퍼(54)를 매개하여 상기 랜덤회로(11; 제1도에 도시)에 병렬로 공급된다.
스캔 테스트 모우드시에 각 입출력회로(13)내의 3상태 버퍼(53)는 제어신호(S11)에 기초하여 래치회로(51)의 출력을 입력버퍼(54)에 공급하고, 멀티플랙서(57)는 B입력인 스캔용 입력데이터(SCANIN)를 Z로부티 출력하도록 각각 제어된다. 따라서 이 경우에는 스캔용 입력데이터(SCANIN)가 각 입출력회로(13)내의 래치회로(51)와 3상태 버퍼(53), 입력버퍼(54) 및 래치회로(55)로 이루어지며 상기 래치회로(51)를 마스터측으로 하면서 래치회로(55)를 슬레이브측으로 하는 마스터-슬레이브형 래치구성에 의해 순차 시프트되어, 최후단의 입출력회로(도면중 우단)로부터 스캔 출력데이터(SCANOUT)로서 출력된다.
더욱이, 컴팩트 테스트 모우드시에는 각 입출력회로(13)내의 3상태 버퍼(53)는 제어신호(S11)에 기초하여 래치회로(51)의 출력을 입력버퍼(54)에 공급하고, 멀티플렉서(57)는 A입력인 배타적 논리합 회로(56)의 출력데이터를 출력하도록 각각 제어된다. 따라서 이 경우에는 전체로서 LFSR구성에 의한 랜덤 패턴 발생기를 재구성하게 된다.
또한, 상기 외부배선 테스트 모우드(출력)시에는 미리 직렬동작에 의해 각 래치회로(51)에 임의의 값을 설정해 놓고 그후 3상태 버퍼(53)를 통하여 외부입력단자(52)로부터 데이터를 출력시킴으로써, 외부배선(도시하지 않았음)에 데이터를 공급할 수 있다. 한편, 상기 외부배선 테스트 모우드(입력)시에는 외부배선(도시하지 않았음)으로부터의 데이터를 입력버퍼(54)를 통하여 래치회로(55)에 공급해서 기억시키고 그후 직렬동작에 의해 순차 독출하여 데이터를 확인함으로써, 외부배선 테스트를 할 수 있다.
제9도는 상기 제1도중의 복수개의 각 입출력회로(13)가 출력전용인 경우에 이들 복수개의 입출력회로(13)의 회로접속상태를 나타낸 회로도이다. 이들 각 입출력회로(13)는 도면에 도시한 것처럼 스캔용 데이터가 한쪽의 입력으로 공급되는 배타적 논리합 회로(61)와 상기 스캔용 데이터가 B입력으로 공급되고 상기배타적 논리합 회로(61)의 출력이 A입력으로 각각 공급되며 제어신호(S21)에 따라 입력을 선택하여 출력하는 멀티플렉서(62), 상기 클록신호(ACK)로 제어되며 상기 멀티플렉서(62)의 출력데이터를 래치하는 D형 래치회로(63), 이 래치회로(63)의 출력이 B입력으로 공급되고 집적회로의 내부에서 형성되어 집적회로의 외부로 출력되기 위한 출력데이터(OUT')가 A입력으로서 각각 공급되며 제어신호(S22)에 따라 입력을 선택해서 출력하는 멀디플렉서(64), 이 멀티플렉서(64)의 출력을 제어신호(S23)에 기초하여 외부출력단자(65)로 출력제어하는 3상태 버퍼(66), 상기 단자(65)에 접속된 입력버퍼(67), 상기 클록신호(BCK)로 제어되며 상기 입력버퍼(67)의 출력데이터를 래치하는 D형 래치회로(68), 이 래치회로(68)의 출력데이터와 다른 입력회로에서의 래치회로(68)의 출력데이터와의 배타적 논리합 데이터를 얻는 배타적 논리합 회로(69)로 구성되어 있다.
그리고 집적회로 내부에서 형성된 출력데이터(OUT')는 상기 배타적 논리합 회로(61)에 다른쪽의 입력으로서 공급되고 있다. 그러나 최전단의 입출력회로(13; 도면중 좌단)에서는 배타적 논리합 회로(61)의 한쪽의 입력으로서 스캔용 데이터가 아니라 임의의 입출력회로(13)내의 배타적 논리합 회로(69)의 출력이 공급된다. 한편, 이 경우에도 상기 배타적 논리합 회로(69)의 삽입위치는 후술하겠지만 이들 복수개의 입출력회로를 이용하여 LFSR구성에 의한 데이터 압축기를 재구성할 때에 그 비트길이 및 방식에 따라서 다른데, 도면에는 모든 위치에 삽입한 상태를 나타내고 있다.
상기한 구성에 있어서, 통상동작 모우드시에 각 입출력회로(13)내의 멀티플렉서(62)는 A입력인 내부의 출력데이터(OUT')를 출력하고, 또한 3상태 버퍼(66)는 제어신호(S23)에 따라서 이 멀티플렉서(62)의 출력을 단자(65)에 공급한다. 따라서 내부의 출력데이터(OUT')는 단자(65)로부터 집적회로의 외부로 데이터(OUT)로서 출력된다.
스캔 테스드 모우드시에, 각 입출력회로(13)내에서는 멀티플렉서(62)가 제어신호(S21)에 따라서 전단의 입출력회로(13)로부터의 출력인 스캔 데이터를 선택출력한다. 또한, 멀티플렉서(64)는 제어신호(S22)에 따라서 래치회로(63)의 출력을 선택출력한다. 더욱이, 3상태 버퍼(66)는 제어신호(S23)에 따라서 래치회로(63)의 출력을 단자(65)에 공급한다. 따라서 이 경우에는 스캔용 입력데이터(SCANIN)가 각 입출력회로(13)내의 멀티플렉서(62)와 래치회로(63), 멀티플렉서(64), 3상태 버퍼 (66), 입력버퍼(67) 및 래치회로(68)로 이루어지며 상기 래치회로(63)를 마스터측으로 하면서 래치회로(68)를 슬레이브측으로 하는 마스터-슬레이브형 래치구성에 의해 순차 시프트되어, 최후단의 입출력회로(도면중 우단)로부터 스캔 출력데이터(SCANOUT)로서 출력된다.
더욱이, 컴팩트 테스트 모우드시에 각 입출력회로(13)내에서는 멀티플렉서(62)가 제어신호(S21)에 따라 배타적 논리합 회로(61)의 출력을 선택출력한다. 또한, 멀티플렉서(64)는 제어신호(S22)에 따라 래치회로(63)의 출력을 선택출력한다. 더욱이, 3상태 버퍼(66)는 제어신호(S23)에 따라 래치회로(63)의 출력을 단자(65)로 공급한다. 따라서 이 경우에는 전체로서 LFSR구성에 의한 데이터 압축기를 재구성하게 된다.
또한, 상기 외부배선 테스트 모우드(출력) 및 외부배선 테스트 모우드(입력)시에는 제8도에 도시된 회로의 경우와 마찬가지의 방법에 의해 각각 외부배선 테스트를 할 수 있다.
제10도는 상기 제1도중의 복수개의 각 입출력회로(13)가 입출력 겸용인 경우에 이들 복수개의 입출력회로(13)의 실제 회로접속상태를 나타낸 회로도이다. 이 경우, 각 입출력회로(13)는 외부입력단자(71)에 접속되어 있고, 상기 제8도의 회로와 상기 제9도의 회로의 양쪽을 설치한 구성으로 되어 있다. 그리고 도면중 윗쪽의 회로부분이 통상 동작시에 데이터입력용으로 사용되고, 테스트시에는 바운더리 스캔 및 랜덤 패턴발생을 위해 사용된다. 더욱이, 도면중 아랫쪽의 회로부분이 통상동작시에 데이터출력용으로 사용되고 테스트시에는 데이터압축을 위해 사용된다.
[발명의 효과]
이상에서 설명한 것처럼 본 발명에 의하면, 시험대상으로 되는 디지탈 집적회로의 성질에 영향을 주지 않으며 자기 테스트가 가능한 테스트 용이화 수법을 실현할 수 있는 디지탈 집적회로에서의 테스트 용이화 회로를 구현할 수 있다.

Claims (6)

  1. 조합회로로 이루어진 랜덤회로(11)와 복수개의 내부기억회로(12), 각각이 외부단자에 접속되고 집적회로의 외부와의 사이에서 데이터를 주고 받는 복수개의 입출력회로(13)를 구비하고, 상기 복수개의 내부기억회로(12) 및 상기 복수개의 입출력회로(13)의 각각이 테스트시에 제어신호에 따라 이들 내부기억회로(12) 및 입출력회로(13)의 일부 혹은 모두를 이용하여 리니어 피드백 시프트 레지스터를 형성할 수 있도록 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  2. 제1항에 있어서, 테스트시에 상기 복수개의 각 내부기억회로 및 입출력회로에 의해 리니어 피드백 시프트 레지스터 형상의 데이터 암축기(15) 및 라니어 피드백 시프트 레지스터 형상의 랜덤 데이터 발생기(14)가 형성되고. 이들 데이터 압축기 및 랜덤 데이터 발생기를 이용하여 상기 랜덤회로의 컴팩트 테스트가 실행되는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  3. 제1항에 있어서, 상기 복수개의 각 내부기억회로의 각각이, 제1의 입력데이터와 제2의 입력데이터 및 제3의 입력데이터가 각각 공급되는 제1, 제2, 제3의 입력노오드(2l, 22, 23)와, 제1의 제어신호와 제2의 제어신호가 공급되는 제4, 제5의 입력노오드(24, 25), 제1의 클록신호 및 제2의 클록신호가 공급되는 제6, 제7의 입력노오드(26, 27) 상기 제1의 입력데이터와 상기 제2의 입력데이터의 배타적 논리합을 얻는 배타적 논리합 회로(31), 상기 제2의 입력데이터 및 상기 배타적 논리합 회로의 출력데이터가 입력으로서 공급되며 상기 제1의 제어신호에 따라 입력데이터를 선택하여 출력하는 1의 선택회로(32), 상기 제1의 선택회로의 출력데이터 및 상기 제1의 입력데이터가 입력으로서 공급되며 상기 제2의 제어신호에 따라 입력데이터를 선택하여 출력하는 제2의 선택회로(33), 상기 제2의 선택회로의 출력데이터를 상기 제1의 클록신호에 동기시켜서 래치하는 제1의 래치회로(35), 상기 제3의 입력데이터 및 상기 제1의 래치회로의 출력데이터가 입력으로서 공급되며 상기 제2의 제어신호에 따라 입력데이터를 선택하여 출력하는 제3의 선택회로(34), 상기 제3의 선택회로의 출력데이터를 상기 제1의 클록신호에 동기시켜서 래치하여 제1의 출력데이터를 발생시키는 제3의 래치회로(36), 상기 제1의 래치회로의 출력데이터를 상기 제2의 클록신호에 동기시켜서 래치하여 제2의 출력데이터를 발생시키는 제3의 래치회로(37), 상기 제2의 래치회로의 출력데이터를 상기 제2의 클록신호에 동기시켜서 래치하여 제3의 출력데이터를 발생시키는 재4의 래치회로(38), 상기 제1의 출력데이터와 제2의 출력데이터 및 제3의 출력데이터를 내부기억회로의 외부로 각각 출력하는 제1, 제2, 제3의 출력노오드(28, 29, 30)로 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  4. 제3항에 있어서, 상기 복수개의 내부기억회로는, 후단의 각 제2의 입력노오드 및 각 제3의 입력노오드가 전단의 각 제2의 출력노오드 및 각 제3의 출력노오드에 순차 접속되도록 종렬접속되고, 각 제1의 입력노오드에는 독립적으로 각 제1의 입력신호가 공급되며, 각 제4의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제4의 입력노오드에는 제1의 제어신호(S2)가 공급되고, 각 제5의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제5의 입력노오드에는 제2의 제어선호(S1)가 공급되며, 각 제6의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제6의 입력노오드에는 제1의 제어신호(CK/ACK)가 공급되고, 각 제7의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제7의 입력노오드에는 제2의 제어신호(BCK)가 공급되며, 최전단의 내부기억회로(12-1)의 제2의 입력노오드에는 임의단의 내부기억회로의 각 제2의 출력노오드의 배타적 논리합 신호가 궤환되고, 최전단의 내부기억회로(12-1)의 제3의 입력노오드에는 임의단의 내부기억회로의 각 제3의 출력노오드의 배타적 논리합 신호가 궤환되게 되는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  5. 제1항에 있어서, 상기 입출력회로가 입력전용의 회로이고 이를 각 입력회로의 각각이, 스캔용 데이터를 래치하는 제 1의 래치회로(51)와, 상기 제 1의 래치회로의 출력을 제어신호에 기초하여 외부단자로 출력제어하는 출력회로(53), 상기 외부단자에 접속되여 그 외부단자의 데이터 혹은 상기 출력회로의 출력데이터를 래치하는 제2의 래치회로(55), 상기 제2의 레치회로의 출력데이터와 다른 입력회로에서의 제2의 래치회로의 출력데이터와의 배타적 논리합 데이터를 얻는 배타적 논리합 회로(56)로 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  6. 제1항에 있어서, 상기 입출력회로가 출력전용의 회로이고 이 출력회로의 각각이, 한쪽의 입력단자에 스켄용 데이터가 공급되는 제1의 배타적 논리합 회로(61)와, 제1의 제어신호에 따라 상기 스켄용 데이터 및 상기 제1의 배타적 논리합 회로의 출력데이터를 선택하는 제1의 선택회로(62), 상기 제1의 선택회로의 출력데이터를 래치하는 제1의 래치회로(63), 제2의 제어신호에 따라 상기 제1의 래치회로의 출력데이터 및 출력용 데이터를 선택하는 제2의 선택회로(64), 제3의 제어신호에 기초하여 상기 제2의 선택회로의 출력데이터를 외부단자로 출력제어하는 출력회로(66), 외부단자에 접속되며 그 외부단자의 데이터 혹은 상기 출력회로의 출력데이터를 래치하는 제2의 래치회로(68), 상기 제2의 래치회로의 출력데이터와 다른 입력회로에 있어서의 제2의 래치회로의 출력데이터와의 배타적 논리합 데이터를 얻는 배타적 논리합 회로(69)로 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
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