JP3849550B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、サーマルヘッドや液晶パネル等を駆動するための半導体集積回路(ドライバIC)に関し、特に、同一のクロック信号に同期して複数系統のデータ信号の転送又はラッチを行う半導体集積回路に関する。
【0002】
【従来の技術】
例えば、プリンタに用いられるサーマルヘッドを駆動するためのドライバICにおいては、入力される複数系統のデータ信号を順次転送及びラッチして、これらのデータ信号に基づく論理演算を行い、論理演算の結果に応じた出力信号をサーマルヘッドに供給するタイプのものがある。そのような従来のドライバICの構成を図4に示す。
【0003】
図4に示す従来のドライバICは、データ信号A及びBと、これらのデータ信号に同期したクロック信号と、データをラッチするタイミングを与えるラッチ信号とを複数の入力パッドから入力し、サーマルヘッドに含まれる複数の発熱体に対応した複数の出力信号をそれぞれの出力パッドから出力する。
【0004】
このドライバICは、クロック信号が入力されるバッファ回路40と、ラッチ信号が入力されるバッファ回路50と、バッファ回路40から出力されるクロック信号に同期してデータ信号Aを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ11と、シフトレジスタ11から出力される複数のデータをバッファ回路50から出力されるラッチ信号に従ってラッチするラッチ回路21とを含んでいる。
【0005】
さらに、ドライバICは、バッファ回路40から出力されるクロック信号に同期してデータ信号Bを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ12と、シフトレジスタ12から出力される複数のデータをバッファ回路50から出力されるラッチ信号に従ってラッチするラッチ回路22と、ラッチ回路21及び22から出力される複数の組のデータの論理積を求める複数のAND回路1〜Nとを含んでいる。
【0006】
このドライバICにおいては、複数の入力パッドに印加されるデータ信号Aとデータ信号Bとの組合せによって出力状態が決定される。そのようなドライバICについて、データ信号A及びBが正確に転送されているか否かをファンクションテスト又はACテストによって検査する場合には、出力パッドに供給される出力信号の状態をモニタすることにより良否の判断を行う。
【0007】
【発明が解決しようとする課題】
しかしながら、データ信号A及びBは、同一のクロック信号に同期してシフトレジスタ11及び12内をそれぞれ転送され、同一のラッチ信号に従ってラッチ回路21及び22においてそれぞれラッチされるため、データ信号の系統毎に個別に検査することが困難であり、データ信号の複数の系統間における組合せが複雑な場合には誤判断の可能性があった。また、データ信号の組合せを考慮しながらデータ信号の設定を行わなければならないので、検査のために時間がかかるという問題があった。さらに、クロック信号又はラッチ信号が入力されるバッファ回路の出力には複数のシフトレジスタ又はラッチ回路が接続されるため、バッファ回路の負荷が重くなり、スピードアップを図ることが困難であった。
【0008】
そこで、上記の点に鑑み、本発明は、同一のクロック信号に同期して複数系統のデータ信号の転送又はラッチを行う半導体集積回路において、データ信号の系統毎にファンクションテスト又はACテストを可能として検査を容易にすることを目的とする。さらに、本発明は、クロック信号が入力されるバッファ回路を高速化するのに適した半導体集積回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第1の観点に係る半導体集積回路は、第1の入力パッドからクロック信号を入力する第1のバッファ回路と、第2の入力パッドからクロック信号を入力する第2のバッファ回路と、第1のバッファ回路から出力されるクロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、第2のバッファ回路から出力されるクロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【0010】
また、本発明の第2の観点に係る半導体集積回路は、第1の入力パッドからラッチ信号を入力する第1のバッファ回路と、第2の入力パッドからラッチ信号を入力する第2のバッファ回路と、クロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、クロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、第1のバッファ回路から出力されるラッチ信号に従って、第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、第2のバッファ回路から出力されるラッチ信号に従って、第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【0011】
さらに、本発明の第3の観点に係る半導体集積回路は、第1の入力パッドから入力されるクロック信号を選択的に出力する選択回路と、選択回路から出力されるクロック信号を入力する第1のバッファ回路と、選択回路から出力されるクロック信号を入力する第2のバッファ回路と、第2の入力パッドの状態を検出し、検出された状態に従って、第1及び第2のバッファ回路の一方又は両方にクロック信号を出力するように選択回路を制御するモード検出回路と、第1のバッファ回路から出力されるクロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、第2のバッファ回路から出力されるクロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【0012】
ここで、モード検出回路が、第2の入力パッドにハイレベルの信号が供給されているときに第1のバッファ回路のみにクロック信号を出力し、第2の入力パッドにローレベルの信号が供給されているときに第2のバッファ回路のみにクロック信号を出力し、第2の入力パッドに信号が供給されていないときに第1及び第2のバッファ回路の両方にクロック信号を出力するように選択回路を制御するようにしても良い。
【0013】
また、本発明の第4の観点に係る半導体集積回路は、第1の入力パッドから入力されるラッチ信号を選択的に出力する選択回路と、選択回路から出力されるラッチ信号を入力する第1のバッファ回路と、選択回路から出力されるラッチ信号を入力する第2のバッファ回路と、第2の入力パッドの状態を検出し、検出された状態に従って、第1及び第2のバッファ回路の一方又は両方にラッチ信号を出力するように選択回路を制御するモード検出回路と、クロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、クロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、第1のバッファ回路から出力されるラッチ信号に従って、第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、第2のバッファ回路から出力されるラッチ信号に従って、第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路とを具備する。
【0014】
ここで、モード検出回路が、第2の入力パッドにハイレベルの信号が供給されているときに第1のバッファ回路のみにラッチ信号を出力し、第2の入力パッドにローレベルの信号が供給されているときに第2のバッファ回路のみにラッチ信号を出力し、第2の入力パッドに信号が供給されていないときに第1及び第2のラッチ回路の両方にラッチ信号を出力するように選択回路を制御するようにしても良い。
【0015】
以上において、第1のシフトレジスタに入力される第1のデータ信号のビット数と、第2のシフトレジスタに入力される第2のデータ信号のビット数とが異なるようにしても良い。
【0016】
本発明に係る半導体集積回路によれば、同一のクロック信号に同期して複数系統のデータ信号の転送又はラッチを行う半導体集積回路において、データ信号の系統毎にクロック信号又はラッチ信号を入力できるようにしたので、ファンクションテスト又はACテストをデータ信号の系統毎に行うことが可能となり、検査を容易にすることができる。さらに、クロック信号又はラッチ信号が入力されるバッファ回路をデータ信号の系統毎に設けたので、各バッファ回路の負荷を減少させ、動作を高速化することができる。
【0017】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示す図である。本実施形態は、プリンタに用いられるサーマルヘッドを駆動するためのドライバICに本発明を適用したものである。TCP(テープキャリアパッケージ)、COF(チップオンフィルム)、COB(チップオンボード)等の実装技術を用いて、このドライバICをテープやプリント基板等に実装することにより、最終的なモジュール製品が完成する。
【0018】
図1に示すドライバIC100は、2系統のデータ信号A及びBと、これらのデータ信号に同期したクロック信号と、データをラッチするタイミングを与えるラッチ信号とを複数の入力パッド(入力端子)から入力し、サーマルヘッドに含まれる複数の発熱体に対応する複数の出力信号を、それぞれの出力パッド(出力端子)から出力する。データ信号A及びBの各々は、所定のビット数(例えば5ビット)を有する。なお、データ信号の系統は、3系統以上であっても良い。
【0019】
図1に示すように、ドライバIC100は、クロック信号が入力されるバッファ回路41と、ラッチ信号が入力されるバッファ回路51と、バッファ回路41から出力されるクロック信号に同期してデータ信号Aを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ11と、シフトレジスタ11から出力される複数のデータをバッファ回路51から出力されるラッチ信号に従ってラッチするラッチ回路21とを含んでいる。
【0020】
さらに、ドライバICは、クロック信号が入力されるバッファ回路42と、ラッチ信号が入力されるバッファ回路52と、バッファ回路42から出力されるクロック信号に同期してデータ信号Bを転送し、サーマルヘッドに含まれる発熱体の数に対応する数のデータとして出力するシフトレジスタ12と、シフトレジスタ12から出力される複数のデータをバッファ回路52から出力されるラッチ信号に従ってラッチするラッチ回路22と、ラッチ回路21及び22から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路30とを含んでいる。論理回路30は、例えば、ラッチ回路21及び22から出力される複数の組のデータの論理積をそれぞれ求める複数のAND回路1〜Nによって構成される。
【0021】
ドライバIC100においては、それぞれの入力パッドに印加されるデータ信号Aとデータ信号Bとの組合せによって出力状態が決定される。ドライバIC100において、データ信号A及びBが正確に転送されているか否かをファンクションテスト又はACテストによって検査する場合には、出力パッドに供給される出力信号の状態をモニタすることにより良否の判断を行う。
【0022】
本実施形態においては、データ信号の系統毎にクロック信号の入力系及びラッチ信号の入力系が設けられている。従って、テストモードにおいては、複数系統のデータを、異なるクロック信号に同期させて転送することができる。また、複数系統のデータを、異なるラッチ信号に従ってラッチすることができる。即ち、データ信号Aを固定しておき、データ信号Bのみを変化させたり、これとは逆に、データ信号Bを固定しておき、データ信号Aのみを変化させることができる。これにより、ファンクションテスト又はACテストによるドライバICの検査が容易になり、誤判断を防止したり、検査に要する時間を短縮することができる。さらに、クロック信号が入力されるバッファ回路と、ラッチ信号が入力されるバッファ回路を、データ信号の系統毎に設けたので、各バッファ回路の負荷を減少させて動作を高速化することができる。
【0023】
一方、通常の動作モードにおいては、図1に示すように、クロック信号を入力するために用いる2つの入力パッドがドライバIC100の外部において1本のクロック信号配線に接続され、ラッチ信号を入力するために用いる2つの入力パッドがドライバIC100の外部において1本のラッチ信号配線に接続される。このような接続は、例えば、TCP(テープキャリアパッケージ)やCOF(チップオンフィルム)の場合には、テープ又はフィルムに形成された配線パターンにより行い、COB(チップオンボード)の場合には、プリント基板上に形成された配線パターン又はワイアボンディングにより行う。また、データ信号の系統毎にバッファ回路を設けたことにより、通常の動作モードにおいても、各バッファ回路の負荷を減少させて動作を高速化することができる。
【0024】
次に、本発明の第1の実施形態の変形例について説明する。
図2に、本発明の第1の実施形態に係る半導体集積回路の変形例の構成を示す。
この変形例においては、論理回路31が、2ビットデータに基づいて4ビットデータのいずれかのビットを選択する選択回路を複数含んでいる。データ信号Aは、4ビット構成のシフトレジスタ11に入力され、ラッチ回路21を介して複数の選択回路に供給される。データ信号Bは、2ビット×64構成のシフトレジスタ12に入力され、ラッチ回路22を介してそれぞれの選択回路に供給される。
【0025】
一般に、複数のシフトレジスタの構成においてビット数が異なるような場合には、検査のための入出力端子の状態設定が非常に難しかった。また、論理回路が複雑になると、動作タイミングのずれ等により、出力にヒゲ状のパルスノイズが混入し易くなり、誤動作の原因となることがあった。これに対し、図2に示すように複数のクロック信号入力系を設けた場合には、データ信号Aとデータ信号Bとを別々に入力できるので、検査のための入出力端子の状態設定が容易になり、状態設定の間違いを防止することができる。また、それぞれのクロック信号入力系のファンアウト数に応じてバッファサイズの最適化を行うことができるので、ヒゲ状のパルスノイズを防止し易くなる。
【0026】
次に、本発明の第2の実施形態について説明する。本実施形態においては、クロック信号又はラッチ信号の入力パッドを複数設ける替わりに、1つの入力パッドに供給されたクロック信号又はラッチ信号を、選択回路によって複数のバッファ回路に選択的に供給している。
【0027】
図3は、本発明の第2の実施形態に係る半導体集積回路(ドライバIC)の構成を示す図である。
このドライバICは、入力パッド91から入力されるクロック信号を選択的に出力する選択回路60と、選択回路60から出力されるクロック信号を入力するバッファ回路41及び42と、入力パッド92の状態を検出し、検出された状態に従ってクロック信号をバッファ回路41及び42の一方又は両方に出力するように選択回路60を制御する制御信号を出力するモード検出回路70とを含んでいる。
【0028】
ここで、モード検出回路70は、入力パッド92にハイレベルのテストモード信号が供給されているときにバッファ回路41のみにクロック信号を出力し、入力パッド92にローレベルのテストモード信号が供給されているときにバッファ回路42のみにクロック信号を出力するように選択回路60を制御する。通常の動作モードにおいては、入力パッド92に何も接続せずオープン状態とする。モード検出回路70は、入力パッド92に信号が供給されていないときに、通常の動作モードであることを認識し、バッファ回路41及び42の両方にクロック信号を出力するように選択回路60を制御する。
【0029】
さらに、ドライバICは、入力パッド93から入力されるラッチ信号を選択的に出力する選択回路80と、選択回路80から出力されるラッチ信号を入力するバッファ回路51及び52とを含んでいる。選択回路80も、選択回路60と同様に、モード検出回路70から出力される制御信号によって制御される。
【0030】
以上の構成により、テストモードにおいて、1つの入力パッドに入力されたクロック信号又はラッチ信号を、複数のバッファ回路の1つに選択的に供給することができるので、第1の実施形態と同様にドライバICの検査が容易となる。また、入力パッド92に何も接続しないことにより通常の動作モードとなるので、ドライバICの実装において負担が増えることもない。
【0031】
【発明の効果】
以上述べたように、本発明によれば、同一のクロック信号に同期して複数系統のデータ信号の転送を行うドライバICにおいて、データ信号の系統毎にクロック信号又はラッチ信号を入力できるようにしたので、ファンクションテスト又はACテストをデータ信号の系統毎に行うことが可能となり、検査を容易にすることができる。さらに、クロック信号又はラッチ信号が入力されるバッファ回路をデータ信号の系統毎に設けたので、各バッファ回路の負荷を減少させ、動作を高速化することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体集積回路の構成を示す図である。
【図2】本発明の第1の実施形態に係る半導体集積回路の変形例の構成を示す図である。
【図3】本発明の第2の実施形態に係る半導体集積回路の構成を示す図である。
【図4】従来の半導体集積回路の構成を示す図である。
【符号の説明】
1〜N AND回路
11、12 シフトレジスタ
21、22 ラッチ回路
30、31 論理回路
41、42、51、52 バッファ回路
60、80 選択回路
70 モード検出回路
91〜93 入力パッド
100 ドライバIC
Claims (7)
- 第1の入力パッドからクロック信号を入力する第1のバッファ回路と、
第2の入力パッドからクロック信号を入力する第2のバッファ回路と、
前記第1のバッファ回路から出力されるクロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、
前記第2のバッファ回路から出力されるクロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、
前記第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、
前記第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、
前記第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。 - 第1の入力パッドからラッチ信号を入力する第1のバッファ回路と、
第2の入力パッドからラッチ信号を入力する第2のバッファ回路と、
クロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、
クロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、
第1のバッファ回路から出力されるラッチ信号に従って、前記第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、
第2のバッファ回路から出力されるラッチ信号に従って、前記第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、
前記第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。 - 第1の入力パッドから入力されるクロック信号を選択的に出力する選択回路と、
前記選択回路から出力されるクロック信号を入力する第1のバッファ回路と、
前記選択回路から出力されるクロック信号を入力する第2のバッファ回路と、
第2の入力パッドの状態を検出し、検出された状態に従って、前記第1及び第2のバッファ回路の一方又は両方にクロック信号を出力するように前記選択回路を制御するモード検出回路と、
前記第1のバッファ回路から出力されるクロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、
前記第2のバッファ回路から出力されるクロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、
前記第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、
前記第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、
前記第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。 - 前記モード検出回路が、前記第2の入力パッドにハイレベルの信号が供給されているときに前記第1のバッファ回路のみにクロック信号を出力し、前記第2の入力パッドにローレベルの信号が供給されているときに前記第2のバッファ回路のみにクロック信号を出力し、前記第2の入力パッドに信号が供給されていないときに前記第1及び第2のバッファ回路の両方にクロック信号を出力するように前記選択回路を制御する、請求項3記載の半導体集積回路。
- 第1の入力パッドから入力されるラッチ信号を選択的に出力する選択回路と、
前記選択回路から出力されるラッチ信号を入力する第1のバッファ回路と、
前記選択回路から出力されるラッチ信号を入力する第2のバッファ回路と、
第2の入力パッドの状態を検出し、検出された状態に従って、前記第1及び第2のバッファ回路の一方又は両方にラッチ信号を出力するように前記選択回路を制御するモード検出回路と、
クロック信号に同期して第1のデータ信号を転送する第1のシフトレジスタと、
クロック信号に同期して第2のデータ信号を転送する第2のシフトレジスタと、
第1のバッファ回路から出力されるラッチ信号に従って、前記第1のシフトレジスタから出力される複数のデータをラッチする第1のラッチ回路と、
第2のバッファ回路から出力されるラッチ信号に従って、前記第2のシフトレジスタから出力される複数のデータをラッチする第2のラッチ回路と、
前記第1及び第2のラッチ回路から出力される複数の組のデータに基づいて論理演算を行うことにより複数の出力信号を生成する論理回路と、
を具備する半導体集積回路。 - 前記モード検出回路が、前記第2の入力パッドにハイレベルの信号が供給されているときに前記第1のバッファ回路のみにラッチ信号を出力し、前記第2の入力パッドにローレベルの信号が供給されているときに前記第2のバッファ回路のみにラッチ信号を出力し、前記第2の入力パッドに信号が供給されていないときに前記第1及び第2のラッチ回路の両方にラッチ信号を出力するように前記選択回路を制御する、請求項5記載の半導体集積回路。
- 前記第1のシフトレジスタに入力される第1のデータ信号のビット数と、前記第2のシフトレジスタに入力される第2のデータ信号のビット数とが異なる、請求項1〜6のいずれか1項記載の半導体集積回路。
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