JPS61155878A - 集積回路またはそれに関する改良 - Google Patents

集積回路またはそれに関する改良

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JPS61155878A
JPS61155878A JP60287639A JP28763985A JPS61155878A JP S61155878 A JPS61155878 A JP S61155878A JP 60287639 A JP60287639 A JP 60287639A JP 28763985 A JP28763985 A JP 28763985A JP S61155878 A JPS61155878 A JP S61155878A
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    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、さらに詳しく述べれば自己試
験組込み型の集積回路忙関するものである。
〔従来の技術〕
集積回路の試験の容易さは、その各構成部品の制御可能
性および顕著性に左右される。集積回路忙おいて各構成
部品の制御可能性および顕著性を増大させることを目的
とした多くの試験方法がこれまでに提案されている。提
案された方法は、「特別」および「組立てＪ試験法とし
てそれぞれ知られている２種類に大別される。
１つの「特別」法は、集積回路に特別なテスト・ポイン
トを追加するものである。適当なコンピュータ・プログ
ラムによって、回路の各デートを試験するに要する入力
の試験信号の数および順序を計算するとともにテスト・
ポイントを挿入する最良位置を決定することができる。
しかしチップ上での実施には、外部接続の問題を容易に
する数多くのマルチプレクサを使用しなければならない
。
もう１つの「特別」法は、回路を多数の一段と制御しや
すいブロックに細分する「分割」法である。これらのブ
ロックはさらに、各ブロックの試験を個別に容易にする
ため入出力ビンに接続される。この方法で問題が起こる
のは、超大規模集積回路の構成部品を試験したい場合で
あり、すなわち分割の選択および接近について設計上困
離を生じることがある。
「組立て」試験法の場合は、試験能力はシステム設計の
能動部分から評価する。この分野の一例は「スキャン・
バス」および「１ａ８ＢＤＪ（レベルＯセンシテイデ・
スキャン・ヂデイン）であり、この場合「スキャン・モ
ード」入力はすべてのレジスタ素子を１つのチップにま
とめてロング・シフト・レジスタを構成する。「スキャ
ン・イン」および「スキャン・アウト」ビンを加えるこ
とによって、チップの完全な状態が決定されたり形成さ
・れる。
スキャン・バス法を使用するために、標準的な順序はま
ず特定の状態を「スキャン・イン」することである。次
ＶＣ１個以上のり田ツク・パルスが加えられる一方、回
路はその作動を実際に試験するために「ノーマル」モー
ドに置かれる。次の「開始状態」がさらＫ「スキャン・
イン」されると、生じる状態は「スキャン・アウト」さ
れかつ予想結果に対してチェックされる。
この方法の主たる問題は、多数の試験について最初の条
件を設定することが一般的に必要なことである。試験自
体は１つのクリック・サイクルだけで済むことがあるが
、最初の状態を「スキャン・イン」したり結果を［スキ
ャン・アウト］したり、またはその両方を行うためには
、回路全体くあるレジスタについて多くのクロック・サ
イクルを必要とすることがある。内部状態がスキャン・
インまたはスキャン・ア９トされている間に正常の作動
を止める必要があるので、連続リアル・タイム試験は不
可能である。さらに１回路の入力に所定の試験パターン
を供給する罠は高価な試験器材が依然として要求される
。
Ｉ＋８８Ｉ）の変形は、１つの特定なりリック・レベル
で透明を表わす「レベル・センシティブ」レジスタの使
用を伴う。２つのかかるレジスタおよび２位相クブック
は、スキャン・バス・シフト・しジスタを実施するため
に必要である。
集積回路の自己試験に関する提案も既に行われている。
これらの方法の１つは、付図の第１図および第２図につ
いて後で説明されるが％　ＢＩＴ、＋ＢＯ（ビルトイン
・ロジック・ブロック・オプデベーション）として知ら
れており、またＢＩ　ＬＢＯレジスタを用いることによ
り上述のスキャン・バスおよびシグネチヤ分析法の両概
念を取り入れている。
Ｂ工ＩＪＢＯレジスタは、入力信号の同じ組合せくつい
て必ず同じである出力信号を持つ回路を意味する組合せ
ロジック回路を試験するのに用いられる。
かかる試験は高速で実行する。ことができる。
Ｂ工ＬＢＯレゾスタは、内部レジスタを含む回路を試験
するの釦も使用され【いる。内部レジスタは、スキャン
、バス入力のＢ工ＬＢＯレジスタによって擬似ランダム
・パターンをロードされるスキャン・バスを構成する。
正常のスキャン・バス法による場合のように、回路は次
忙１サイクル以上の間正常作動にスイッチされる。合成
状態は次に、新しい擬似ランダム状態がスキャン・イン
されるにつれて、スキャン・バスからのデータの連続ス
トリームからシグネチヤを計算するもう１つのＢ工ＬＢ
Ｏレジスタにスキャン・インされる。この方法が正゛　
常なスキャン・バス法の長い試験時間を要する間て 照点をかか過６るりは、集積回路の完全な状態がなおも
スキャン・アウトされかつ新しい状態が完全な試験を実
施する間の長い時間、スキャン・インされなければなら
ないからである。
自己試験回路は欧州特許出願第０１０８２５５号および
第０１０８２５６号で提案されている。
説明された回路は、「正常作動」および「スキャン・バ
スＪ（Ｌ８８Ｄ型）の在来モードで作動し得・るととも
に１それらがレジスタ素子に供給される組合せロジック
の出力でシグネチヤ分析を行う「自己試験」モードで作
動し得るレジスタ素子を使用している。
欧州特許出願第０１０８２５６号は、作動中にチップ上
の各レジスタ素子が試験パターンを「下流」ロジックに
同時に供給して、「上流」ロジックからの出力によりシ
グネチヤ分析を行うような回路を教示している。欧州特
許出願第０１０８２５５号は、自己試験組込み型のより
大形のシステムを作るために複数個のかかるチップが使
用される回路を教示している。この目的で、それぞれ第
１擬似ランダム・パターンを発生しくスキャン・バスの
始めＫ）かつ各成分チップの信号を分析する（スキャン
・バスの終りＫ）、別の擬似ランダム試験パターン発生
器ならびに別のシグネチヤ分析器がシステムに追加され
る。システムで試験を行うために追加の試験制御回路も
要求される。
欧州特許出願第０１０８２５６号および第０１０８２５
５号に、説明された回路の特定チップにあるレジスタ素
子は、必ず相互に同じモードで作動される。かくて、「
上流」ロジックからの゛シグネチヤ分析データは、「下
流」０シツクの試験パターン・データとして使用される
。したがって、故障範囲を試験するために高価なコンｔ
ユータ・シミュレーション・プログラムを使用する必要
がある。受は入れられないほど低い故障範囲が発見され
る場合、唯一の頼りは回路を設計し直すことである。次
に、故障範囲が改善されたかどうかを確認するためにコ
ン−エータ・シミュレーション法を繰り返す必要がある
。その上、試験中に試験を制御して出力をチェックする
ための外部器材が必要となり、極めて高価につく。
〔発明・の要約〕
本発明は、自己試験が任意の与えられた時間内に完成す
るように設計されるとともに、故障シミュレーションを
必要とせずに極めて高い故障範囲を保証する、自己試験
組込み型の集積回路（多くの内部レジスタを含むことが
ある）を提供する。
本発明により、複数個の機能素子に結合される複数個の
りシック回路を含む自己試験組込み型の集積回路であつ
【、機能素子は各機能素子の機能モーＰを選択制御する
とともに組合せロジック回路に対する試験を行うように
異なる機能モードで作動する所定の機能素子群を選択制
御する信号に応動することを特徴とする前記集積回路が
提供される。
本発明の１つの好適な実施例において、集積回路は２個
以上の副回路に分割され、各副回路は少なくとも１つの
組合せ田シック回路と少なくとも１つの機能素子とを有
し、副回路は各組合せロジック回路がその入力で少なく
とも１つの機能素子に結合するように配列され、その配
列は第１の組合せロジック回路の入力ならびに第２の組
合せロジック回路の出力のいずれにも結合される機能素
子が前記第１組合せロジック回路の入力に必要なパター
ン順序の信号を必要な時に発生させ、かつ前記第２組合
せロジック回路の入力に供給されるパターン順序の信号
によって前記第２組合せロジック回路からの出力を必要
な時に分析するよ５に選択制御可能なその機能モードを
有するような配列となっている。
各機能素子の機能モードは、試験制御器からの信号に応
動するデコーダ装置によって選択制御されたり、試験制
御器から直接選択制御される。試験制御器かデコーダ装
置またはその両方は、集積回路設計の一体構造部分とし
て作られたり、集積回路の外部装置であったりする。好
適な実施例では、試験制御器かデコーダ装置またはその
両方は、集積回路の一体構造部分として作られている。
デコーダ装置は本発明の異なる実施例でいろいろと異な
る形をとることがあり、すなわち作動中にデコーダ装置
の所定順序の入力信号は所定順序の出力信号を発生させ
る。本発明の１つの実施例では、デコーダ装置はそれぞ
れの機能素子またはそれぞれの機能素子群におのおのが
結合される棲数個の試験信号デコーダを含み、各試験信
号デコーダは機能素子または機能素子群の機能モードを
制御するように、試験制御器からの所定順序の入力信号
に応動する。具合よく、試験信号デコーダは試験バスを
介して試験制御器に並列忙接続されている。
１個以上の副回路は追加の機能素子を具備することがあ
り、この素子の出力は前記Ｉｆｌ！以上の副回路にある
組合せロジック回路（１個または複数個）の入力（１個
または複数（ｍ）Ｉｃ結合されており、追加の機能素子
の入力は集積回路の入力に結合されている。
好適な実施例では、副回路は２個以上の組合せロジック
回路の同時試験を可能にするような方法で共に結合され
ている。
１つの実施例では、機能素子は１個以上の７リツプ・フ
ロップを含み、また具合よくフロップ・フロップは共に
レジスタ素子を構成することができる。
もう１つの実施例では、組合せマジック回路の機能特性
を表わす信号を集積回路の出力に供給する装置が提供さ
れ、前記装置はすべての機能素子を通過するデータ・ル
ートを介して集積回路の出力に信号を供給する。
好適な実施例では、信号のパターン順序は、入カバター
ンのすべての可能な組合せが適用される−ように網羅的
である。具合よく、信号のパターン順序は信号の擬似ラ
ンダム・パターンである。
各組合せロジック回路の入力数は１０Ａｘ　（ＴＸ−Ｆ
）未満であることが望ましく、ここでＴは試験の最大利
用時間、Ｆは加えられるクロック周波数である。
好適な実施例では、集積回路の自己試験の異なる段階で
機能素子の異なる構造を選択する装置が提供される。
具合よく、機能素子の異なる構造を選択する装置は、１
個以上の機能素子と組み合わされる帰還装置と、帰還装
置を機能素子の入力に選択接続するデータ選択装置とを
含んでいる。好適な実施例では、帰還装置は排他的Ｎ０
Ｉｔｒ−）を含み、データ選択装置はマルチプレクサで
ある。
本発明はまた、おのおのが少なくとも１つの機能素子に
結合される少なくとも１つの組合せロジック回路を含む
複数個の副回路を有する自己試験型の集積回路であって
、機能素子は２個以上の機能素子を異なる機能モードに
同時に選択制御する信号に応動して集積回路の部分に対
する試験フェーズを作り、集積回路にある事実上すべて
の組合せロジック回路および機能素子の機能特性を表わ
す試験データを供給するように集積回路の部分に対する
複数個のかかる試験フェーズを順次作る装置が具備され
ることを特徴とする前記自己試験型の集積回路を提供す
る。
また本発明により、試験制御器からの信号に応動するデ
コーダ装置によって制御される作動の機能モードを有す
る機能素子に結合される複数個の組合せロジック回路を
含む集積回路を試験する方法であって、信号をデコーダ
装置に供給する段階と、デコーダ装置からの第１制御信
号を１個以上の機能素子に供給して１個以上の組合せｐ
シラ２回路に試験信号のパターンを供給するように各機
能素子を試験パターン発生モードに制御する段階と、デ
コーダ装置からの第２制御信号を１個以上の他の機能素
子に供給して各組合せロジック回路の機能特性を表わす
各組合せロジック回路からの出力信号を受信するように
他の各機能素子をシグネチヤ分析モードに制御する段階
と、機能素子に記憶された合成データを集積回路の出力
忙供給して各組合せロジック回路の正しい機能を表わす
るデータと比較する段階と、を含むことを特徴とする前
記試験方法が提供される。
〔実施例〕
本発明は付図に関して実施例により以下に詳しく説明さ
れる。
自己試験組込み型集積回路の既知のＢＩＬＢＯ法は、レ
ジスタを擬似ランダム数発生器または（並列〕シグネチ
ヤ分析器として現われるよ５に作り直すという考え方忙
基づいている。これらのレジスタは一般に原図路から「
とられる」ので、それらは単純なレジスタにもどること
も可能でなければならず、またスキャン・バスが実行さ
れるならばそれらはシフト・レジスタをも構成し得る必
要がある。
上記を果たすことができる回路は第１ａ図に示・され、
また各作動モードに関する等価回路は第１（ｂ−ｅ　）
図に示されている。
第１ａ図は直列に結合された５個のＤ型フリッゾ・７０
ツゾ２を含む既知の形の５ビツトＢ工ＬＢＯレジスタを
示し、直列な第１Ｄ型フリツゾ・フロップ２０入力は排
他的ｏＲｐｆ−）１４の出力に接続され、また直列な他
の４個のＤ型フリッゾ・７シツゾ２の各入力は同様にそ
れぞれの排他的０ＲＰ−ト４の出力に接続されている。
排他的ＯＲデート１４０入力の１−’））ｔＡＭＩｎ”
−）１２のｆｆｉ力に！ｉ１１！！され、また同様に各
排他的ｏＲｒ−）４０入力の１つはそれぞれのＡＮＤデ
ート３の出力に接続されている。
各排他的ＯＲグー）１４．４の他の入力はそれぞれのＡ
ＮＤデート８の出力に接続されている。
各ＡＮＩＩ’−トａの入力はそれぞれ共通ラインムなら
びに組合せロジック回路網（図示されていない）のそれ
ぞれの出力忙接続されている。各人ＭＤデート３０入力
はそれぞれ共通ラインＢならびにフロップ・フロップ２
の１つの出力に接続されており、ＡＮＤデート１２の各
入力はそれぞれ共通ラインＢならびにマルチプレクサＭ
ＵＸの出力に接続されている。
直列の第２および第５Ｄ型フリツゾ・７０ツゾ２の出力
は排他的ＯＲデート１００入力に接続され、このｒ−）
１０の出力はマルチプレクサＭσｘ１ＡＮＩｌ”−）１
２１５よび排他的ＯＲデート１４を介して第１Ｄｍフリ
ップ・フロップ２の入力釦結合されている。実際に％Ｄ
型フリツゾ・フロップ２からの出力のある組合せのみは
、Ｂ工ＬＢＯレジスタがその試験パターン発生モードに
あるとき最大長さの試験パターンを提供することが望ま
れるならば、これらの帰還接続用にタップされる。これ
らの出力の組合せは電子分野では既知であり、Ｂ：［Ｌ
ＢＯレジスタにあるＤ型フリップ・フロップ２の数に左
右される。
制御ラインムおよびＢＫ現われる信号の値は、Ｂ工ＬＢ
Ｏレジスタが果たし得る異なる機能を制御する。８０ム
Ｎ−ＩＮはＢＩＴ、＋ＢＯレジスタのスキャン・イン入
力テあり、ＥＩＯＡＮ　−ＯＵＴ　）”ｌ　ＢＩＩ＋Ｂ
Ｏレジスタノスキャン・アウトであり、Ｄ型７リツデ・
７０ツゾ２０５個の出力値は５個の出力ラインｃｉ１．
ｃ２゜Ｃ３，Ｃ４およびＯｓ　ＩＩＣ現われる。出力ラ
インＣ５も８０ＡＮ　ＯＵＴとして働く。
ＢＸＬＢＯレゾスタの作動モードは５つある。第１の作
動モードは、ラインＡおよびＢの信号がそれぞれ１なら
びにＯＫ等しい場合で、第１ｂ図に示されている。この
作動モードでは、組合せロジツり回路網からの入力値は
Ｄ型フリツゾ・フリップ２に四−ドされ、５個のライン
Ｃ工＋’２＋’３＋０４およびＯｓＫ現われる入力はシ
ステム作動に利用される。したがってＢＩＩｔＢＯレジ
スタは正常なレジスタ機能を果たす。
第１０図に示される第２作動モードでは、制御ラインム
およびＢの値はそれぞれ０ならびに１であり、マルチプ
レクサＭσＸＶｃ対する制御ラインＣはマルチプレクサ
ＭＩＴＫを通してＡＮＤデート１２の入力釦スキャン・
イン入力を接続するようにセットされる。
このモードでは、Ｂ工ＬＢＯレジスタは直線シフト・レ
ジスタとして働き、すなわちスキャン・バス・モードと
なる。
第１ｄ図では、制御ラインムおよびＢの値はそれぞれ０
ならびに１であり、マルチプレクサＭＣＩＸＫ対する制
御ラインＣはムＮＤｃ−）１２の入力に帰還ラインを接
続するようにセットされる。この第３モードでは、ＢＸ
ＬＢＯレジスタは擬似ランダム数発生器として働き、出
力ラインＣ１＊　　Ｃ２＊　’３ｗＣ４およびＣ５に結
合される組合せロジック回路網用の試験パターンを供給
するの忙役立ち、したがってそれは試験パターン発生モ
ードと言われる。
第１ｅ図では、制御ラインムおよびＢの値はいずれも１
であり、マルチプレクサＭＵ　ＸＫ対する制御ラインＣ
はａＮＤＰ−）１２の入力に帰還ラインを接続するよう
にセットされる。この第４モードでは、　ＢＸＸｚＢＯ
レジスタは多重直線入力を持つ直線帰還シフト・レジス
タとして働く。所定の入力信号が正しく機能している組
合せａシック回路網に供給されて組合せロジック回路網
の出力がこのモードでＢ工ＬＢＯレジスタの入力に接続
されてい。
るならば、多数のクロック後に１正しく機能しているロ
ジック回路網用のＢ工ＬＢＯレジスタに特性シグネチヤ
が残されるであろう。したがって、そのモードはシグネ
チヤ分析モードと言われる。組合せロジック回路網のシ
グネチヤは、第１Ｃ図のスキャン・バス・モードに変え
ることにより、すなわち制御ラインＡおよびＢの値をそ
れぞれＯならびＫＩＫ変えることＫよって、Ｂ工ＬＢＯ
レゾスタから８０ＡＩ？　−０［ｒＴ出力にオフ・ロー
ｒされる。
第５作動モードでは、ｅｌｆ！ｉｔラインＡおよびＢの
値はいずれも０にセットされ、このモードで第１ａ図の
Ｂ工ＬＢＯレジスタは同期リセットを実行する。
第１ａ図の場合のような、Ｂ工ＬＢＯレジスタを用いる
組合せ回路網を試験する１つの既知の方法が第２図に示
されている。この回路網の試験は２段階で行われる。第
１段階では、Ｂ工ＬＢＯレジスタムはその試験パターン
発生モードにスイッチされ、Ｂ工Ｉ＋ＢＯレジスタＢは
そのシグネチヤ分析モーＰＫスイッチされて、組合せ回
路網Ｎ１で試験させ、その後Ｂ工ＬＢＯレジスタＢのシ
グネチヤがチェックされる。第２段階では、Ｂ工ＬＢＯ
レジスタＢはその試験パターン発生モードにスイッチさ
れ、Ｂ工ＬＢＱ　。
レジスタムはそのシグネチヤ分析モードにスイッチされ
て、組合せ回路Ｎ２で同様な試験を実行させる。
本発明の実施例による目己試験組込み型の集積回路を、
第６図〜第７図についてこれから説明する。
乗積回路は分割回路として設計することができるが、そ
のように設計されない場合は、回路金より小さな１ｉ１
１１回路に分割する最も適し几方法を決定しなければな
らない。分割方法は第６図に示されており、すなわち各
−１回路は１１−以上のレジスタ素子すなわち７リツゾ
・フロップ素子２〜８に接続される出力を持つ非同期組
合せロジック・ブロックＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆｔ−含
む。第３図の集積回路の入力は、もう１つのレジスタす
なわちフリップ・フロップ素子１を介して組合せロジッ
ク・ブロックＡの入力に供給される。レジスタすなわち
フリップ・フロップ素子１および８からの出力μ集積回
路からの出力ラインである。
レジ゛スタすなわりフリツノ・７０ツゾ素子２〜Ｂは、
その５ＣＡＮ　０ＵＴＰＵＴが直列な次の素子の８ＣＡ
ＮＩＮＰＵＴに接続できるように、直列に配列されてい
る。集積回路の５ＣＡＮ　０ＵＴＰＵＴは索子８の最終
出力であり、したがって出力ビンに現われる。素子によ
って形成されるスキャン・バスは第６図の破線ｓｐによ
って示されている。
組合せロジック・ブロックの例としては、ランダム・ロ
ジックまたはロジック・アレイ筐たは読出し専用メモリ
ま７’Ｃは演算およびロジック・ユニットまたはマルチ
シライヤまたはその出力に対するその入力の直接マツぎ
ングを持つ任意な素子などがあげられる。参照′Ｊｔ谷
易にするため、以下の説明において「組合せロジック・
ブロック」を１−ＣＬＢＪ　、レジスタすなわちフリッ
プ・フロップ素子を「レジスタ・ブロック」を意味する
「ＲＢ」で表わす。各副回路は「ｃＬＢ−ＲＢｊユニッ
トとして説明される。したがって大規模集積回路番設計
する方法は、いくつかの［ｃＬＢ−ＲＢＪユニットに回
路を分割することであり、すべての「ｃＬＢ−ＲｓＪユ
ニットの入力はもう１個のＲＢ（第６図の例ではＲＢ　
ｒＩＪ　）によって先行される全来槓回路の入力に−ａ
ｈされる。／４ＣＬＢの入力は少なくとも１つのＲＢＫ
接続され、その出力は少なくとも１つの部に接続され、
また全果積回路の出力は１個以上のＲＢから取られる。
すべてのＣＬＢ人力および出力には少なくとも１つのＲ
ＢがｍＷされているので、ＲＢはその出力に接続される
ＣＬＢ會励振する網羅的な擬似ランダム順序を発生させ
るとともに、ＲＢ大入力接続されるＣＬＢｔ”ｍ似うン
ダム順序が通過する結果を分析するような構造にされる
。
第６図の分割された副回路の形に設計された乗積回路は
、例えば第４ａ図、第４ｂ図および第４ｃ図に示される
通９６つの試験フェーズ會順次実行することによって試
験することができる。
第４ａ図に示される第１試験フエーズの間、２個のＣＬ
Ｂ　ｒＤＪおよびｒＥＪが試験を受け、それぞれの試験
条件はそれぞれのブロックに示される文字Ｔによって示
されている。ＣＬＢｒＤ」の試験を実行するためには、
ＲＢ３をその試験パターン発生モードで作動させかつＲ
Ｂ　５’ｉそのシダ不チャ分析モードで作動させる必要
がある。ＣＬＢ　ｒｐＪの試験と同時にＣＬＢ　ｒｇＪ
　を試験するためには、ＲＢ４およびＲＢ５の両方を試
験パターン発生器として共に作動するような構造にする
ことが必要であり、’９　ｆｃＲＢ　７　ｉそのシダ不
チャ分析モードで作動させることも必要である。十分な
数のクロック・サイクル後に、各ＲＢ５およびＲＢ７は
それぞれのＣＩ、Ｂ　ｒＤＪならびにＩ−Ｅｌの機能特
性を表わすシブ不チャを含む。シグネチヤはＣＬＢ　ｌ
’−ＤＪおよび「Ｅ」が正しく機０目しているかどうか
を表わす。
これらのシグネチヤはスキャン・バス８Ｂｉ介して直列
に移動され、ＲＢ８の中に圧縮される。
これはＲＢｉ、２．３．４．５．６および７ｔスキヤン
・バス・モードで、またＲＢｆｉを直列シダ不チャ分析
モードで作動させることによって達成される。この作動
は以下において直列ポンプまたは直列ダンピングと称す
る。
第４ｂ図に示される第２試験フェーズ中に、２つのＣＬ
Ｂ　ｒＡＪおよびｒＢＪは同時に試験を受ける。
試＠は、ＲＢｌとともにＲＢ５およびＲＢ５の組合せ対
がその試験パターン発生モードに促進されることを要求
するが、一方ではＲＢ　ｌ、ＲＢ　３およびＲＢｌ３［
そのシダ不チャ分析モードで同時に作動される。ＣＬ、
Ｂ　［ＪのシグネチヤはＲＢ２およびＲＢ３によって受
けられ、ＣＬＢ　ｒｐ′Ｊのシグネチヤ［ＲＢ　１３に
よって受けられる。仄に合成シグネチヤは上述の辿り直
列にダンプされ、セしてい一１ＲＢｄのシグネチヤは試
験フェーズ１および２０岐終シグネチヤをゼすることを
時機としている。
第４ｃ図に示される第６試験フエーズでは、２つのＣＬ
ＢＩＢＪおよびｒｃＪが同時に試験を受ける。
試験全行うために、ＲＢ２だけがその試験パターン発生
モードに促進される一方、ＲＢ４およびＲＢ５＄−！そ
れぞれのシグネチヤ分析器として働く。
ＲＢ４およびＲＢ５のシグネチヤは、試験フェーズ１お
よび２における上述の方法と同じ方法で直列にダンプさ
れる。この最終直列ダンピング後に、６個の各ＣＬＨの
シグネチヤの作＠［ＲＢ８に共に圧縮され、次にこのシ
グネチヤは６個のＣＬＢが正しく機能している場合に予
想される既知の良好なシグネチヤと比較される。シグネ
チヤの比［Ｕ、乗積回路の外部器材によって行われる。
こうし、て、１個以上のＣＬＢ　ｌたはそれらと組み合
わされるＲＢの故障が識別され、試験は集積回路のすべ
ての非重複素子およびこれらの素子間の接続が試験され
たという意味で集積回路の網羅的な試験である。
第６図の集積回路を試験する別法が採用されることがあ
る。例えばその方法は、単一試験フェーズの間にＣＬＢ
ＩＥｃＪおよびｒＦＪ　ｔいずれも試験する単一試験パ
ターン発生器を形成するように５個のＲＢ４．５および
６を構成することを伴う試験フェーズを含み、ＲＢ７お
よび８はそのシグネチヤ分析モードにセットされる。こ
の別法ｒｘ、ＣＬＢおよびＲＢの入力をより数多く促進
する必要があり、これはｃＬＢ［ｇＪおよびｒＦＪの網
羅的順序試験を妨げたり実行不能にするので、望ましく
ない。
第６図に関して説明された通り試験モードを実行する方
法および集積回路に要求される設計特徴を、第５図、第
６図ならびに第７図に関してこれから説明する。
第５図から、各ＲＢはそれぞれの局部試験デコーダＤ１
、Ｄ２、Ｄ６、Ｄ４、Ｄ５、Ｄ６、Ｄ７“およびＤ８に
結合されている。６局部試験デコーダは、試験バス２０
′ｔ−介して試験市１ｊ御器２２に並列に接続されてい
る。作動の鍬、各局部試験デコーダは試験バス２０ｆｔ
介して関連のＲＢの愼北モード′４ｔｉｔＩＩＪ＃する
試験制御器から供給される所定の試験１８゛号に応動す
る。ＲＢの慎盲目モードすなわち状態は、試験パターン
発生モード、葺列シグネチヤ分析モード、正常レジスタ
作動モード、１７Ｃはスキャン・バス・モードであるこ
とができる。好適な実施例では、局部試験デコーダおよ
び試験制御器２２は集積回路設計の一体構造部分である
。。
第４図の試験フェーズを実行するために、試験バス２０
の信号によって決定されかつ関連の局部試験デコーダに
よって、・構成される各ＲＢの状態は第１表の順序に従
い、この場ＴＰＯは試験パターン発生モードを衣わし、
ＳＡはシグネチヤ分析モードを、ＳＭはスキャン・モー
ドを、ＳＥＡは直列シグネチヤ分析モードを、セしてＮ
１−ｊ正常レジスタ・モードを表わす。第１試験フエー
ズの直前に、ＲＢは既知の状態に初期設定される。
試験順序の間、ＲＢｉ〜ＲＢ７は各直列ダンプ（ＳＦ：
ＲＩＡＬ　ＤＵＭＰ）の直後またはその間に初期設定し
直される。かくてＲＢｉ〜ＲＢ″Ｉは第２試験フエーズ
および第６試験フエーズの前に初期設定し直される。
回路をＣＬＢ−ＲＢユニットに機能的に分割することは
、回路が自己試練モードにあるとき、必ずしも谷ＣＬＢ
−ＲＢ　　ユニットの機能の隔離全保証するものではな
い。したがって、自己試験を考慮するとき回路を全体と
して考える必要がある。レジスタが十分量い順序を発生
・分析しているかどうか、またレジスタが他のＲＨによ
っても駆動される入力管持つＣＬＢ　ｔ−駆動するか否
かをも考慮せずに、単に各ＲＢｔ−単純なりＩＬＢＯレ
ジスタとして構成するだけでは不十分である。
いずれの場合も、常時切り離して考慮される頂を組み合
わせて試験目的のＲＢｔ−構成することが必要になる。
かくて、例えば、試験目的で単一の（長い）シフト・レ
ジスタ構造を作るように、態別のＲＢｔ−結合する方法
が要求されるかもしれない。さらに、自己試験の異なる
フェーズは、異なる自己試験機能ｔ−栴構成るようにＲ
Ｂの異なる群を必要とするかもしれない。これを達成す
る最も有効と思われる方法は、レジスタがいずれも同じ
ＣＬＨによって駆動されかつ自らＣＬＢの同じ組合せｔ
−駆動すること識別して、すべてのかかるレジスタを一
緒にまとめることである。このようにする理由は、かか
る杯にあるすべてのレジスタがシフト・レジスタ構造に
貢献するために必ず要求されるからである。かかる各群
の直列入力は、各試験フェーズで通切なシフト・レジス
タ構造を作るように、多数の異なるレジスタまたは帰還
ロジック出力の１つに接続される必要があるかもしれな
い。
試験パターン発生およびシグネチヤ分析の間に適切な最
大長さの直線帰還シフト・レジスタを作るのに用いられ
るいろいろな帰還回路網の１つの例は、ＲＢ４、ＲＢ５
およびＲＢ６について第６ａ図、第６ｂ図、第６ｃ図な
らびに第６ｄ図に示されている。
第６ｅＬ図はＲＢ４、ＲＢ５、ＲＢ６がそれぞれのスキ
ャン・バス・モードに促進されるとき要求される電気構
成図である。ＲＢ４の８ＣＡＮ入力はＲＢ３のＳ　ＣＡ
Ｎ出力に接続され、ＲＢ６の５ＣＡＮ出力はＲＢ７の８
ＣＡＮ入力に接続されている。これは、各試験フェーズ
の後で來積回路の出力ビンにシグネチヤを移動するのに
必要なスキャン・バス機能ｔ″提供する。
′１４６ｂ図は、ＲＢ４およびＲＢ５が共に試験パター
ン発生器として働きまたＲＢ６がシグネチヤ分析器とし
て働くことを要求される第１試験フエーズの間に要求さ
れる帰還構造を示す。このような目的で、排他的ＯＲデ
ー）３０．３２がそれぞれの帰還ループに具備されてい
る。
第６ｃ図は、ＲＢ５およびＲＢ５ｔ−試験パターン発生
器として共に組み合わせる必要があるとき、第２試験フ
エーズの間に要求される帰還構造を示す。ＲＢ５とＲＢ
５との間の帰還ループは排他的ｏＲｒ−）３４を含んで
いる。第２試験フエーズの間、ＲＢ４は試験パターン発
生器またはシグネ。
チャ分析器として機能しない。
第６ｄ図は、ＲＢ４およびＲＢ５をシグネチヤ分析器と
して構成する必要がある第３試験フエーズの間に要求さ
れる帰還構造を示す。第６ｂ図の帰還回路網が利用でき
るように、ＲＢ４およびＲＢ５を単一のシグネチヤ分析
器として構成することが便利である。第６試験フエーズ
の間、ＲＢ６は愼−１ｔ来たさない。
第６ａ図、１１１ｇ６ｂ図、第６ｃ図および第６ｄ図に
示される構造を与えるために、各ＲＢの直タリ入力にそ
れぞれのマルチプレクサが具備されている。
マルチプレクサは第７図に示されてお９、Ｍ４、Ｍ５お
よびＭ６で表われる。
マルチプレクサによって選択される入力は、試験バス２
０に接ＩＯＣされるその選択入力で指令（ｉＷ号により
決定される。例えばＲＢ４、ＲＢ５およびＲＢ　５ｉそ
のスキャン・バス・モードに配列したいと思う場合は、
マルチプレクサＭ４はＲＢ３の最後の出力を選択し、マ
ルチプレクサＭ５およびＭ６はそれぞれＲＢ４ならびに
ＲＢ５の出力を選択する。これは第７図において各マル
チプレクサの入力１として示されている。同様にもし各
第１、第２および第６試験モードで作動するようにＲＢ
４、ＲＢ５およびＲＢ５を配列したいと思う場合は、マ
ルチプレクサはそれぞれ人力２．６ならびに４を選択す
る。
本発明により上述の通り集積回路を自己試験する方法は
、１つのｏＪ能な試験パターン以外のすべてｔ各組付せ
ロジック回路に加えさせる。試験に必要な時間を受は入
れられる時間まで減少させるには、各組合せロジック回
路が制限された数の入力だけを持つようにする必要があ
る。我々は例えば、各組合せロジック回路の入力数が１
ｏ＠ｚ（Ｔｘｐ）未満であることが望ましいことを発見
し友が、この場合Ｔは試−のための厳小利用可能時間、
Ｆは加えられたクロック周波数である。
レジスタ・ブロックは第１ａ図に示されたような直線帰
還排他的ＯＲ？−）１０およびマルチプレクサＭＵＸを
待几ないＢＩＬＢＯレジスタとして乍られ比例によって
第６図と第７図において上述されているが、レジスタ・
ブロックの構造はフリップ・フロップおよびロジック・
ｒ−）の異なる配列を用いているいろな形をと９得るこ
とが認められると思う。例えば我々は、１個以上の排他
的ＯＲデート４．１０．１４．３０，３２および３４を
排他的Ｎ０ＲＪｆ−トに代えることによって、より速い
人力対出力遅時間が得られることを発見した。さらに排
他的Ｎ０ＲＩ”−）は、各機能素子ｔリセットするとき
に一段と便利である。
本発明の好適な実施例では、集積回路全体が目・己試我
されるように、！Ｉｋ槓回＊ｔ−ｍ成するのが望ｌしい
ことが認められる思う。しかし、百うｌでもなく、本発
ｌ３１４はその範囲内に集積回路の全体ではなく実質的
な部分が自己試験される実施例をも含んでいる。
本発明の異なる実施例では、各ＲＢの機能モードは、試
＠制御器からの信号に応動するデコーダ装置により選択
制御されたり、試験制御器から直、接遇択制御される。
試＃１ｆｉＪ御器かデコーダ装置１友はその両方は、乗
積回路の一体構造部分として作られたり、集積回路の外
部部分であることができる。
当業者には言うまでもないと思うが、試験前または試験
中にプリロードされる一切のロジック・ブロックは、そ
の出力に対するその入力の少なくとも若干の直接マツピ
ングを作るように、本発明の目的で組合せロジック・ブ
ロックとしても処理することができる。
【図面の簡単な説明】
督のＢＩＬＢＯレジスタの作動モードを示す等価回路図
、第２図は組合せ回路ｌ１４ｔ−試験する友めに回路に
第１嘗のＢＩＬＢＯレジスタを使用したブロック図、第
６図は本発明の実施例による集積回路用の回路構造物の
部分のブロック図、第４ａ図、第４ｂ図および第４Ｃ図
は第６図の集積回路の６つの可能な試ｔＪｔフェーズの
図、第５図は第４ａ図、第４ｂ図および第４Ｃ図の試験
フェーズを実行する特ａを備えている第６図の集積回路
のブロック図、第６ａ図、第６ｂ図、第６Ｃ図および第
６ｄ図は第５図のレジスタの６個と共に使用する帰還回
路網の概略図、第７図は第６ａ図、第６ｂ図、第６ｃ図
および第６ｄ図の帰還回路網が第５図および’６４１．
６　ａ図、第６ｂ図、第６Ｃ図ならびに第６ｄ図の実施
例により選択される方法を示すｇｗ＆回路図である。 符号の貌明二 ＲＢ−慎能素子；　ＣＬＢ−組合せロジック回路；２２
−＃Ｉ：躾？１１Ｊ御器。

Claims (20)

    【特許請求の範囲】
  1. （１）複数個の機能素子（ＲＢ）に結合される複数個の
    ロジック回路（ＣＬＢ）を含む自己試験組込み型の集積
    回路であつて、機能素子（ＲＢ）は各機能素子（ＲＢ）
    の機能モードを選択制御するとともに組合せロジック回
    路（ＣＬＢ）に対する試験を行うように異なる機能モー
    ドで作動する所定の機能素子（ＲＢ）群を選択制御する
    信号に応動することを特徴とする前記集積回路。
  2. （２）前記集積回路は２個以上の副回路に分割され、各
    副回路は少なくとも１つの組合せロジック回路（ＣＬＢ
    ）と少なくとも１つの機能素子（ＲＢ）とを有し、前記
    副回路は各組合せロジック回路（ＣＬＢ）がその入力で
    少なくとも１つの機能素子（ＲＢ）に結合するように配
    列され、その配列は第１の組合せロジック回路（ＣＬＢ
    ）の入力ならびに第２の組合せロジック回路（ＣＬＢ）
    の出力のいずれにも結合される機能素子（ＲＢ）が前記
    第１組合せロジック回路（ＣＬＢ）の入力に必要なパタ
    ーン順序の信号を必要な時に発生させ、かつ前記第２組
    合せロジック回路（ＣＬＢ）の入力に供給されるパター
    ン順序の信号によつて前記第２組合せロジック回路（Ｃ
    ＬＢ）からの出力を必要な時に分析するように選択制御
    可能なその機能モードを有するような配列となつている
    、ことを特徴とする特許請求の範囲第１項記載による集
    積回路。
  3. （３）１個以上の前記副回路は出力が前記１個以上の副
    回路にある組合せロジック回路（ＣＬＢ）（１個以上）
    の入力（１個以上）に結合されている追加の機能素子（
    ＲＢ１）を具備し、追加機能素子（ＲＢ１）の入力は前
    記集積回路の入力に結合されている、ことを特徴とする
    特許請求の範囲第２項記載による集積回路。
  4. （４）副回路は２個以上の組合せロジック回路（ＣＬＢ
    ）の同時試験を可能にするような方法で共に結合される
    、ことを特徴とする特許請求の範囲第２項または第３項
    記載による集積回路。
  5. （５）おのおのが少なくとも１つの機能素子（ＲＢ）に
    結合される少なくとも１つの組合せロジック回路（ＣＬ
    Ｂ）を含む複数個の副回路を有する自己試験組込み型の
    集積回路であつて、機能素子（ＲＢ）は２個以上の機能
    素子（ＲＢ）を異なる機能モードで同時に選択制御する
    信号に応動して集積回路の部分に対する試験フェーズを
    作り、集積回路にある事実上すべての組合せロジック回
    路（ＣＬＢ）および機能素子（ＲＢ）の機能特性を表わ
    す試験データを供給するように集積回路の部分に対する
    複数個のかかる試験フェーズを順次作る装置が具備され
    る、ことを特徴とする前記自己試験組込み型の集積回路
    。
  6. （６）各機能素子（ＲＢ）の機能モードは試験制御器（
    ２２）からの信号に応動するデコーダ装置からの信号に
    よつて選択制御される、ことを特徴とする特許請求の範
    囲第５項の記載による集積回路。
  7. （７）各機能素子（ＲＢ）の機能モードは試験制御器（
    ２２）からの信号によつて直接選択制御される、ことを
    特徴とする特許請求の範囲第５項の記載による集積回路
    。
  8. （８）デコーダ装置は集積回路設計の一体構造部分であ
    る、ことを特徴とする特許請求の範囲第６項記載による
    集積回路。
  9. （９）デコーダ装置は集積回路設計の一体構造部分でな
    い、ことを特徴とする特許請求の範囲第６項記載による
    集積回路。
  10. （１０）試験制御器（２２）は集積回路設計の一体構造
    部分である、ことを特徴とする特許請求の範囲第６項な
    いし第９項のどれでも１つの項記載による集積回路。
  11. （１１）試験制御器（２２）は集積回路設計の一体構造
    部分でない、ことを特徴とする特許請求の範囲第６項な
    いし第９項のどれでも１つの項記載による集積回路。
  12. （１２）デコーダ装置はおのおのがそれぞれの機能素子
    またはそれぞれの機能素子群に結合される複数個の試験
    信号デコーダを含み、各試験信号デコーダは試験制御器
    からの入力信号の所定順序に応動して機能素子または機
    能素子群の機能モードを制御する、ことを特徴とする特
    許請求の範囲第８項または第９項記載による集積回路。
  13. （１３）試験信号デコーダは試験バス（２０）を介して
    試験制御器（２２）に並列に接続される、ことを特徴と
    する特許請求の範囲１２項記載による集積回路。
  14. （１４）各機能素子はシフト・レジスタを形成するよう
    に共に配列されるフリップ・フロップを含む、ことを特
    徴とする特許請求の範囲第５項ないし第１３項のどれで
    も１つの項記載による集積回路。
  15. （１５）各組合せロジック回路（ＣＬＢ）の入力数はｌ
    ｏｇ＿２（Ｔ×Ｆ）未満であり、ここでＴは試験の最大
    利用可能時間、Ｆは加えられるクロック周波数である、
    ことを特徴とする特許請求の範囲第５項ないし第１４項
    のどれでも１つの項記載による集積回路。
  16. （１６）組合せロジック回路（ＣＬＢ）の機能特性を表
    わす信号を集積回路の出力に供給する装置が具備され、
    前記装置は信号をすべての機能素子を通るデータ・ルー
    トを介して集積回路の出力に供給する、ことを特徴とす
    る特許請求の範囲第５項ないし第１５項のどれでも１つ
    の項記載による集積回路。
  17. （１７）集積回路の自己試験の異なる段階について機能
    素子の異なる構造を選択する装置が具備される、ことを
    特徴とする特許請求の範囲第５項ないし第１６項のどれ
    でも１つの項記載による集積回路。
  18. （１８）機能素子（ＲＢ）の異なる構造を選択する装置
    は２個以上の機能素子（ＲＢ）の間に具備される帰還装
    置と、各機能素子の入力に帰還装置を選択接続するデー
    タ選択装置とを含む、ことを特徴とする特許請求の範囲
    第１７項記載による集積回路。
  19. （１９）帰還装置は排他的ＮＯＲゲートを含む、ことを
    特徴とする特許請求の範囲第１８項記載による集積回路
    。
  20. （２０）試験制御器（２２）からの所定の信号に応動す
    るデコーダ装置によつて制御される作動の機能モードを
    有する機能素子（ＲＢ）に結合される複数個の組合せロ
    ジック回路（ＣＬＢ）を含む集積回路を試験する方法で
    あつて、所定の信号をデコーダ装置に供給する段階と、
    デコーダ装置からの第１制御信号を１個以上の機能素子
    （ＲＢ）に供給して１個以上の組合せロジック回路（Ｃ
    ＬＢ）に試験信号のパターンを供給するように各機能素
    子を試験パターン発生モードに制御する段階と、デコー
    ダ装置からの第２制御信号を１個以上の他の機能素子（
    ＲＢ）に供給して各組合せロジック回路（ＣＬＢ）の機
    能特性を表わす各組合せロジック回路（ＣＬＢ）からの
    出力信号を受信するように他の各機能素子（ＲＢ）をシ
    グネチヤ分析モードに制御する段階と、機能素子（ＲＢ
    ）に記憶された合成データを集積回路の出力に供給して
    各組合せロジック回路（ＣＬＢ）の正しい機能を表わす
    データと比較する段階と、を含むことを特徴とする前記
    試験方法。
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