JPH0599993A - 試験可能な走査ストリングを有する論理回路 - Google Patents
試験可能な走査ストリングを有する論理回路Info
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- JPH0599993A JPH0599993A JP4052426A JP5242692A JPH0599993A JP H0599993 A JPH0599993 A JP H0599993A JP 4052426 A JP4052426 A JP 4052426A JP 5242692 A JP5242692 A JP 5242692A JP H0599993 A JPH0599993 A JP H0599993A
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- G01R31/317—Testing of digital circuits
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【目的】 シフトレジスタラッチ走査ストリングにおけ
る故障ラッチの診断、試験及び分離を容易化する。 【構成】 試験可能な走査ストリングを有する論理回路
は、一次入力信号ラインの集合と一次出力信号ラインの
集合をそれぞれ有する少なくとも２個の組合せ論理回路
ブロック１５と、単一のシフトレジスタ、個別ラッチ、
中間ラッチの内のどれか一つとして動作するように構成
され得るシフトレジスタラッチ２０の集合を含む。一次
入力及び一次出力の内のどちらか一方の信号ライン接続
がシフトレジスタ走査ストリング形状の長さに沿って実
質的に均一に分布されることによって、走査ストリング
に沿って存在する故障状態を試験する。
る故障ラッチの診断、試験及び分離を容易化する。 【構成】 試験可能な走査ストリングを有する論理回路
は、一次入力信号ラインの集合と一次出力信号ラインの
集合をそれぞれ有する少なくとも２個の組合せ論理回路
ブロック１５と、単一のシフトレジスタ、個別ラッチ、
中間ラッチの内のどれか一つとして動作するように構成
され得るシフトレジスタラッチ２０の集合を含む。一次
入力及び一次出力の内のどちらか一方の信号ライン接続
がシフトレジスタ走査ストリング形状の長さに沿って実
質的に均一に分布されることによって、走査ストリング
に沿って存在する故障状態を試験する。
Description
【０００１】
【産業上の利用分野】本発明は概して、論理回路設計に
対するレベル感知性走査設計手法に使用されるシフトレ
ジスタラッチ走査ストリングの設計に係る。詳細には、
本発明は論理回路及びシフトレジスタラッチ走査ストリ
ングの試験を実施することの可能な試験方法に関する。
即ち、本発明は「テスタの試験」を可能にするものであ
る。
対するレベル感知性走査設計手法に使用されるシフトレ
ジスタラッチ走査ストリングの設計に係る。詳細には、
本発明は論理回路及びシフトレジスタラッチ走査ストリ
ングの試験を実施することの可能な試験方法に関する。
即ち、本発明は「テスタの試験」を可能にするものであ
る。
【０００２】
【従来の技術】本発明の操作及び利点を十分に理解する
ために、論理回路設計のレベル感知性走査設計（以下、
ＬＳＳＤと称する）手法を考察することが必要である。
かかる設計手法の場合、組合せ論理回路構成のブロック
はシフトレジスタラッチから供給され、次にシフトレジ
スタラッチに出力信号ラインを供給する入力信号ライン
を含む。これらのシフトレジスタラッチは走査ストリン
グに配列されて２つのロール（役割）において機能す
る。通常の操作の場合、シフトレジスタラッチは入力信
号を受信し、第１の組合せ論理ブロックから第２、第
３、又はその次の組合せ論理回路ブロックへの出力信号
のための一時記憶装置として作動する。動作の試験モー
ドにおいて、シフトレジスタラッチは、入力信号のスト
リングを受信することのできる単一のシフトレジスタラ
ッチ走査ストリングに電気的に形成される。所定の信号
値を走査ストリングにシフトすることによって、組合せ
論理ブロックに供給される信号を制御することもでき
る。同様に、組合せ論理ブロックの出力側において、出
力信号を特にエラー状態に関する分析のために記憶し
て、シフトアウトしてもよい。このようにして各論理ブ
ロックは他のブロックの機能とは関わりなく試験される
ことができる。
ために、論理回路設計のレベル感知性走査設計（以下、
ＬＳＳＤと称する）手法を考察することが必要である。
かかる設計手法の場合、組合せ論理回路構成のブロック
はシフトレジスタラッチから供給され、次にシフトレジ
スタラッチに出力信号ラインを供給する入力信号ライン
を含む。これらのシフトレジスタラッチは走査ストリン
グに配列されて２つのロール（役割）において機能す
る。通常の操作の場合、シフトレジスタラッチは入力信
号を受信し、第１の組合せ論理ブロックから第２、第
３、又はその次の組合せ論理回路ブロックへの出力信号
のための一時記憶装置として作動する。動作の試験モー
ドにおいて、シフトレジスタラッチは、入力信号のスト
リングを受信することのできる単一のシフトレジスタラ
ッチ走査ストリングに電気的に形成される。所定の信号
値を走査ストリングにシフトすることによって、組合せ
論理ブロックに供給される信号を制御することもでき
る。同様に、組合せ論理ブロックの出力側において、出
力信号を特にエラー状態に関する分析のために記憶し
て、シフトアウトしてもよい。このようにして各論理ブ
ロックは他のブロックの機能とは関わりなく試験される
ことができる。
【０００３】回路のより一層の複雑化によって、超大規
模集積回路デバイスの設計及び製造において限界的でな
い限り、この試験の局面もまた一層重要になってきた。
特に、数十万個もの個別の回路素子を含むことの多いこ
れらのデバイスの複雑度が大きいために、設計、実行又
は製造の際にエラーが生じることもある。従って、こう
したことから、これらの論理回路を搬出される前に、そ
れら自身、又はより複雑化された最終製品のどちらか一
方によって試験することが非常に重要になってきてい
る。
模集積回路デバイスの設計及び製造において限界的でな
い限り、この試験の局面もまた一層重要になってきた。
特に、数十万個もの個別の回路素子を含むことの多いこ
れらのデバイスの複雑度が大きいために、設計、実行又
は製造の際にエラーが生じることもある。従って、こう
したことから、これらの論理回路を搬出される前に、そ
れら自身、又はより複雑化された最終製品のどちらか一
方によって試験することが非常に重要になってきてい
る。
【０００４】レベル感知性走査設計手法は、それによっ
て試験パターン生成タスクが非常に軽減されるために大
いに成果を上げてきた。この設計手法は、テスタがシフ
トレジスタラッチ走査ストリングにパターンをスキャン
インし、その走査ストリングから結果データをスキャン
アウトすることを可能にしてきた。ＬＳＳＤルールの具
体例は例えば、アメリカ特許第４４７６４３１号、同第
４５１３４１８号、同第４２９３９１９号、同第４６８
７９８８号及び同第４５０３５３９号において示され
る。
て試験パターン生成タスクが非常に軽減されるために大
いに成果を上げてきた。この設計手法は、テスタがシフ
トレジスタラッチ走査ストリングにパターンをスキャン
インし、その走査ストリングから結果データをスキャン
アウトすることを可能にしてきた。ＬＳＳＤルールの具
体例は例えば、アメリカ特許第４４７６４３１号、同第
４５１３４１８号、同第４２９３９１９号、同第４６８
７９８８号及び同第４５０３５３９号において示され
る。
【０００５】上述のように、ＬＳＳＤ手法は超大規模集
積回路の設計、故障分離及び試験に関する多くの問題に
対し有利な解決法であることを証明してきた。しかしな
がら、故障のあるシフトレジスタラッチが走査ストリン
グに生じると、その故障のあるラッチを診断して、それ
を指定するための容易な方法はない。但し、これらのラ
ッチ及びシフトストリングは超大規模集積回路（以下、
ＶＬＳＩと称する）デバイス及びシステムを試験する際
にこうした重要な役割を果たすので、それらの適切な操
作を確実にするあるメカニズムが提供されることが望ま
しい。特に本発明はかかる役割を実行する。
積回路の設計、故障分離及び試験に関する多くの問題に
対し有利な解決法であることを証明してきた。しかしな
がら、故障のあるシフトレジスタラッチが走査ストリン
グに生じると、その故障のあるラッチを診断して、それ
を指定するための容易な方法はない。但し、これらのラ
ッチ及びシフトストリングは超大規模集積回路（以下、
ＶＬＳＩと称する）デバイス及びシステムを試験する際
にこうした重要な役割を果たすので、それらの適切な操
作を確実にするあるメカニズムが提供されることが望ま
しい。特に本発明はかかる役割を実行する。
【０００６】本発明の利点をさらに完全に理解するため
に、３つの異なる時間フレームが考察される。第１の時
間フレームはチップ又はシステムの製造又は組立て後に
発生する。第２の時間フレームは、チップ又はシステム
が通常操作において使用中であり、例えばマシン又は回
路のどこかでエラー状態が生じることによって試験様相
がエンター（登録）される時に発生する。第３の時間フ
レームは、機能不良チップ上の故障したマイクロネット
を分離するように物理的故障分析を実行することを要望
した結果、特定の試験が故障のあるチップ又はシステム
で実行中である時に発生する。このようにして、製造プ
ロセス又は設計プロセスに関して情報を集めることがで
きる。例えば、塵埃（ダスト）の極小片又は設計エラー
によって故障が引き起こされるかどうかを決定できるの
が望ましいことであると容易に理解される。製品の改善
はかかるエラー分析によって決定される。従って、本発
明はここに述べられた設計を考慮することによって、シ
フトレジスタラッチの小グループ、及び時には単一の故
障のあるＳＲＬに対する故障の位置を指摘するためのメ
カニズムを提供する。
に、３つの異なる時間フレームが考察される。第１の時
間フレームはチップ又はシステムの製造又は組立て後に
発生する。第２の時間フレームは、チップ又はシステム
が通常操作において使用中であり、例えばマシン又は回
路のどこかでエラー状態が生じることによって試験様相
がエンター（登録）される時に発生する。第３の時間フ
レームは、機能不良チップ上の故障したマイクロネット
を分離するように物理的故障分析を実行することを要望
した結果、特定の試験が故障のあるチップ又はシステム
で実行中である時に発生する。このようにして、製造プ
ロセス又は設計プロセスに関して情報を集めることがで
きる。例えば、塵埃（ダスト）の極小片又は設計エラー
によって故障が引き起こされるかどうかを決定できるの
が望ましいことであると容易に理解される。製品の改善
はかかるエラー分析によって決定される。従って、本発
明はここに述べられた設計を考慮することによって、シ
フトレジスタラッチの小グループ、及び時には単一の故
障のあるＳＲＬに対する故障の位置を指摘するためのメ
カニズムを提供する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ＬＳ
ＳＤ走査ストリングに発生するシフトレジスタラッチを
試験することである。
ＳＤ走査ストリングに発生するシフトレジスタラッチを
試験することである。
【０００８】本発明の目的はまた、物理的故障分析を容
易に行なうことである。
易に行なうことである。
【０００９】本発明のさらに別の目的は、ＶＬＳＩ設計
に使用される試験回路構成の適切な機能を予め決定する
ことである。
に使用される試験回路構成の適切な機能を予め決定する
ことである。
【００１０】本発明のなおまた別の目的は、特にＬＳＳ
Ｄ手法で用いられるシフトレジスタ走査ストリングにお
ける故障ラッチの診断、試験及び分離を容易に行なうこ
とである。
Ｄ手法で用いられるシフトレジスタ走査ストリングにお
ける故障ラッチの診断、試験及び分離を容易に行なうこ
とである。
【００１１】本発明の目的はさらに、ＬＳＳＤ手法を拡
張且つ促進することである。
張且つ促進することである。
【００１２】最後に、本発明の目的はこれらの目的に限
定されることなく、特にディジタルコンピュータ及びそ
の他の情報処理システムで用いられる、信頼度の高い且
つ容易に試験可能な集積回路デバイスの製造及び操作を
確証することである。
定されることなく、特にディジタルコンピュータ及びそ
の他の情報処理システムで用いられる、信頼度の高い且
つ容易に試験可能な集積回路デバイスの製造及び操作を
確証することである。
【００１３】
【課題を解決するための手段】本発明の好ましい実施例
において、試験可能な走査ストリングを有する論理回路
は、少なくとも２個の組合せ論理回路ブロックを含み、
その内の１個は一次入力信号ラインの集合を有し、他方
は一次出力信号ラインの集合を有する。さらに、単一の
シフトレジスタ、又は一次入力信号と一次出力信号を受
信するための個別ラッチ、又は組合せ論理ブロック間の
中間ラッチの内のどれか一つとして動作するように構成
され得るシフトレジスタラッチの集合が提供される。こ
こに述べた本発明について最も重要なことは、一次入力
信号ラインの集合がシフトレジスタストリングに沿って
均一に分布されるか、又は一次出力信号ラインが同じ様
に分布されているかのどちらかである。実際に、一次入
力及び一次出力信号ラインのどちらも、それぞれシフト
レジスタ走査ストリングに沿ってほぼ均一であるように
分布されることもある。かかる設計によって、それより
小さなグループ、及び時には単一の故障ＳＲＬに対して
故障のあるシフトレジスタラッチを指摘することができ
る。
において、試験可能な走査ストリングを有する論理回路
は、少なくとも２個の組合せ論理回路ブロックを含み、
その内の１個は一次入力信号ラインの集合を有し、他方
は一次出力信号ラインの集合を有する。さらに、単一の
シフトレジスタ、又は一次入力信号と一次出力信号を受
信するための個別ラッチ、又は組合せ論理ブロック間の
中間ラッチの内のどれか一つとして動作するように構成
され得るシフトレジスタラッチの集合が提供される。こ
こに述べた本発明について最も重要なことは、一次入力
信号ラインの集合がシフトレジスタストリングに沿って
均一に分布されるか、又は一次出力信号ラインが同じ様
に分布されているかのどちらかである。実際に、一次入
力及び一次出力信号ラインのどちらも、それぞれシフト
レジスタ走査ストリングに沿ってほぼ均一であるように
分布されることもある。かかる設計によって、それより
小さなグループ、及び時には単一の故障ＳＲＬに対して
故障のあるシフトレジスタラッチを指摘することができ
る。
【００１４】
【実施例】図１には、本発明によって解決される問題が
起きる環境が示されている。特に、ディジタル論理チッ
プ又はシステム１０は複数の組合せ論理ブロック１５を
含むことが理解される。一般に組合せ論理ブロック１５
は任意のディジタル論理回路を表示し、事実上、本質的
に純粋の組合せ的回路とは反対の埋め込み型シーケンシ
ャル論理回路を含む。上記のように、大規模回路設計、
実行及び製造の問題があるため、論理システムを個別の
論理ブロック１５で示されるような複数のサブシステム
に分割することが大いに望ましい。従って、かかるブロ
ックを試験することはより扱いやすく、より有効であ
る。しかしながら、ここで使用される共通の参照符号１
５は論理ブロックの各々が同一であることを表わしてい
るのではなく、かかるブロックが包括的に示されている
にすぎないことに注意するものである。
起きる環境が示されている。特に、ディジタル論理チッ
プ又はシステム１０は複数の組合せ論理ブロック１５を
含むことが理解される。一般に組合せ論理ブロック１５
は任意のディジタル論理回路を表示し、事実上、本質的
に純粋の組合せ的回路とは反対の埋め込み型シーケンシ
ャル論理回路を含む。上記のように、大規模回路設計、
実行及び製造の問題があるため、論理システムを個別の
論理ブロック１５で示されるような複数のサブシステム
に分割することが大いに望ましい。従って、かかるブロ
ックを試験することはより扱いやすく、より有効であ
る。しかしながら、ここで使用される共通の参照符号１
５は論理ブロックの各々が同一であることを表わしてい
るのではなく、かかるブロックが包括的に示されている
にすぎないことに注意するものである。
【００１５】テスト能力を提供するメカニズムの一つで
は、個別のシフトレジスタラッチ２０を含むシフトレジ
スタ走査ストリングを用いている。代表的なレベル感知
性走査設計回路は、組合せ論理ブロック１５とシフトレ
ジスタラッチ２０の走査ストリングとの関係を表わす図
１で示されている。特に、先述の先行技術として上げた
アメリカ特許の中で述べられたような適切なタイミング
信号及び入力信号を選択することによって、シフトレジ
スタラッチ２０は、単一の長シフトレジスタの形態にお
ける動作か、又は組合せ論理ブロック１５間の中間デー
タ記憶バッファとしての機能のどちらかを行なうように
構成され得る。さらに、特定のシフトレジスタラッチは
一次入力信号を受信し、一次出力信号を一時的に記憶す
るように作動することもできる。このように、走査スト
リングにおけるシフトレジスタラッチはさらに、チップ
又はシステム入力・出力バッファ又はラッチとして有効
に作動することもできる。（ここで、また本願の特許請
求の範囲で使用されているように、「一次入力」という
用語は外部世界がチップ又はシステムに情報を供給する
ための手段である物理的ピン又は端子を表わし、チップ
又はシステムが外部世界に情報を供給する手段であるピ
ン又は端子として対応して定義される一次出力とは相対
するものである。）従って、一次入力及び一次出力信号
ラインは図１に示されている。さらに、シフトレジスタ
ラッチ２０は一般に、ＩＢＭテクニカル・ディスクロー
ジャ・ブルティン（IBM TechnicalDisclosure Bulletin
）の１９８５年４月、第２７巻、第１１号のティー・
ジェイ・ビーコム（T.J.Beacom）及びディー・ジェイ・
トムフォード（D.J.Thomforde ）著の「走査リングを用
いたＬＳＳＤ論理回路の論理遅延特性（Logic Delay Ch
aracterization of a LSSD Logic Circuit Using a Sca
n Ring）」と題した文献に示されているような二重ラッ
チ設計を包含することは理解すべきことである。
は、個別のシフトレジスタラッチ２０を含むシフトレジ
スタ走査ストリングを用いている。代表的なレベル感知
性走査設計回路は、組合せ論理ブロック１５とシフトレ
ジスタラッチ２０の走査ストリングとの関係を表わす図
１で示されている。特に、先述の先行技術として上げた
アメリカ特許の中で述べられたような適切なタイミング
信号及び入力信号を選択することによって、シフトレジ
スタラッチ２０は、単一の長シフトレジスタの形態にお
ける動作か、又は組合せ論理ブロック１５間の中間デー
タ記憶バッファとしての機能のどちらかを行なうように
構成され得る。さらに、特定のシフトレジスタラッチは
一次入力信号を受信し、一次出力信号を一時的に記憶す
るように作動することもできる。このように、走査スト
リングにおけるシフトレジスタラッチはさらに、チップ
又はシステム入力・出力バッファ又はラッチとして有効
に作動することもできる。（ここで、また本願の特許請
求の範囲で使用されているように、「一次入力」という
用語は外部世界がチップ又はシステムに情報を供給する
ための手段である物理的ピン又は端子を表わし、チップ
又はシステムが外部世界に情報を供給する手段であるピ
ン又は端子として対応して定義される一次出力とは相対
するものである。）従って、一次入力及び一次出力信号
ラインは図１に示されている。さらに、シフトレジスタ
ラッチ２０は一般に、ＩＢＭテクニカル・ディスクロー
ジャ・ブルティン（IBM TechnicalDisclosure Bulletin
）の１９８５年４月、第２７巻、第１１号のティー・
ジェイ・ビーコム（T.J.Beacom）及びディー・ジェイ・
トムフォード（D.J.Thomforde ）著の「走査リングを用
いたＬＳＳＤ論理回路の論理遅延特性（Logic Delay Ch
aracterization of a LSSD Logic Circuit Using a Sca
n Ring）」と題した文献に示されているような二重ラッ
チ設計を包含することは理解すべきことである。
【００１６】チップ又はチップ１０のシステムの通常の
動作中に、一次入力ラインは図１の左側に示された最初
の５個のシフトレジスタラッチに直接に信号を供給す
る。これらの信号は最も左側にある組合せ論理ブロック
１５に供給され、そこからの出力信号は図１に示されて
いる２番目の集合の５個のシフトレジスタラッチに直接
に供給される。次に、これらのラッチからの信号は図示
された３個の組合せ論理ブロックの内の中央のブロック
に供給される。このモードにおいて、シフトレジスタラ
ッチはシフトレジスタの役割としては動作せず、むしろ
一次入力信号を受信して一つの組合せ論理ブロック段階
から次のブロック段階へと出力信号を渡すように並行状
態で動作している。最後に、最も右側にある組合せ論理
ブロック１５からの出力信号は図示された最も右側にあ
る集合の５個のシフトレジスタラッチへ供給される。こ
れら最後のラッチは一次出力信号ラインを直接に供給す
る。
動作中に、一次入力ラインは図１の左側に示された最初
の５個のシフトレジスタラッチに直接に信号を供給す
る。これらの信号は最も左側にある組合せ論理ブロック
１５に供給され、そこからの出力信号は図１に示されて
いる２番目の集合の５個のシフトレジスタラッチに直接
に供給される。次に、これらのラッチからの信号は図示
された３個の組合せ論理ブロックの内の中央のブロック
に供給される。このモードにおいて、シフトレジスタラ
ッチはシフトレジスタの役割としては動作せず、むしろ
一次入力信号を受信して一つの組合せ論理ブロック段階
から次のブロック段階へと出力信号を渡すように並行状
態で動作している。最後に、最も右側にある組合せ論理
ブロック１５からの出力信号は図示された最も右側にあ
る集合の５個のシフトレジスタラッチへ供給される。こ
れら最後のラッチは一次出力信号ラインを直接に供給す
る。
【００１７】とは言っても、図１は単に図示されたもの
であることを理解すべきである。一般的状況では、走査
ストリングには千個ものシフトレジスタラッチがあり、
それに対応してより多くの個別の組合せ論理ブロックが
用いられている。
であることを理解すべきである。一般的状況では、走査
ストリングには千個ものシフトレジスタラッチがあり、
それに対応してより多くの個別の組合せ論理ブロックが
用いられている。
【００１８】さらに図１は、第１の（ここでは最も左側
の）組合せ論理ブロックに信号を供給する各ＳＲＬが一
次入力信号ラインから入力を受信することは通常は期待
されていないという意味で示されているにすぎないこと
を注意すべきである。同じように、最後の（ここでは最
も右側の）組合せ論理ブロックからの信号を受信する各
ＳＲＬが一次出力ラインに信号を提供することは通常は
期待されていないことを注意すべきである。存在するが
図１では詳細に示されていない別の一つの変形として、
その右側の組合せ論理ブロックに信号を供給するように
示されているＳＲＬ出力信号ラインは、代わりにその左
側の組合せ論理ブロックに対しストリングの最初にある
ＳＲＬを介して信号を供給するために使用されるという
事実がある。
の）組合せ論理ブロックに信号を供給する各ＳＲＬが一
次入力信号ラインから入力を受信することは通常は期待
されていないという意味で示されているにすぎないこと
を注意すべきである。同じように、最後の（ここでは最
も右側の）組合せ論理ブロックからの信号を受信する各
ＳＲＬが一次出力ラインに信号を提供することは通常は
期待されていないことを注意すべきである。存在するが
図１では詳細に示されていない別の一つの変形として、
その右側の組合せ論理ブロックに信号を供給するように
示されているＳＲＬ出力信号ラインは、代わりにその左
側の組合せ論理ブロックに対しストリングの最初にある
ＳＲＬを介して信号を供給するために使用されるという
事実がある。
【００１９】このように、図１の複数のＳＲＬ、さらに
図２乃至図８の複数のＳＲＬは、入力ＳＲＬ群、出力Ｓ
ＲＬ群及び内部ＳＲＬ群の３つのグループに分割できる
ことが理解される。入力ＳＲＬ群は、その出力信号ライ
ンが一次入力信号値によって決定するものである。出力
ＳＲＬは、その出力信号ラインが一次出力信号ライン
（又はチップ出力ドライバ）を直接に供給するものであ
る。内部ＳＲＬはその出力信号が別のＳＲＬ出力及び別
の一次入力信号ラインに依存するものである。
図２乃至図８の複数のＳＲＬは、入力ＳＲＬ群、出力Ｓ
ＲＬ群及び内部ＳＲＬ群の３つのグループに分割できる
ことが理解される。入力ＳＲＬ群は、その出力信号ライ
ンが一次入力信号値によって決定するものである。出力
ＳＲＬは、その出力信号ラインが一次出力信号ライン
（又はチップ出力ドライバ）を直接に供給するものであ
る。内部ＳＲＬはその出力信号が別のＳＲＬ出力及び別
の一次入力信号ラインに依存するものである。
【００２０】試験動作中に、標準システムクロックを用
いてシフトレジスタラッチの試験反応を捕獲することが
できる。またこの動作モードでは、所望の試験信号が
「シフトイン」ラインから供給され、所望の試験反応は
最後には「シフトアウト」ライン上に供給される。試験
動作中に、シフトレジスタラッチ２０はＬＳＳＤ手法に
よって長シフトレジスタ構造に形成される。このため、
シフトレジスタラッチ２０が組合せ論理ブロックを分離
して、試験データと試験出力を供給且つ検索する機能を
如何に行なうかがわかる。しかしながら、チェーン状の
シフトレジスタラッチの何れかに問題がある場合、試験
機能は組合せ論理ブロック間の信号通信が阻害されると
いう事実によってチップ又はシステム１０のポテンシャ
ル機能と同様にして阻害される。従って上記に指摘した
ように、走査ストリングでのシフトレジスタラッチの動
作を試験するためのメカニズムを提供できることが望ま
しい。
いてシフトレジスタラッチの試験反応を捕獲することが
できる。またこの動作モードでは、所望の試験信号が
「シフトイン」ラインから供給され、所望の試験反応は
最後には「シフトアウト」ライン上に供給される。試験
動作中に、シフトレジスタラッチ２０はＬＳＳＤ手法に
よって長シフトレジスタ構造に形成される。このため、
シフトレジスタラッチ２０が組合せ論理ブロックを分離
して、試験データと試験出力を供給且つ検索する機能を
如何に行なうかがわかる。しかしながら、チェーン状の
シフトレジスタラッチの何れかに問題がある場合、試験
機能は組合せ論理ブロック間の信号通信が阻害されると
いう事実によってチップ又はシステム１０のポテンシャ
ル機能と同様にして阻害される。従って上記に指摘した
ように、走査ストリングでのシフトレジスタラッチの動
作を試験するためのメカニズムを提供できることが望ま
しい。
【００２１】かかる解決法が図２に示されている。図２
は、走査ストリングのシフトレジスタラッチがここでは
異なって順序付けられていることを除けば図１とほぼ同
一である。これは、論理ブロック間の信号通信手段とし
てのシフトレジスタラッチの動作に少しも影響を及ぼす
ものではなく、むしろ試験機能にのみ影響を及ぼす。最
も重要なことは、シフトレジスタラッチの再度順序付け
によって、シフトレジスタラッチ動作検証用のメカニズ
ムが提供される。詳細には、図２の各シフトレジスタラ
ッチ２０に設けられたシーケンス番号に注意を喚起され
たい。シフトレジスタラッチの変更された順序付けを一
層明確に表わすために、対応する信号ラインが点線で示
されている。図２のシフトレジスタラッチ間の接続状態
の外観が多少ランダム順序付けを示唆している一方、本
発明のよりよい理解は図３から得られ、そこではシフト
レジスタ走査ストリングが、個別の組合せ論理ブロック
１５に対する特定の関係に相対して一次入力及び出力に
ついてラッチのシーケンシャル順序付けを強調した分離
状態に再度引き戻される。最も重要なことには、走査ス
トリングに沿った一次入力と一次出力の接続の分布がよ
り一層均一であることが理解される。これらの接続はも
はや走査ストリングの開始又は終了のどちらか一方でお
いても共に集中されるものではない。さらに、この新し
い分布が単に回路レイアウトを複雑化する働きをすると
いう明白な示唆が図２から示される。しかしながら、図
３に示された透視図は一次入力及び出力信号ラインを再
分布する観点から回路を十分に表わすためのものであ
る。
は、走査ストリングのシフトレジスタラッチがここでは
異なって順序付けられていることを除けば図１とほぼ同
一である。これは、論理ブロック間の信号通信手段とし
てのシフトレジスタラッチの動作に少しも影響を及ぼす
ものではなく、むしろ試験機能にのみ影響を及ぼす。最
も重要なことは、シフトレジスタラッチの再度順序付け
によって、シフトレジスタラッチ動作検証用のメカニズ
ムが提供される。詳細には、図２の各シフトレジスタラ
ッチ２０に設けられたシーケンス番号に注意を喚起され
たい。シフトレジスタラッチの変更された順序付けを一
層明確に表わすために、対応する信号ラインが点線で示
されている。図２のシフトレジスタラッチ間の接続状態
の外観が多少ランダム順序付けを示唆している一方、本
発明のよりよい理解は図３から得られ、そこではシフト
レジスタ走査ストリングが、個別の組合せ論理ブロック
１５に対する特定の関係に相対して一次入力及び出力に
ついてラッチのシーケンシャル順序付けを強調した分離
状態に再度引き戻される。最も重要なことには、走査ス
トリングに沿った一次入力と一次出力の接続の分布がよ
り一層均一であることが理解される。これらの接続はも
はや走査ストリングの開始又は終了のどちらか一方でお
いても共に集中されるものではない。さらに、この新し
い分布が単に回路レイアウトを複雑化する働きをすると
いう明白な示唆が図２から示される。しかしながら、図
３に示された透視図は一次入力及び出力信号ラインを再
分布する観点から回路を十分に表わすためのものであ
る。
【００２２】従って、この新しい配列は図４に示された
旧式の回路入力及び出力接続配列とコントラストを成す
ものであり、この場合、信号接続は走査ストリングの開
始領域及び終了領域において共に集中される。これらの
配列によって、走査ストリングの個別の故障のあるシフ
トレジスタラッチを試験且つ分離することが困難にな
る。しかしながら、図３に示された走査ストリング配列
及びそれと同様なものによって、故障シフトレジスタラ
ッチを分離するためのメカニズムを提供することができ
る。特に、分離方法は二分探索概念に基づいており、よ
り詳細には図９（Ａ）及び９（Ｂ）を参照して後述され
る。
旧式の回路入力及び出力接続配列とコントラストを成す
ものであり、この場合、信号接続は走査ストリングの開
始領域及び終了領域において共に集中される。これらの
配列によって、走査ストリングの個別の故障のあるシフ
トレジスタラッチを試験且つ分離することが困難にな
る。しかしながら、図３に示された走査ストリング配列
及びそれと同様なものによって、故障シフトレジスタラ
ッチを分離するためのメカニズムを提供することができ
る。特に、分離方法は二分探索概念に基づいており、よ
り詳細には図９（Ａ）及び９（Ｂ）を参照して後述され
る。
【００２３】図４に示された一次入力及び出力信号ライ
ンの集中分布は、このようにして図５に示されたより均
等に分布された配列と対照的であるべきである。しかし
ながら、さらに均等に分布された配列は図６で示されて
いる。図６の配列によって試験信号の選択及び走査経路
での故障ラッチの決定の際の柔軟性が増大される。
ンの集中分布は、このようにして図５に示されたより均
等に分布された配列と対照的であるべきである。しかし
ながら、さらに均等に分布された配列は図６で示されて
いる。図６の配列によって試験信号の選択及び走査経路
での故障ラッチの決定の際の柔軟性が増大される。
【００２４】さらに別の実施例が、シフトイン信号ライ
ンが事実上走査ストリングの最も最初の部分に配置され
るラッチに対する走査リング故障分離ビットの提供者と
して動作することが可能であるという原理を指示する図
７において示される。さらに別の分布による実施例が図
８に示されており、ここでは図７と同様に、一次出力信
号ラインに対する少なくとも数個の試験信号がシフトイ
ン信号ラインからより早く供給される。同様に、特定の
一次入力信号ライン（図示された走査ストリングの右側
端部付近）は、シフトレジスタラッチ走査ストリングの
端部付近の故障分離を決定するためにシフトアウト信号
ラインと関連して使用可能である。とは言うものの、中
間ラッチが故障試験の容易化が一層可能であることを保
証するために一次入力及び一次出力信号ラインのオーバ
ラップ（図６及び図７参照）を有することが一般にはよ
り望ましいことである。
ンが事実上走査ストリングの最も最初の部分に配置され
るラッチに対する走査リング故障分離ビットの提供者と
して動作することが可能であるという原理を指示する図
７において示される。さらに別の分布による実施例が図
８に示されており、ここでは図７と同様に、一次出力信
号ラインに対する少なくとも数個の試験信号がシフトイ
ン信号ラインからより早く供給される。同様に、特定の
一次入力信号ライン（図示された走査ストリングの右側
端部付近）は、シフトレジスタラッチ走査ストリングの
端部付近の故障分離を決定するためにシフトアウト信号
ラインと関連して使用可能である。とは言うものの、中
間ラッチが故障試験の容易化が一層可能であることを保
証するために一次入力及び一次出力信号ラインのオーバ
ラップ（図６及び図７参照）を有することが一般にはよ
り望ましいことである。
【００２５】理解可能なように、接続の所望均一分布を
実施する多数の方法がある。しかしながら、セグメント
長を決定する好ましい方法があり、ここで、「セグメン
ト」は一次入力接続間のＳＲＬの該当部分として定義さ
れる。特に、内部ＳＲＬ群をｎ＋１個群又はセグメント
に区分することは望ましく、前記ｎは入力ＳＲＬ群の数
である。これは物理的区分ではなく、むしろ設計検討の
ためのものである。走査ストリングの第１のセグメント
を除いた各セグメントにｎ個の入力ＳＲＬ群を分布す
る。入力ＳＲＬは各セグメントの第１のＳＲＬでなけれ
ばならない。出力ＳＲＬ群はさらに各セグメントの中間
に分布される。この方法では、常に単一のＳＲＬにまで
故障を分離させることはできないが、可能な故障対象群
は平均して最小限である。
実施する多数の方法がある。しかしながら、セグメント
長を決定する好ましい方法があり、ここで、「セグメン
ト」は一次入力接続間のＳＲＬの該当部分として定義さ
れる。特に、内部ＳＲＬ群をｎ＋１個群又はセグメント
に区分することは望ましく、前記ｎは入力ＳＲＬ群の数
である。これは物理的区分ではなく、むしろ設計検討の
ためのものである。走査ストリングの第１のセグメント
を除いた各セグメントにｎ個の入力ＳＲＬ群を分布す
る。入力ＳＲＬは各セグメントの第１のＳＲＬでなけれ
ばならない。出力ＳＲＬ群はさらに各セグメントの中間
に分布される。この方法では、常に単一のＳＲＬにまで
故障を分離させることはできないが、可能な故障対象群
は平均して最小限である。
【００２６】「サブセグメント」という用語が一次入力
及び一次出力の内の少なくともどちらか一方の接続の間
におけるＳＲＬ部分として定義されたり、ｎ個の入力Ｓ
ＲＬ群及びｍ個の出力ＳＲＬ群が存在する場合、走査ス
トリングのサブセグメントの数は従って、ｎ＋ｍ＋１に
なる。サブセグメント長の平均値は下記の式（１）によ
って表わされる。
及び一次出力の内の少なくともどちらか一方の接続の間
におけるＳＲＬ部分として定義されたり、ｎ個の入力Ｓ
ＲＬ群及びｍ個の出力ＳＲＬ群が存在する場合、走査ス
トリングのサブセグメントの数は従って、ｎ＋ｍ＋１に
なる。サブセグメント長の平均値は下記の式（１）によ
って表わされる。
【００２７】
【数１】
【００２８】上記式（１）において、Ｓは走査ストリン
グのＳＲＬ群の数である。Ｌavは下記の式（２）の通
り、整数Ｑにｎ＋ｍ＋１による整数除算の結果としての
剰余Ｒを加えたものとして示すことができる。
グのＳＲＬ群の数である。Ｌavは下記の式（２）の通
り、整数Ｑにｎ＋ｍ＋１による整数除算の結果としての
剰余Ｒを加えたものとして示すことができる。
【００２９】
【数２】
【００３０】その結果、このように、ＳＲＬを有する残
りの（ｎ＋ｍ＋１）−Ｒ個のサブセグメントのそれぞれ
を有した各々にＱ＋１個のＳＲＬ群を備えたＲ個のサブ
セグメントであることが理解される。
りの（ｎ＋ｍ＋１）−Ｒ個のサブセグメントのそれぞれ
を有した各々にＱ＋１個のＳＲＬ群を備えたＲ個のサブ
セグメントであることが理解される。
【００３１】図４に示された状況に対し、これらの原理
によれば、任意選択設計はｎ＝３、ｍ＝６及びＳ＝３９
を有する。従って平均サブセグメント長は、 ３９／（３＋６＋１）＝３９／１０＝３（１０）＋（９／１０） であり、Ｑ＝３及びＲ＝９となる。このように、長さＱ
＋１＝４の９サブセグメント及び長さＱ＝３の（ｎ＋ｍ
＋１）−Ｒ＝１０−９＝１セグメントとがある。
によれば、任意選択設計はｎ＝３、ｍ＝６及びＳ＝３９
を有する。従って平均サブセグメント長は、 ３９／（３＋６＋１）＝３９／１０＝３（１０）＋（９／１０） であり、Ｑ＝３及びＲ＝９となる。このように、長さＱ
＋１＝４の９サブセグメント及び長さＱ＝３の（ｎ＋ｍ
＋１）−Ｒ＝１０−９＝１セグメントとがある。
【００３２】比較する目的で、走査ストリングのランダ
ムサブセグメントに対し重み付き平均サブセグメント長
Ｌwav を定義することも可能である。実際に図４に示さ
れた具体例（先に論じられた場合について設計されたも
のと対比する）では、以下の長さ（左から右方向へと見
られる）、即ち、６、１、１、２０、１、２、１、２、
１、４、であって合計で３９個のＳＲＬになる。重み付
き平均値は十分な「重み」がサブセグメントのＳＲＬの
数に付与される場合、以下のように計算することもでき
る。
ムサブセグメントに対し重み付き平均サブセグメント長
Ｌwav を定義することも可能である。実際に図４に示さ
れた具体例（先に論じられた場合について設計されたも
のと対比する）では、以下の長さ（左から右方向へと見
られる）、即ち、６、１、１、２０、１、２、１、２、
１、４、であって合計で３９個のＳＲＬになる。重み付
き平均値は十分な「重み」がサブセグメントのＳＲＬの
数に付与される場合、以下のように計算することもでき
る。
【００３３】 サブセグメント サブセグ 内のＳＲＬ群 メント長 製 品 ５ １ ５ ４ ２ ８ ４ ４ １６ ６ ６ ３６ ２０ ２０ ４４０ ４６５−３９＝１１．９２＝Ｌwav
【００３４】このように、本発明とは一致しない設計の
重み付き平均長は、同一状況の場合で上記のように計算
された平均サブセグメント長３．９よりも相当大きいこ
とが理解される。
重み付き平均長は、同一状況の場合で上記のように計算
された平均サブセグメント長３．９よりも相当大きいこ
とが理解される。
【００３５】故障ラッチを追跡することによって、ここ
に述べたような手順を用いることもできる。特に、特定
のラッチが故障しているかどうかを試験するために、一
次入力信号ライン、又は必要ならばシフトインライン、
を見つけるために次の一次出力ピンから後退して経路を
トレースする。この入力ラッチはスタックフォールト
（縮退故障）の値とは正反対の値である信号値に設定さ
れる。即ち、ラッチが「１」に固定されると、「０」は
一次入力ラッチへ設定される。その逆で、「０」縮退故
障においては真である。「０」縮退故障の場合、又は
「１」が一次入力ラッチに設定されていると、次の一次
出力ラッチからスキャンアウトされるデータはすべて
「０」である。そのスキャンアウトされたデータが期待
値と同一の場合、この入力シフトレジスタラッチのシフ
トレジスタラッチ・ダウンストリーム（信号経路の意味
において）は適合される。さもなければ、故障ＳＲＬを
含むＳＲＬのグループは分離されて、走査ストリングに
沿ったバックトレーシングはもはや不要になる。これら
のステップは、故障シフトレジスタラッチがグループ内
に捜し出されるか、又は入力シフトレジスタラッチがも
はやストリング内に見られなくなるかのどちらかになる
まで繰り返される。
に述べたような手順を用いることもできる。特に、特定
のラッチが故障しているかどうかを試験するために、一
次入力信号ライン、又は必要ならばシフトインライン、
を見つけるために次の一次出力ピンから後退して経路を
トレースする。この入力ラッチはスタックフォールト
（縮退故障）の値とは正反対の値である信号値に設定さ
れる。即ち、ラッチが「１」に固定されると、「０」は
一次入力ラッチへ設定される。その逆で、「０」縮退故
障においては真である。「０」縮退故障の場合、又は
「１」が一次入力ラッチに設定されていると、次の一次
出力ラッチからスキャンアウトされるデータはすべて
「０」である。そのスキャンアウトされたデータが期待
値と同一の場合、この入力シフトレジスタラッチのシフ
トレジスタラッチ・ダウンストリーム（信号経路の意味
において）は適合される。さもなければ、故障ＳＲＬを
含むＳＲＬのグループは分離されて、走査ストリングに
沿ったバックトレーシングはもはや不要になる。これら
のステップは、故障シフトレジスタラッチがグループ内
に捜し出されるか、又は入力シフトレジスタラッチがも
はやストリング内に見られなくなるかのどちらかになる
まで繰り返される。
【００３６】本発明はまた、１個以上のチップの設計技
術が用いられる場合にも関係する。チップに用いられる
技術が１種類以上である場合に、１種類の技術のラッチ
は単一のグループ内に一緒にグループ化されることが好
ましい。その技術のラッチ群に入力ラッチが存在しない
場合、別の技術グループに属するラッチを移植してもよ
い。但し、異なる技術のシフトレジスタラッチを接続す
る場合には通常コンバータが必要とされる。コンバータ
は余分のチップ領域及びそれを駆動するための電力を必
要とする。しかしながら、この方法を使用することがで
きるのは、コンバータの存在によって論理ブロック配置
又は電力必要条件に問題を生じさせることがない場合に
限る。かかる余分のコンバータの使用によって問題が生
じた場合、一次入力ラッチを持たないシフトレジスタラ
ッチのグループを一次入力と近接配置させる必要があ
る。
術が用いられる場合にも関係する。チップに用いられる
技術が１種類以上である場合に、１種類の技術のラッチ
は単一のグループ内に一緒にグループ化されることが好
ましい。その技術のラッチ群に入力ラッチが存在しない
場合、別の技術グループに属するラッチを移植してもよ
い。但し、異なる技術のシフトレジスタラッチを接続す
る場合には通常コンバータが必要とされる。コンバータ
は余分のチップ領域及びそれを駆動するための電力を必
要とする。しかしながら、この方法を使用することがで
きるのは、コンバータの存在によって論理ブロック配置
又は電力必要条件に問題を生じさせることがない場合に
限る。かかる余分のコンバータの使用によって問題が生
じた場合、一次入力ラッチを持たないシフトレジスタラ
ッチのグループを一次入力と近接配置させる必要があ
る。
【００３７】一次入力接続が一次出力接続のアップスト
リームに（データフローの意味において）存在するよう
な状況では、さらに一般的には、試験データの全体のス
トリングにおける走査の必要なしに走査経路を試験する
ためのメカニズムを用いることは望ましい。「０」及び
「１」の値を交互に走査ラッチに設定するためのメカニ
ズムを提供することによってこの目的の達成が可能であ
ることがわかる。この方法には、走査ストリングに読み
込まれるデータに対応付けられる遅延が除去されるとい
う速度の利点がある。代わりに、上述の通りに、また図
９（Ａ）及び（Ｂ）に図示されるように、ラッチを交互
（・・・５ １ ０ １ ０１ ０１ ０・・・）に設
定且つ再設定するためのメカニズムが用いられる。これ
らの各図面において、隣接するラッチを論理的対向状態
に設定するためのメカニズムが示されている。このよう
に、期待出力は０と１のストリング又は１と０のストリ
ングが交互にくるものとなる。この出力からの偏差があ
る場合、さらにラッチの内の１個に故障が発生されるこ
とは周知のことである。
リームに（データフローの意味において）存在するよう
な状況では、さらに一般的には、試験データの全体のス
トリングにおける走査の必要なしに走査経路を試験する
ためのメカニズムを用いることは望ましい。「０」及び
「１」の値を交互に走査ラッチに設定するためのメカニ
ズムを提供することによってこの目的の達成が可能であ
ることがわかる。この方法には、走査ストリングに読み
込まれるデータに対応付けられる遅延が除去されるとい
う速度の利点がある。代わりに、上述の通りに、また図
９（Ａ）及び（Ｂ）に図示されるように、ラッチを交互
（・・・５ １ ０ １ ０１ ０１ ０・・・）に設
定且つ再設定するためのメカニズムが用いられる。これ
らの各図面において、隣接するラッチを論理的対向状態
に設定するためのメカニズムが示されている。このよう
に、期待出力は０と１のストリング又は１と０のストリ
ングが交互にくるものとなる。この出力からの偏差があ
る場合、さらにラッチの内の１個に故障が発生されるこ
とは周知のことである。
【００３８】特に図９（Ａ）では、ラッチＳＲＬ・Ｘを
使用してそのストリング内の別のラッチを交互に１と０
に設定することができる。この実施例の最初の走査で、
ラッチＳＲＬ・Ｘは各ＳＲＬの上部端子１を通る標準走
査経路を介して「１」に設定される。次にＳＲＬ・Ｘの
内容は、ハードウェアデータリセット制御ライン（図示
せず）を介して１としてＳＲＬ２、４、６等に、また０
としてＳＲＬ１、３、５等に各ＳＲＬのリセットデータ
入力（下側端末２）を介して伝播される。このデータは
また、データの異常シーケンスを監視するためにそのス
トリングからスキャンアウトされる。第２の走査に対し
て、ラッチＳＲＬ・Ｘは標準走査経路を介して０に設定
される。ＳＲＬ・Ｘの内容は次に、ハードウェアデータ
リセット制御ラインを介して０としてＳＲＬ２、４、６
等に、また１としてＳＲＬ１、３、５等に伝播される。
走査データの第１の集合に対する補数として、このデー
タはさらに、データの異常シーケンスを監視するために
ストリングからスキャンアウトされる。故障ＳＲＬ（Ｘ
又は１、・・・、Ｎ）はさらに限定的に識別することが
できる。
使用してそのストリング内の別のラッチを交互に１と０
に設定することができる。この実施例の最初の走査で、
ラッチＳＲＬ・Ｘは各ＳＲＬの上部端子１を通る標準走
査経路を介して「１」に設定される。次にＳＲＬ・Ｘの
内容は、ハードウェアデータリセット制御ライン（図示
せず）を介して１としてＳＲＬ２、４、６等に、また０
としてＳＲＬ１、３、５等に各ＳＲＬのリセットデータ
入力（下側端末２）を介して伝播される。このデータは
また、データの異常シーケンスを監視するためにそのス
トリングからスキャンアウトされる。第２の走査に対し
て、ラッチＳＲＬ・Ｘは標準走査経路を介して０に設定
される。ＳＲＬ・Ｘの内容は次に、ハードウェアデータ
リセット制御ラインを介して０としてＳＲＬ２、４、６
等に、また１としてＳＲＬ１、３、５等に伝播される。
走査データの第１の集合に対する補数として、このデー
タはさらに、データの異常シーケンスを監視するために
ストリングからスキャンアウトされる。故障ＳＲＬ（Ｘ
又は１、・・・、Ｎ）はさらに限定的に識別することが
できる。
【００３９】交互にラッチを迅速設定するための別の実
施例は図９（Ｂ）に示されており、ここでは個別のリセ
ットデータラインがインバータ２１にリセット信号を供
給するものとして示される。インバータ２１の出力を用
いてすべての偶数番号のシフトレジスタラッチの状態を
制御することができる。インバータへの入力は、奇数番
号のラッチの状態を制御するためのものである。このよ
うにして、１と０は交互にシフトレジスタラッチストリ
ングへ設定される。故障ラッチは上述のように識別され
る。
施例は図９（Ｂ）に示されており、ここでは個別のリセ
ットデータラインがインバータ２１にリセット信号を供
給するものとして示される。インバータ２１の出力を用
いてすべての偶数番号のシフトレジスタラッチの状態を
制御することができる。インバータへの入力は、奇数番
号のラッチの状態を制御するためのものである。このよ
うにして、１と０は交互にシフトレジスタラッチストリ
ングへ設定される。故障ラッチは上述のように識別され
る。
【００４０】上記のことから一次入力又は一次出力信号
ライン接続のどちらか一方のより均一に分布された集合
を提供することによって、ＬＳＳＤ走査ストリングにお
ける故障を検出することがさらに容易になることを理解
すべきである。代わりの方法として、それより小さな走
査ストリングを多数用いることもできるが、かかる解決
法ではチップ又はシステムに対するより多くの入力及び
出力試験ラインを必要とする。さらに、図９（Ａ）と図
９（Ｂ）に示された特定のリセット回路を使用すること
によって、システム起動中に存在するランダムパターン
に対応付けられる問題を回避できることが理解される。
このように、特定の固定試験データパターンの生成の際
に補助が付与される。
ライン接続のどちらか一方のより均一に分布された集合
を提供することによって、ＬＳＳＤ走査ストリングにお
ける故障を検出することがさらに容易になることを理解
すべきである。代わりの方法として、それより小さな走
査ストリングを多数用いることもできるが、かかる解決
法ではチップ又はシステムに対するより多くの入力及び
出力試験ラインを必要とする。さらに、図９（Ａ）と図
９（Ｂ）に示された特定のリセット回路を使用すること
によって、システム起動中に存在するランダムパターン
に対応付けられる問題を回避できることが理解される。
このように、特定の固定試験データパターンの生成の際
に補助が付与される。
【００４１】とは言うものの、最も重要なことには、本
発明における接続分布は物理的故障分析を容易化し、シ
ステム設計における重要なフィードバックを提供するこ
とが理解される。本発明を使用することは、新マシンの
限界部分又はその操作に対し限界的なシステム構造にお
いて特に望ましい。限界性によって、試験回路構成の適
切な操作を検証する必要性が増大される。さらに本発明
は、その物理的故障識別及び分析能力によってコンピュ
ータチップ又はシステムの初期開発における重要な役割
を果たすものである。従って、本発明は上述のすべての
目的を満たすことが理解される。
発明における接続分布は物理的故障分析を容易化し、シ
ステム設計における重要なフィードバックを提供するこ
とが理解される。本発明を使用することは、新マシンの
限界部分又はその操作に対し限界的なシステム構造にお
いて特に望ましい。限界性によって、試験回路構成の適
切な操作を検証する必要性が増大される。さらに本発明
は、その物理的故障識別及び分析能力によってコンピュ
ータチップ又はシステムの初期開発における重要な役割
を果たすものである。従って、本発明は上述のすべての
目的を満たすことが理解される。
【００４２】
【発明の効果】本発明は上記のように構成されているの
で、論理回路及びシフトレジスタラッチ走査ストリング
の試験を提供することによって、シフトレジスタ走査ス
トリングにおける故障ラッチの診断、試験及び分離を容
易に行なうことができる。
で、論理回路及びシフトレジスタラッチ走査ストリング
の試験を提供することによって、シフトレジスタ走査ス
トリングにおける故障ラッチの診断、試験及び分離を容
易に行なうことができる。
【図面の簡単な説明】
【図１】ＬＳＳＤ手法と単一走査ストリングに再構成可
能なシフトレジスタラッチの利用を表わす機能上のブロ
ック図である。
能なシフトレジスタラッチの利用を表わす機能上のブロ
ック図である。
【図２】図１に類似する機能上のブロック図であり、詳
細には、本発明によるシフトレジスタラッチの順序付け
配列を示す図である。
細には、本発明によるシフトレジスタラッチの順序付け
配列を示す図である。
【図３】本発明の分布形態に重点を置くために、図２に
示されたシフトレジスタ走査ストリングに沿って一次入
力と一次出力の信号ラインの分布をさらに線形方式に示
す図である。
示されたシフトレジスタ走査ストリングに沿って一次入
力と一次出力の信号ラインの分布をさらに線形方式に示
す図である。
【図４】特に一次入力及び出力信号ラインの通常の分布
を示すために、またより詳細には、図１に示された種類
の分布を表わすために、組合せ論理ブロックの残部から
分離して示される走査ストリングの機能上のブロック図
である。
を示すために、またより詳細には、図１に示された種類
の分布を表わすために、組合せ論理ブロックの残部から
分離して示される走査ストリングの機能上のブロック図
である。
【図５】図４に類似する機能上のブロック図であり、詳
細には、本発明の一実施例による一次入力と一次出力信
号ラインの分布を示す図である。
細には、本発明の一実施例による一次入力と一次出力信
号ラインの分布を示す図である。
【図６】本発明の別の実施例を表わす図５に類似する機
能上のブロック図である。
能上のブロック図である。
【図７】本発明の別の実施例を表わす図である。
【図８】本発明の別の実施例を表わす機能上のブロック
図である。
図である。
【図９】（Ａ）は故障分離試験を実行するために、シフ
トレジスタ走査ストリングに交互に１と０のエントリー
をロードするためのメカニズムを示す図であり、（Ｂ）
はさらに走査ストリングの動作を診断するために、走査
ストリングに交互に１と０をロードするための別のメカ
ニズムを示す図である。
トレジスタ走査ストリングに交互に１と０のエントリー
をロードするためのメカニズムを示す図であり、（Ｂ）
はさらに走査ストリングの動作を診断するために、走査
ストリングに交互に１と０をロードするための別のメカ
ニズムを示す図である。
１０ チップ又はシステム １５ 組合せ論理ブロック ２０ シフトレジスタラッチ（ＳＲＬ）
フロントページの続き (72)発明者 ベネデイクト ウンベルト メツシーナ アメリカ合衆国12603、ニユーヨーク州パ キプシ、ラウンド ヒル ロード 40 (72)発明者 ジエリー サイア アメリカ合衆国12582、ニユーヨーク州ス トームヴイル、ボツクス 124、アールデ イー１
Claims (7)
- 【請求項１】 試験可能な走査ストリングを有する論理
回路であって、 一次入力信号ラインの集合と一次出力信号ラインの集合
をそれぞれ有する少なくとも２個の組合せ論理回路ブロ
ックと、 シフトレジスタラッチの集合であって、その内のいくつ
かは前記一次入力信号ラインに接続され、また他のいく
つかは前記一次出力信号ラインに接続され、前記ラッチ
は単一のシフトレジスタ、又は（ａ）前記一次入力信号
ラインを受信するための又は（ｂ）前記一次出力信号ラ
インを供給するための個別のラッチ、又は（ｃ）前記論
理回路ブロック間の出力及び入力用の中間ラッチ、の内
のどれか一つとして動作するように電気的に構成され得
るものであって、一次入力信号ライン接続の集合又は一
次出力信号ライン接続の集合の内の少なくとも一つは前
記単一のシフトレジスタ構成に沿ってほぼ均一状態に分
布されている、シフトレジスタラッチの集合と、 を含む試験可能な走査ストリングを有する論理回路。 - 【請求項２】 一次出力信号ライン接続の集合及び一次
入力信号ライン接続の集合のどちらも前記単一のシフト
レジスタに沿って実質的に均一状態に分布されている請
求項１記載の試験可能な走査ストリングを有する論理回
路。 - 【請求項３】 一次入力信号ライン接続の集合はその入
力に近接したシフトレジスタ領域で実質的に均一に分布
されている請求項１記載の試験可能な走査ストリングを
有する論理回路。 - 【請求項４】 一次出力信号ライン接続の集合はその出
力に近接したシフトレジスタ領域で実質的に均一に分布
されている請求項１記載の試験可能な走査ストリングを
有する論理回路。 - 【請求項５】 前記一次入力信号ライン接続のすべては
一次出力信号ライン接続の以前にシフトレジスタラッチ
ストリングの入力端部付近のシフトレジスタラッチに対
し行なわれる請求項１記載の試験可能な走査ストリング
を有する論理回路。 - 【請求項６】 前記一次入力及び前記一次出力信号ライ
ン接続は交互になるように行なわれる請求項１記載の試
験可能な走査ストリングを有する論理回路。 - 【請求項７】 前記シフトレジスタラッチの内の近接す
るラッチに反対論理状態を設定するための手段をさらに
含む請求項１記載の試験可能な走査ストリングを有する
論理回路。
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|---|---|
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| JP (1) | JPH0599993A (ja) |
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