JPH0641968B2

JPH0641968B2 - デイジタル回路試験装置

Info

Publication number: JPH0641968B2
Application number: JP59125449A
Authority: JP
Inventors: ジヨエル・ライト・ガネツト
Original assignee: American Telephone and Telegraph Co Inc; AT&T Corp
Current assignee: AT&T Corp
Priority date: 1983-06-20
Filing date: 1984-06-20
Publication date: 1994-06-01
Anticipated expiration: 2009-06-01
Also published as: IT8421499A0; FR2548382A1; NL192355B; GB2141829A; DE3422287C2; GB2141829B; NL192355C; US4551838A; CA1213325A; DE3422287A1; JPS6015570A; NL8401925A; IT1175519B; FR2548382B1; BE899941A; GB8415145D0

Description

【発明の詳細な説明】本発明はデイジタル回路試験装置に関する。

デイジタル回路は入力デイジタル信号に応じて所定の出
力デイジタル信号を与える装置である。かかるデイジタ
ル回路は通常はデイジタルメモリ回路、又はデイジタル
論理回路にいずれかの形態をなすものである。特に、デ
イジタルメモリ回路は各種のメモリ要素にデイジタルデ
ータを記憶する装置であり、前記要素はメモリアドレス
信号に応じて読出すためにアクセスされ得るものであ
る。ランダムアクセスメモリ回路においては、メモリ要
素に記憶されたデータは電気装置により所定の新しいデ
ータに従つて変更され得る。読出し専用メモリにおいて
は、記憶されたデータは電気装置によつて可逆的に変更
され得ない。

一方、デイジタル論理回路は、通常はデータ処理システ
ムに見出される装置で、所定の論理計算則に従つてデイ
ジタル入力データをデイジタル出力データに処理するた
めに与えられる。かかる論理回路は一般に順序回路と組
合わせ回路との２種類に分類される。順序論理回路はク
ロツク化メモリ要素（又はクロツク化レジスタ）を備
え、そしてこれ等のメモリ要素に制御タイミングを供給
する外部クロツクに同期してこれ等の所定の論理機能又
は計算を実施する。組合わせ論理回路は如何なるメモリ
要素も持たず、又、何等のクロツク化タイミング制御も
要求しないが、通常、新しいデータはクロツクの新しい
サイクル毎に組合わせ論理回路に入力として入り、前記
のクロツクは同じデータ処理システムにおける順序論理
回路の動作を制御する。従つて、いずれにしても、クロ
ツクの各サイクルにおいて論理回路は所定の規則に従つ
てデイジタルデータに関する所定の計算動作を実施す
る。クロツクの所与のサイクルに与えられる入出力デー
タは、各々入力ワード及び出力ワードと一般に呼ばれ
る、各々、入出力ビツトグループの形態をなす。所与の
サイクルの出力データは、そのサイクルの（組合わせ論
理）及び／又は初期サイクルの、又は複数の初期サイク
ルの（順序論理）入力データを処理する所望の結果に対
応することが出来る。

しかしながら、従来の方法により製造された論理回路
は、望ましくない論理的障害、即ち、スタツク欠陥（入
力信号とは無関係に不適切に常時オン又は常時オフのト
ランジスタ）などの回路の欠陥によつて惹起される、変
換則によつて規定された所定の出力からの実際の出力デ
ータワードの若干のずれを与える。

試験を容易にする論理回路自身の如何なる特殊設計も必
要としない１つの試験方法は、多くの所定の入力ワード
（試験ベクトル）のシーケンスを単に送出し、且つ、各
々のかかる入力ワードのための論理回路の出力応答ワー
ドを対応する予測された無欠陥ワードと比較することで
与えられる。かかる出力応答ワードのビツトと対応する
予測されたワードの対応するビツトとのずれは論理回路
における少なくとも１つの論理欠陥の存在を示すもので
ある。この方法の主要な欠点としては、余分のハードウ
エアに必要な余分のコスト及び要求されるテストベクト
ルを生成し、且つ記憶するのに必要な余分の動作時間、
及び出力ワードの全てを予測されたワードの対応するも
のに比較するのに必要な動作時間の余分のコストなどが
考えられる。後者の欠点は、かかる試試験ベクトルの必
要数が、論理回路の欠陥を高い確率で（通常は少なくと
も８０％）検出するためには、即ち、欠陥検出を十分可
能にするためには、数百又は数千のオーダであるという
理由から、特に厳しいものである。

従つて、論理欠陥の有無を検出する試験を容易にする様
に論理回路自身を特別に設計する種々の方法がこれまで
に提案されている。一般に、これ等の方法には、例え
ば、1982年３月１６日にアール・ピー・ダヴイドソン
（R.P.Davidson）に付与された「データ圧縮回路を含む
ＬＳＩ回路論理構造」（LSI Circuit Logic Structure
Inclueding Data Compression Circuitry）と題する米
国特許第4,320,509号に詳述された、試験のために直接
アクセス可能な比較的多数の内部回路ノードを与える回
路を設計し、一方、必要に応じて２〜３の付加的な外部
アクセス端子又はピンを回路に付加する方法が含まれ
る。

特に、１９７４年１月１日イー・ビー・エイヘルバーガ
（E.B.Eichelberger）に付与された「レベル敏感論理シ
ステム」（Level Sensitive Logic System）と題する米
国特許第3,783,254号には、選択されれた内部ノードに
関係する全てのラツチが１つ以上の直列シフトレジスタ
へと構成され、該レジスタからデータが前記ラツチ回路
から逐次シフトされて読出され、且つ予測される無欠陥
応答と比較され得る試験モードに配置可能な論理路が開
示されている。この方法の１つの重要な欠点は、該方法
がその完全な定格動作速度では回路を試験せず、従つて
高周波（交流）は検出出来ないという点にある。又、本
方法に従う試験は、比較的長い出力ビツト流をビツト毎
に検討する必要があるために、時間がかかるものであ
る。

試験可能性を改良する他の方法には、動作中の異なる時
刻に１つ以上の所与の内部ノードに存在するパリテイ信
号をサンプリングし、各ノードに対してパリテイ信号を
共に算術的に加えて各ノードに対して時間圧縮パリテイ
ビツトを形成することにより長さが１ビツト以上の特徴
ワードを生成する方法が含まれる。かかる方法は、例え
ば、前記の特許第4,320,509号に記載されている。各ノ
ードに対するかかる圧縮パリテイビツトの記号列により
形成される生じた特徴ワードと予測された無欠陥特徴ワ
ードとの間の差異は内部ノードの各々にデータに関する
所望の誤り情報を供給する。本方法の重要な欠点は、該
方法は非常に多くの付加的なアクセス端子を要求し、
又、付加された試験回路自体のそれ自身の誤りに対する
試験は容易には達成されないという点にある。

更に、デイジタルメモリ回路の試験においては類似の、
そして他の問題が発生する。かかるメモリ回路では、一
般にパターンに依存する欠陥が発生する。即ち、一定の
記憶要素における誤りは、次にメモリの他の要素に記憶
されるデータの瞬時パターンに従つて発生し、もしくは
発生しない。従つて、障害を求める試験メモリ回路は、
同様の大きさの論理回路における障害を求める試験より
もむしろはるかに複雑な問題を一般に与える。

従つて、従来の方法の問題点を軽減するデイジタル回路
の障害検出を可能にする装置を与えることが望まれる。

これは、回路動作の各サイクルにおいてデイジタル回路
への入力デイジタル信号を受ける第１の複数個の入力端
子と、かかる各サイクルにおいてデイジタル回路からの
出力デイジタル信号を送出する第２の複数個の出力端子
とを有するデイジタル回路と、正常な入力デイジタル信
号と出力信号の両者を受け、デイジタル回路の入力端子
に正常回路動作の各サイクルにおいて正常な入力信号を
送出し、そしてデイジタル回路の障害を検出する複数個
のサイクルを有する試験動作の逐次サイクルにおいてデ
イジタル回路の入力端子に出力信号を送出する入力マル
チプレクサ装置とを与えることにより本発明に従つて実
現される。

本発明は、デイジタル論理回路などのデイジタル回路に
対する障害検出範囲の確率（「障害範囲」）が多くのサ
イクル（通常は１対の１６ビツト数を乗ずることが出来
る乗算器論理回路に対する約２５０個のかかるサイク
ル）の試験動作を実施するフイードバツク装置により与
えられ、前記サイクルにおいて各サイクルのデイジタル
回路出力は次の引続くサイクルに対するデイジタル回路
の入力としてフイードバツクされるという事実の発見に
基づいて与えられる。試験動作の初期サイクルにおい
て、デイジタル回路への入力は所定のワードであり、そ
して試験動作の最終サイクル中はデイジタル回路の出力
ワードは所定の期待された（障害のない）出力ワードと
比較される。試験動作の最終サイクル中のデイジタル回
路の出力ワードの任意のビツトと期待された出力ワード
の対応するビツトとの間の差異はデイジタル回路におけ
る少なくとも１つの障害の存在を示す。デイジタル回路
はメモリ回路又は論理回路のいずれかの形態をなすこと
が出来る。

かくして、本発明の実施例に従つて、入力データワード
を受けるデータ入力端子と出力データワードを送出する
データ出力端子とを有するデイジタル回路は入力マルチ
プレクサを有し、該マルチプレクサは、正常動作の各サ
イクルにおいて、正常のデータ入力ワードがデイジタル
回路のデータ入力端子への入力として流れることを可能
にし、そして、試験動作の初期サイクル（又は複数の初
期サイクル）中に、所定の試験入力データワード（又は
複数のワード）がデイジタル回路のデータ入力端子への
入力として流れることを可能にし、更に、入力マルチプ
レクサはデイジタル回路のデータ出力端子へフイードバ
ツクデータプロセツサを通して接続され、これにより、
試験動作中の上記の初期サイクル後は、デイジタル回路
のデータ出力端子により送出される出力データはデイジ
タル回路のデータ入力端子への試験入力データとしてフ
イードバツクプロセツサを通して帰還される。更に、特
徴検出器が与えられ、該検出器はデイジタル回路の出力
データワードを受容し且つ検出するように接続され、そ
して、試験動作の所定サイクル中にデイジタル回路の出
力ワードデータの各ビツトを期待された出力データの対
応するビツトと比較するように接続され、これにより、
特徴検出器は、テスト動作の所定サイクル中にデイジタ
ル回路の出力データワードの各ビツトが所定の期待され
た出力データワードの対応するビツトに等しい場合、そ
してその場合にのみ肯定特徴検出器出力信号を生成す
る。

本発明の特定の実施例においては、論理回路は、ｎビツ
トを有する入力カードの形態にあり、２の補数の２進表
示で各々の入力２進数を各々が表わす２つの入力２進数
の算術積を計算する乗算器論理回路の形態を取る。

「２の補数」により、最上位ビツトは通常の２進表示に
おける２^ｎ−１よりむしろ−２^ｎ−１の重みを有し、そ
して残るビツトは通常の２進表示の場合と同じ重みを有
するということが意味される。乗算器回路は個数がｎの
複数個の出力端子を持ち、即ち、各出力ワードはｎビツ
トを有する。乗算器回路は、又、(2n+1)個の複数の異な
る入力端子を持ち、即ち、ｎ入力端子の１組は入力デー
タとして２進数の１つ（被乗数）を受け、ｎ入力端子の
他の組は入力データとして２進数の他のもの（乗数）を
受け、そして１つの入力制御端子は高次の制御信号を受
容する。この高次の制御信号は、乗算器論理回路により
計算された、２の補数の２進表示における算術積の第１
の（最上位の）ｎビツトと第２の（最下位の）ｎビツト
との間の信号を乗算器回路の出力端子において選択し送
出する。入力マルチプレクサは論理回路に入力データを
送出するように配列され、従つて乗算器回路の正常な計
算動作中に乗算器回路の入力端子の１グループはチツプ
の主要入力から２進数の１つを受け、その他のグループ
は２進数のその他の部分を受け、そして１つの入力制御
端子は高次の制御信号を受容する。入力マルチプレクサ
は、更に、乗算器回路の多くのサイクルの試験動作中に
（通常は、同じ障害検出確率に必要となる試験ベクトル
の数にほぼ個数的に等しい）、各サイクル中の乗算器回
路の出力のｎビツトが所定のフアンアウト数と共に帰還
され、後続サイクルに供される回路への入力の2n+1ビツ
トとなるように配置される。しかしながら、試験動作の
最初の初期３サイクル中は所定の入力ワードが乗算器回
路の2n+1入力端子へマルチプレクサを通して供給され
る。約２^ｋサイクルの後、試験動作はその最終サイクル
を行い、次に特徴検出器がサイクルのカウンタにより使
用可能にされ、これによりその瞬間の論理回路の出力ワ
ードは正しい出力ワード、即ち、２進表示の所望の算術
積（被乗数と乗数との）の期待された無障害値と徐々に
比較される、次に、論理回路の出力ワードの全てのビツ
トが期待されたワードの対応するビツトと一致すると、
又その場合に限つて、肯定的な特徴検出器出力信号（１
ビツトの）が出力ラツチにラツチされ、乗算器で論理的
な故障が検出されていないこと、従ってそのような故障
が実際に生じていないことを示す。

第１図に示すように、本発明の特定の実施例に従う試験
装置を有する乗算器回路は乗算器論理回路１００、及び
クロツク発生装置１１０、入力マルチプレクサ２００、
フイードバツクプロセツサ装置２１０、８段２進カウン
タ３００、特徴検出装置４００、そして出力ラツチ５０
０とからなる。マルチプレクサ２００は２進試験動作指
令信号Ｔに応じて、以下に完全に記載されるように、入
力ｈｏ及びｈｏ′、入力ｘ及びｘ′、そしてｙ及びｙ′
の間を各々選択して乗算器回路１００の入力端子ＨＯ、
Ｘ、及びＹにそれを送出する。乗算器の論理回路１００
は、各々、データ入力端子Ｘ及びＹの第１及び第２グル
ープにおいて入力を受けるように配置される。外部クロ
ツクパルスシーケンスΦはクロツク発生装置１１０を駆
動し、該発生装置は外部クロツク信号φに応じて非重畳
位相クロツクシーケンスφ_１及びφ_２を供給し、これに
より、先行技術において公知のように論理回路１００の
動作タイミングが制御される。

実例として、乗算器論理回路１００は第１グループＸに
おいて１６個の入力端子を有し、又、第２グループＹに
おいて１６個の入力端子を有する。動作の各（クロツ
ク）サイクルにおいて、入力端子の第１グループＸ＝
（Ｘ_０、Ｘ_１、Ｘ_２、…Ｘ_１５）は第１の入力データワ
ードｘ＝（ｘ_０、ｘ_１、ｘ_２、…ｘ_１５）を受け、又、
入力端子の第２グループＹ＝（Ｙ_０、Ｙ_１、…Ｙ_１５）
は第２の入力データワードｙ＝（ｙ_０、ｙ_１、…
ｙ_１５）を受ける。即ち、入力端子Ｘ_０はｘ_０を受け、
Ｘ_１はｘ_１を受け、…、Ｘ_１５はｘ_１５を受け、又、Ｙ
_０はｙ_０を受け、Ｙ_１はｙ_１を受け、…、Ｙ_１５はｙ
_１５を受ける。従つて、これ等のワードは共に、各々１
６ビツトを有し、そして各ワードは２進表示の、都合良
くは、公知のように正及び負の数を表わす２の補数の形
の１６桁の数を表わすものと考えることが出来る。

乗算器回路１００の目的は正常動作中に出力ワードＺ＝
（Ｚ_０、Ｚ_１、Ｚ_２…Ｚ_１５）を生成することにあり、
該ワードは２の補数の形の２進表示で１６桁の２進数と
考えられる第１及び第２の入力ワードの算術積Ｚ＝ｘｙ
を表わす。従つて、第１の入力ワードｘは「被乗数」で
あり、第２の入力ワードｙは、「乗数」である。しかし
ながら、１６個の出力端子Ｚのみが存在し、従つて、乗
算器回路１００は長さが１６ビツトのみの、即ち、１６
桁のみを含む２進表示の数の出力ワードｚを生成するこ
とが出来る。かくして、算術積ｚ（２の補数の形で）は
３１桁ｚ＝（ｚ_０、ｚ_１、ｚ_２、…ｚ_３０）を有するの
で、出力Ｚは任意の時刻に所望の算術積の１（1/2）部
分のみを表わすことが出来る。従つて、乗算器回路１０
０は高次の選択入力端子ＨＯを有し、該入力端子は高次
の選択信号ｈｏを受けるように配列され、従つて、例え
ば２進数０がこの端子ＨＯにより受容されると、出力Ｚ
は算術積Ｚ＝ｘｙ（ｚ_１５＝ｚ_３０、符号ビツトと共）
の１６最上位ビツトを表示し、又、２進数１がＨＯによ
り受容される時は、出力ｚは積Ｚ＝ｘｙ（再びｚ_１５＝
ｚ_３０ということを除いて）の１５最下位ビツトを表示
する。第１図に示されるように、試験を目的する場合、
回路１００は入力マルチプレクサ２００（第２図）と、
フアンアウトフイードバツク装置２１０と、２５５（＝
２^８−１）まで計数する８段２進カウンタ３００と、特
徴検出装置４００（第３図）と、出力ラツチ５００（第
４図）とにより供給され、これ等の全ては２進試験動作
指令信号Ｔに応答する。Ｔ＝１、即ち、２進論理HIGHの
時は第１図に示したシステムは正常の動作サイクルを実
行し、Ｔ＝０、即ち２進論理ＬＯＷの時はシステムは以
下に完全に説明されるように試験動作サイクルを実施す
る。

論理回路１００は、マルチプレクサ２００、フイードバ
ツク装置２１０、カウンタ３００、特徴検出装置４０
０、及び出力ラツチ５００と共に全て半導体シリコンの
単一チツプに集積された半導体回路の形態をなすことが
出来る。正常動作（Ｔ＝１）においては、入力マルチプ
レクサ２００は、各々、乗算器回路１００の入力端子H
O、Ｘ及びＹに、入力高次２進選択信号ho、第１の入力
データワードｘ、及び第２の入力データワードｙとを送
出する。次に出力端子Ｚは積ｘｙを表わす出力ワードＺ
を利用装置（図略）に送出する。この正常動作中は、カ
ウンタ３００は如何なる計数機能も実施しない。

試験動作（Ｔ＝０）の各サイクルにおいて、入力マルチ
プレクサ２００は入力端子HO、Ｘ、及びＹに、次の表に
従つて、フアンアウトフイードバツク装置２１０を通し
て出力端子Ｚから受信された出力データｚ＝（ｚ_０、ｚ
_１、…ｚ_１５）から導出されるフイードバツクデータh
o′、ｘ′、及びｙ′を送出する。

従つて、Ｚ_０＝ho′＝Ｘ_７′＝ｙ′_１３、Ｚ＝Ｘ_２′＝
ｙ_１′…Ｚ_１５＝ｙ_５′となり、ここにプライムを付し
た変数は乗算器回路１００の出力端子Ｚからのフイード
バツク信号を示すものである。従つて、試験動作中は、
マルチプレクサ200はho′を乗算器の入力端子HOに、
ｘ′をＸに、そしてｙ′をＹに、即ちｘ_０′をＸ_０に、
ｘ_１′をＸ_１に…ｘ_１５′をＸ_１５に、ｙ_０′をＹ
_０に、ｙ_１′をＹ_１に…そしてｙ_１５′をＹ_１５に配送
する。かくして、第５図に示したように、フイードバツ
クプロセツサ装置２１０は、単に、１対２のフアンアウ
トを持つ（Ｚ_０及びＺ_７に対する１対３及びＺ_１５に対
する１対１の場合を除いて）フアンアウト配線の形態を
取ることが出来る。かくして、試験動作の各サイクルに
おけるHO、Ｘ及びＹへの入力データは（初期３サイクル
に対する場合を除いて）直前の出力データＺの、前記の
表に従う、フアンアウト表示である。

試験動作の初期３サイクルに対して、入力マルチプレク
サ２００は、以下に詳述するように、入力端子HO、Ｘ及
びＹに、予め選択された初期化入力ワード、例えば、ho
＝０、ｘ＝（０、０、０、０、０、０、１、１、０、
１、１、１、０、１、１、１）、及びｙ＝（０、１、
１、１、１、０、１、１、１、０、０、０、１、０、
１、０）を配送するように配列される。この初期化ワー
ド、及び上記の表に示した特定のフイードバツクフアン
アウトは試行錯誤により得られ、又、記載の試験動作
（２５５サイクルの）中に良好な検出範囲を与えること
が見出されている。

試験動作の初期３サイクルの後、フイードバツク装置２
１０は直前のサイクルの出力Ｚのフアンアウト表示を入
力マルチプレクサ２００に配送し、次に該マルチプレク
サはこのフアンアウト表示を入力端子HO、Ｘ及びＹに配
送する。一方、８段カウンタは、試験動作指令信号Ｔ＝
０に応答し、かかる試験サイクルの数を最高２^８−１＝
２５５サイクルまで計数し、次に特徴検出器４００に使
用可能カウンタ出力信号（Ｃ＝１）を送出する。この使
用可能信号に応じて、特徴検出装置は最終（２５５番
目）試験動作サイクルの１６ビツト出力ワードＺの各ビ
ツトを、例えば、乗算器論理の設計及び試験に予め用い
られる論理シミユレータのシミユレーシヨンによつて決
定される対応する期待された（障害のない）値と比較す
る。次に、如何なる差異も見出されない場合、及びその
場合にのみ、即ち、出力ワードＺの各ビツトが期待され
る出力ワードの対応するビツトと一致する場合は、特徴
検出器４００は肯定（パルス化された）特徴検出器出力
信号Ｓ＝１を、さもなければＳ＝０をラツチ５００に配
送する。次に、ラツチ５００は、試験指令信号Ｔが試験
動作（Ｔ＝０）に対応し続ける限り続く肯定試験結果信
号Ｒ＝１を配送する。正常動作が回復されると、ラツチ
５００がリセツトされ、従つて試験結果信号ＲがＲ＝０
に戻り、カウンタ３００も０にリセツトされる。

この自己試験方式の実施には、各々ＲとＴに供されるわ
ずか２つの付加的な入出力ピンが必要となる点に注目す
る。

フイードバツクフアンアウト及び初期化入力ワードの選
択が試行錯誤によりなされなければならないが、若干の
一般原理が与えられ選択過程に供される。フイードバツ
クは、出力ワードＺが試行動作サイクル中に反復しない
ように、そして、試験サイクル中に各ｘｙ積ワードのビ
ツトストリングがフイードバツクによりこの積ｘｙを生
成した出力Ｚにおけるビツトストリングと実質的に相関
されないように選択されるべきである。

コンピユータシミユレーシヨンによつて、乗算器回路が
試験動作の一定数のサイクルを用い、本発明に従つて試
験される時は、得られる障害検出範囲は先行技術の同じ
一定数のランダムに生成された試験ベルトルから得られ
るものとほぼ同じであることが見出されているが、しか
しながら、本発明はハードウエアが少なく、及び／又は
試験に必要な時間が短縮される。更に、本発明に従う試
験動作は正常回路動作のものと同じ動作速度で実施可能
なため、本発明に従う試験も又、静的障害と共に動作障
害も（即ち、正常動作のものと少なくとも同程度の速度
においてのみ発生する障害）検出可能である。

試験動作の初期化並びにその実行は次のように達成され
る。即ち、先ず、クロツクシーケンスΦをローレベルに
して、次にho＝０、即ち、HOを接地電位に設定する。次
に、ｘ_０、ｘ_１…ｘ_１５及びｙ_０、ｙ_１、…ｙ_１５とを
それ等の所定の初期化値に設定する。次にＴ＝１を設定
する。ここでＲ＝１の場合、試験回路自体は偽であり、
試験は終了されるべきである。Ｒ＝０の場合は、ローレ
ベルからハイレベルに変化する信号を３つ以上クロツク
発生装置に与え、これにより乗算器回路の内部レジスタ
を全て初期化する。次に、クロツクΦをオフにし、Ｔ＝
０をセツトし、そして次にクロツクΦをオンにし、これ
により試験動作サイクルが論理回路１００により自動的
に実施される。Ｔが０にセツトされた時間から計数して
クロツクΦの２５５サイクル後、出力Ｒ（これはＴ＝１
の時Ｒ＝０にリセツトされた）は、回路が適切に機能し
ている時はＲ＝１に行くべきである。

第２図は入力マルチプレクサ２００実施例を示したもの
である。このマルチプレクサはMOS（金属酸化物半導
体）法で作られると有利であり、入力データを端子HOに
与える相互に並列するスイツチングトランジスタＭ_１及
びＭ_２と入力を端子Ｘｏに与えるＭ_３及びＭ_４などから
なる。トランジスタＭ_１及びＭ_３のゲート電極は試験指
令信号Ｔ_１を受けるように接続され、一方、Ｍ_２及びＭ
_４のゲート電極はインバータＩを通してＴの論理補数を
受けるように接続される。従つて、Ｔ＝０の時は、Ｍ_１
及びＭ_３はオフであるが、Ｍ_２及びＭ_４はオンであり、
又、Ｔ＝１の時はＭ_１及びＭ_３はオンであるがＭ_２及び
Ｍ_４はオフになる。かくして、Ｔ＝０の時は、信号Ｚ_０
はマルチプレクサ２００により端子HOに配送され、信号
Ｚ_７は端子Ｘ_０に配送され、又、Ｔ＝１の時は、信号ho
はHOに配送され、信号ｘ_０はＸ_０に配送される。

第３図は特徴検出器３００の実施例を示したものであ
る。この検出器は１７入力端子ANDゲートＡからなる。
このゲートの１７入力端子の１つにカウンタから使用可
能信号とが配送され、その１７入力端子の他の４各々に
論理回路１００からインバータアレイＩ′を通して出力
ｚ_０、ｚ_４、ｚ_１１及びｚ_１３が送出され、従つて
ｚ_０、ｚ_４、ｚ_１１及びｚ_１３の各々の論理補数がそれ
により４端子の各々の別の１つに配送され、そして、AN
DゲートＡの残る１２個の入力端子の各々に論理回路１
００からの残る１２出力（ｚ_１、ｚ_２、ｚ_３、ｚ_５、ｚ
_６、ｚ_７、ｚ_８、ｚ_９、ｚ_１０、ｚ_２、ｚ_１４、
ｚ_１５）の別の１つが配送される。かくして、τ＝１及
び同時にワードｚ＝（ｚ_０、ｚ_１、…ｚ_１５）が期待さ
れる無障害値（０、１、１、１、０、１、１、１、１、
１、１、０、１、０、１、１）に等しい時、及びその場
合にのみ、ANDゲートＡの出力ＳがＳ＝１になり、さも
なければＳ＝０になる。かくして、第３図に示される検
出器４００は特徴検出器として機能することになる。

第４図はラツチ５００の論理ダイヤグラムの実施例を示
すものである。このラツチは１対の相互結合されたNOR
ゲートＮ_１とＮ_２からなる。試験指令信号ＴがＮ_１への
入力として配送され、特徴出力信号ＳがＮ_２への入力と
して送出される。ラツチ５００の試験結果信号出力Ｒ
は、Ｔが低でＳが高になる時に（Ｔ＝０でＳ＝１）、及
びその時にのみ論理低（Ｒ＝０）から論理高（Ｒ＝１）
になり、そしてその後、この試験結果信号Ｒは、Ｔが低
のまま（Ｔ＝０）である限りはＳが論理低（Ｔ＝０）に
戻つた後も高（Ｒ＝１）のままであるが、Ｔが高（Ｔ＝
１）になると、試験結果信号Ｒは低に（Ｒ＝０）なる。
かくして、ラツチ５００は、試験動作中（Ｔ＝０）にの
み、即ち、Ｓが高になる時にのみ、高に（Ｒ＝１）なる
ことが出来、そして、ラツチ500の試験結果Ｒは、特徴
検出装置４００の出力特徴信号Ｓのラツチが望まれる場
合と同様に、Ｓが更に変化したとしても、試験動作の全
残部に対して高（Ｒ＝１）のままである。

第５図に示した簡単なフアンアウト形のフイードバツク
プロセツサ装置２１０は、プロセツサの２つの（又はそ
れ以上の）信号出力が試験動作を通して相互に等しいと
いう性質を有するという点は注目されるべきである。従
つて、例えば、試験動作を通して乗算器論理回路１００
への入力信号として、即ち、ho′＝ｘ_７′＝ｙ_１２′、
ｘ_２′＝ｙ_１１′などとして入力マルチプレクサ２００
により配送された出力信号に拘束が加えられることにな
る。かかる入力に対する拘束は試験動作の範囲に望まし
くない制限を与えることになる。かかる拘束を避けるた
めに、例えば第６図及び７図に各々示した他のフイード
バツクプロセツサ装置６１０及び７１０とを用いること
が出来る。生じるフイードバツクは最早以前の表には従
わない。特に、フイードバツクプロセツサ装置６１０
（第６図）はＯＲゲート６１１、６１２、６１３…６２
４を用い、これによりho′、ｘ_７′、及びｙ_１３′間
の、ｘ_２′及びｙ_１１′間の、及びｘ_１２′及びｙ_３′
間の、などの信号の同等性を壊わし、且つそれ等の信号
の不等性を導入することにより拘束が除去される。好ま
しくは、ORゲートは、Ｚｉのいずれも３個以上のかかる
ORゲートを導かず、Siのほとんどが２個のORゲートのみ
を導くように配列される。一方、フイードバツクプロセ
ツサ装置７１０（第７図）は、排他的ORゲート７１１、
７１２、７１３等を持つ線形フイードバツクシフトレジ
スタ（クロツク化フリツプフロツプFF₀、FF₁、FF₂など）
を用い、それにより前記の拘束の除去のみならず入力ｚ
に対する出力ｘ′及びｙ′の擬似ランダム化を与える。

本発明は、特定の実施例により詳述されたが、各種の変
更が可能である。

例えば、論理回路１００は、乗算器の代りに任意の形の
論理回路、例えば任意の組合わせ論理回路で代替するこ
とが出来、その場合、本発明により付加されたフイード
バツク路は通常は線形フイードバツクレジスタ（第７
図）の形のメモリ遅延要素を有し、これによりフイード
バツクが遅延され、望ましくない「レースアラウンド
（race around）」状態が防止される。更に、本発明は
データ記憶素子（レジスタ）を有する順序論理回路に使
用可能であり、これにより所与のサイクルの出力データ
が、初期動作サイクルの固定された数Ｎに対する入力デ
ータにより完全に決定される。かかる論理回路の場合
に、データ記憶素子の初期化は、本発明に従つて、１つ
以上の予め選択された初期化ワードを論理回路に供給す
ることによつて実施され、ここにかかるワードの１つは
Ｎ＋１個の遂次初期化サイクルの各々における入力とし
て論理回路に供給される。当然のことながら、初期化ワ
ードの選択、試験サイクルの数、及びフイードバツク接
続の詳細は、本発明に従う良好な障害検出範囲を得るに
は、論理回路によつて種々変化するものである。

本発明は、ランダムアクセスメモリや読出し専用メモリ
などの入出力を有するデイジタル回路の試験を設計する
ためにも使用され得る。かかる設計によるランダムアク
セスメモリ回路を試験する場合には、フイードバツクプ
ロセツサは、多くの遂次メモリサイクル中に、フイード
バツク信号を入力マルチプレクサに配送し、該マルチプ
レクサは次に、メモリアドレスライン（試験中入力ライ
ンとして接続された）に、及びメモリデータ入力ライン
に、上記論理回路の入力ラインに対する場合と同様に信
号を配送する。読出し専用メモリ回路は、アドレスライ
ン（試験中入力ラインとして接続された）のみが存在
し、如何なるデータ入力ラインも存在しないという点を
除くと、同様の配置によつて試験され得る。

【図面の簡単な説明】

第１図は本発明の特定の実施例に従う試験装置を備えた
乗算器論理回路の概略図、第２図は、本発明の実施に有用な入力マルチプレクサの
実肢例の概略図、第３図は、本発明の実施に有用な特徴検出器の実施例の
概略図、第４図は本発明の実施に用いられる出力ラツチの実施例
の概略図、第５図は本発明の実施に有用なフイードバツクプロセツ
サ装置の概略図、第６図は本発明の実施に用いられる他のフイードバツク
プロセツサ装置の概略図、第７図は本発明の実施に用いられる更に他のフイードバ
ツク装置の概略図である。〔主要部分の符号の説明〕１００……乗算器論理回路１１０……クロツク発生装置２００……入力マルチプレクサ２１０、６１０、７１０……フイードバツクプロセツサ
装置３００……８段２進カウンタ４００……特徴検出装置５００……出力ラツチ６１１、６１２、６１３…６２４……ORゲート７１１、７１２、７１３……排他的ORゲート

Claims

【特許請求の範囲】

【請求項１】回路動作の各サイクルにおいてデイジタル
回路への入力デイジタル信号を受ける複数個の入力端子
と、複数個の出力端子とを有するデイジタル回路と、故障検出器と、各サイクルにおいてデイジタル回路からの出力デイジタ
ル信号を故障検出器に送出するフィードバックプロセッ
サ手段と、入力マルチプレクサ手段とからなり、前記入力マルチプレクサ手段は、正常の入力デイジタル
信号と前記デイジタル回路からの出力デイジタル信号と
を受け、かつ正常の回路動作の各サイクルにおいて前記
正常の入力信号をデイジタル回路の入力端子に送出し、
更にデイジタル回路の故障を検出するための複数のサイ
クルを有する試験動作の逐次サイクルにおいて前記出力
デイジタル信号をデイジタル回路の入力端子に送出する
べく接続されてなるデイジタル回路試験装置。
【請求項２】特許請求の範囲第１項に記載の装置におい
て、前記故障検出器は、試験動作の最終サイクルにおいて送
出されたデイジタル回路の出力信号を比較し、且つデイ
ジタル回路の出力の任意のビットと試験動作の期待され
る出力の対応するビットとの間に何等の差異もないこと
を示す特徴検出器出力信号を与えるべく設けた特徴検出
器を含むことを特徴とするデイジタル回路試験装置。
【請求項３】特許請求の範囲第２項に記載の装置におい
て、前記故障検出器は、更に、特徴検出器に接続された
カウンタを含み、該カウンタは試験動作中のサイクル数
を計数するとともに、試験動作の最終サイクルにおいて
特徴検出器に使用可能信号を送出しこれによって特徴検
出器が特徴検出器出力信号を与えることを可能にさせる
ことを特徴とするデイジタル回路試験装置。
【請求項４】特許請求の範囲第３項に記載の装置におい
て、前記故障検出器は、更に、特徴検出器に接続された出力
ラッチを含み、該ラッチは特徴検出器出力信号を受け、
かつ記憶することを特徴とするデイジタル回路試験装
置。
【請求項５】特許請求の範囲第４項に記載の装置におい
て、前記フィードバックプロセッサ手段は、デイジタル回路
の出力端子に接続され、該フィードバックプロセッサ手段は、試験動作中に、デ
イジタル回路のデータ出力端子からの出力データを受
け、出力データを試験入力データに処理し、且つ、入力
マルチプレクサ手段の入力端子の第２グループへ試験入
力データを送出することを特徴とするデイジタル回路試
験装置。
【請求項６】特許請求の範囲第１項に記載の装置におい
て、前記デイジタル回路は、第１及び第２の２進数の算術積
を表わす出力デイジタルデータ信号を送出する乗算器回
路であり、前記乗算器回路の入力端子により受信された
入力デイジタル信号が第１と第２の２進数を表わすこと
を特徴とするデイジタル回路試験装置。