JPH08264000A

JPH08264000A - メモリ・アレイを自己検査する方法およびメモリ回路

Info

Publication number: JPH08264000A
Application number: JP8023999A
Authority: JP
Inventors: Joseph Desroshuis Richard; リチャード・ジョセフ・デスロッシュイズ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-03-09
Filing date: 1996-02-09
Publication date: 1996-10-11
Also published as: KR960035659A

Abstract

(57)【要約】【課題】自己検査能力を有する埋込みメモリ回路を提
供する。【解決手段】メモリ・アレイ１０に入力インタフェー
スを与える機能入力レジスタ列１２₁〜１２_nと、出力
インタフェースを与える機能出力レジスタ列１４₁〜１
４_mとを有している。検査回路１８′は、入力レジスタ
列に元の検査データをシリアルにロードする。検査デー
タは、入力レジスタ列からメモリ・アレイにパラレルに
転送されて、格納される。格納されたデータは、メモリ
・アレイからパラレルに連続して取出されて、出力レジ
スタ列にロードされる。メモリ・アレイの格納データが
出力レジスタ列に格納されると、検査回路は、出力レジ
スタ列のデータをシリアルに集めて、取出したデータを
元の検査データと比較して、メモリ・アレイの機能性を
調べる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、自己検査能力を
有するメモリ・アレイに関するものである。特に、この
発明は、レベル・センシティブ・スキャン構成（ＬＤＤ
Ｓ；ｌｅｖｅｌｓｅｎｓｉｔｉｖｅｓｃａｎｄｅｓ
ｉｇｎ）レジスタを用いる組込み自己検査能力を有する
埋込みメモリ・アレイに関するものである。

【０００２】

【従来の技術】多機能論理デバイスは、多くの場合、論
理デバイスの構造内にメモリ・アレイを備えており、こ
のメモリ・アレイは、多機能論理デバイスの種々の機能
のために後に取出されるデータを格納する。多機能論理
デバイス内に設けられたメモリ・アレイは、埋込みメモ
リ・アレイと呼ばれている。

【０００３】メモリ・アレイの機能性を確実にするに
は、多機能論理デバイス内の埋込みメモリ・アレイを検
査することが望ましい。アレイの機能性を検査する１つ
の方法は、多機能論理デバイスに、埋込みメモリ・アレ
イの多数の入力に多重化されて接続される複数のピンを
設けることである。検査ピンは、埋込みメモリ・アレイ
に格納されている検査データ（検査ベクトル）を受取
る。次に、格納データは、多機能論理デバイスのデータ
出力ピンを介して取出され、元の検査ベクトルと比較さ
れる。取出されたデータが元の検査ベクトルに一致する
と、埋込みメモリ・アレイは動作可能であることがわか
る。他方、取出されたデータが元の検査ベクトルに一致
しなければ、埋込みメモリ・アレイは動作不能であるこ
とがわかる。

【０００４】多機能論理デバイスの密度および複合度の
要件は、デバイスのピンのより効率的な利用を必要とす
る分野を拡張してきた。したがって、埋込みメモリ・ア
レイを、多機能論理デバイス内に効率的に設けて、多機
能論理デバイスの制限されたピン総数を用いることが望
ましい。したがって、埋込みメモリ・アレイを検査する
自己検査回路を、多機能論理デバイス上に設けること
が、この工業分野での動向であった。多機能論理デバイ
スの他の機能要素とは別個かつ独立に、多機能論理デバ
イス上の自己検査回路によって、メモリ・アレイは検査
される。多機能論理デバイスは、１本の入力検査ピンを
介して、埋込みメモリ・アレイの検査を開始することを
自己検査回路に知らせる入力信号を受信する。自己検査
回路は、検査ベクトルをメモリ・アレイに送って、埋込
みメモリ・アレイから格納データを取出し、取出された
データを元の検査ベクトルと比較して、埋込みメモリ・
アレイの機能性を調べる。埋込みメモリ・アレイを十分
に検査した後に、自己検査回路は、多機能デバイスの１
本の出力テストピンを介して、埋込みメモリ・アレイが
適正に機能するか否かを示す信号を出力する。したがっ
て、埋込みメモリ・アレイへ検査データを送り、埋込み
メモリ・アレイから検査データを取出すために、多機能
デバイス上に複数本のピンを必要とする代わりに、多機
能論理デバイス上には、２本の検査ピンが必要とされる
のみである。すなわち、自己検査を開始することを自己
検査回路に要求するための１本のピンと、自己検査の結
果を報告するための他の１本のピンとである。

【０００５】埋込みメモリ・アレイのための既知の自己
検査回路は、埋込みメモリ・アレイの機能ラインに割込
むマルチプレクサを用いて、検査データを、メモリ・ア
レイの入力へパラレルに送ることができるようにしてい
る。検査データをメモリ・アレイに送った後、格納され
た検査データは、メモリ・アレイからパラレルに取出さ
れる。（１）メモリ・アレイの機能入力ラインに割込む
マルチプレクサと、（２）自己検査回路からマルチプレ
クサへ検査データをパラレルに送るパラレル・データラ
インと、（３）メモリ・アレイから自己検査回路へ取出
しデータを送るパラレル・データラインとを設けること
は、多機能論理デバイスの回路レイアウトに、十分な半
導体スペースを必要とする。さらに、入力マルチプレク
サおよびパラレル出力データライン・タップは、埋込み
メモリ・アレイへの、および埋込みメモリ・アレイから
の機能データの通常転送に、遅延を与える。前述したよ
うに、多機能論理デバイスの複合度が増大するにつれ
て、多機能論理デバイスのレイアウトに、基板領域のよ
り大きなスペース有効利用を与えることが必要とされ
る。

【０００６】この発明の目的は、自己検査能力を有する
スペース有効メモリ・アレイを提供することにある。

【０００７】この発明の他の目的は、メモリ・アレイの
既存のデバイスを用い、埋込みメモリ・アレイの検査に
要素が独占的に用いられない、自己検査埋込みメモリ・
アレイを提供することにある。

【０００８】この発明のさらに他の目的は、最小遅延で
機能データとインタフェースする、自己検査能力を持つ
メモリ・アレイを提供することにある。

【０００９】これらの目的を達成するために、この発明
は、自己検査メモリ回路に関している。このメモリ回路
は、データを格納するメモリ・デバイスと、メモリ・デ
バイスに入力インタフェース境界を与えるＬＳＳＤ入力
レジスタ列と、メモリ・デバイスに出力インタフェース
境界を与えるＬＳＳＤ出力とを有している。付加された
検査回路が、メモリ・デバイスの機能性を検査する。検
査回路は、元の検査データを、ＬＳＳＤ入力レジスタ列
を経てメモリ・デバイスにシリアルに送る手段と、メモ
リ・デバイスの格納データをＬＳＳＤ出力レジスタ列を
経てシリアルに受信し、受信したデータを、ＬＳＳＤ入
力レジスタ列に送られた元の検査データと比較する手段
とを有している。

【００１０】この発明の方法によれば、まず初めに、元
の検査パターンを、第１の標準演算レジスタにシリアル
・フォーマットでロードする。次に、元の検査パターン
を、初段の標準演算レジスタから転送し、メモリ・アレ
イへパラレル・フォーマットでロードし、メモリ・アレ
イに格納検査パターンを与える。次に、メモリ・アレイ
の格納検査パターンを、第２の標準演算レジスタにパラ
レル・フォーマットでアンロードする。次に、取出され
た検査パターンを、第２の標準演算レジスタから比較デ
バイスへシリアル・フォーマットで送る。比較デバイス
では、取出された検査パターンを、元の検査パターンと
比較して、メモリ・アレイの機能性を調べる。

【００１１】この発明の特徴によれば、検査データ（検
査ベクトル）をメモリ・アレイを経てチャネリングする
シリアルレジスタ転送を用いる自己検査回路を備えてい
る。

【００１２】

【発明の実施の形態】大規模集積回路（ＬＳＩＣ）の密
度が増大するにつれて、埋込みアレイの機能性を検査す
ることがより困難となり、ＬＳＩＣの制限された数のピ
ンが検査のために利用されている。図３において、機能
論理デバイス２２は、自己検査能力を持つ埋込みアレイ
２０を有している。埋込みアレイ２０は、自己検査開始
信号を受信する１つの入力１９と、アレイの自己検査結
果を報告する１つの出力２１とを有している。自己検査
能力を備えることによって、埋込みアレイ２０に対する
検査入力／出力インタフェース要件を、最小にすること
ができる。

【００１３】図１において、既知の埋込みアレイ２０′
は、アレイ１０の機能性を検査する自己検査回路１８を
有している。入力レジスタ１２₁〜１２_nは、機能入力
データを受信する機能入力ＦＩ₁〜ＦＩ_nと、マルチプ
レクサ１６の１セットの入力に接続されたパラレル出力
とを有している。マルチプレクサ１６の第２セットのパ
ラレル入力は、自己検査回路１８のパラレル出力に接続
され、検査データＴ₁〜Ｔ_nを受信する。マルチプレク
サ１６のパラレル出力は、アレイ１０のパラレル入力Ｉ
₁〜Ｉ_nに接続される。アレイ１０は、自己検査回路１
８のパラレル入力、および出力レジスタ１４₁〜１４_m
の各機能入力に接続されたパラレル出力０₁〜０_mを有
している。

【００１４】正常動作では、機能データは、機能入力レ
ジスタ１２₁〜１２_nの機能入力ＦＩ₁〜ＦＩ_nに受信
され、機能入力レジスタ１２₁〜１２_nの各マスタ／ス
レーブ・ラッチのマスタ・セルＭに、機能クロック（図
示せず）によって、クロック入力される。機能入力が各
マスタ・セルＭにクロック入力されると、マスタ・セル
Ｍの出力は、マルチプレクサ１６の第１セットの入力、
すなわち機能入力に送られる。マルチプレクサ１６は、
また、制御入力（図示せず）を有している。この制御入
力により制御信号を受信して、マルチプレクサに機能入
力または検査入力をそれぞれ選択させる。正常動作で
は、制御信号がセットされて、マルチプレクサに、その
パラレル出力に接続されるべき入力として、機能入力を
選択させる。自己検査動作中、制御信号がセットされ
て、マルチプレクサに、その並列出力に接続されるべき
入力として、検査入力を選択させる。

【００１５】アレイ１０は、マルチプレクサ１６のデー
タを受信し、適当な書込み処理信号（図示せず）に従っ
て格納する。同様に、アレイ１０は、適当な読出し処理
信号（図示せず）に従って読出されて、その出力０₁〜
０_mに出力データＤ₁〜Ｄ_mを与える。正常な機能動作
では、出力データは、機能出力レジスタ１４₁〜１４_m
すなわち複数の順次マスタ／スレーブ・ラッチによっ
て、多機能論理デバイス２２の他の回路に送られる。ア
レイ出力データＤ₁〜Ｄ_mは、機能出力レジスタ１４₁
〜１４_mのマスタ／スレーブ・ラッチの各マスタ・セル
Ｍの入力に受信される。データは、機能クロック（図示
せず）によって、機能出力レジスタを構成する各マスタ
／スレーブ・ラッチのマスタ・セルＭにクロック入力さ
れる。アレイ出力データＤ₁〜Ｄ_mが、マスタ・セルＭ
にクロック入力されると、マスタ・セルの出力は更新さ
れて、パラレル機能出力ＦＯ₁〜ＦＯ_mを与え、これら
出力は多機能論理デバイス２２の他の回路に与えられ
る。

【００１６】機能入力レジスタおよび機能出力レジスタ
の機能性を検査するためには、既知の元のデータが入力
レジスタおよび出力レジスタにロードされて、レジスタ
をシリアルにシフトし、自己検査回路に入力する。受信
データは、既知の元のデータと比較されて、レジスタが
正しく動作していることを確認する。どのようにデータ
がレジスタ内をシフトされるかを理解するために、マス
タ／スレーブ・ラッチについて説明する。

【００１７】レベル・センシティブ・スキャン構成（Ｌ
ＳＳＤ）すなわち機能レジスタ列の１つのマスタ／スレ
ーブ・ラッチを、図５に示す。マスタ／スレーブ・ラッ
チのマスタ・セルＭは、ＮＡＮＤゲート２４，２６，３
０，３２，３６，３８と、インバータ２８，３４とを有
している。マスタ／スレーブ・ラッチのスレーブ・セル
Ｓは、ＮＡＮＤゲート４０，４２，４４，４６を有して
いる。マスタ・セルＭは、４つの入力、すなわち機能入
力Ｘ，スキャンまたはシリアル入力ＳＩ，機能クロック
Ｃ，第１フェーズまたはスキャン・クロックＡを有して
いる。スレーブ・セルＳは、マスタ・セルＭの各出力か
ら第１および第２の入力を、第２フェーズまたはスレー
ブ・クロックＢとして第３の入力を受信する。機能出力
Ｙは、ＮＡＮＤゲート３６，３８によって与えられるラ
ッチ内容に従って、マスタ・セルＭの出力に発生する。
シリアル出力ＳＯは、スレーブ・セルＳから発生して、
ＮＡＮＤゲート４４，４６のラッチ状態を反映する。

【００１８】機能入力Ｘは、ＮＡＮＤゲート２４の入力
およびインバータ２８を介してＮＡＮＤゲート２６の入
力に接続される。ＮＡＮＤゲート２４は、機能入力を直
接に受信し、ＮＡＮＤゲート２６は、インバータ２８に
より反転された機能入力Ｘを受信する。ＮＡＮＤゲート
２４，２６は、また、機能クロックＣを受信する第２の
入力を有している。機能クロックＣがハイ（ｈｉｇｈ）
の場合、ＮＡＮＤゲート２４，２６は、機能入力Ｘに従
って出力を発生する。機能クロックＣがロー（ｌｏｗ）
の場合、ＮＡＮＤゲート２４，２６の出力はハイとな
る。

【００１９】ＮＡＮＤゲート３０，３２は、それぞれス
キャン入力ＳＩおよびインバータ３４を介して反転スキ
ャン入力ＳＩを受信する。ＮＡＮＤゲート３０，３２の
第２の入力は、スキャン・クロックＡに接続される。ス
キャン・クロックがハイのとき、ＮＡＮＤゲート３０，
３２の出力は、スキャン入力ＳＩの状態を反映する。ス
キャン・クロックＡがローのとき、ＮＡＮＤゲート３
０，３２の出力はハイである。

【００２０】ＮＡＮＤゲート２４，２６，３０，３２か
らの出力信号がハイのとき、ＮＡＮＤゲート３６，３８
は、メモリ・ラッチを与える。この場合、ＮＡＮＤゲー
ト３６，３８の出力は、それらの前の出力状態を反映す
る。例えば、機能出力Ｙがハイであると仮定すると、Ｎ
ＡＮＤゲート３６のハイ出力は、ＮＡＮＤゲート３８の
入力に戻される。ＮＡＮＤゲート３８は、また、２つの
他のハイ入力を受信する。したがって、ゲート３８は、
ロー出力を与える。このロー出力は、ＮＡＮＤ３６の入
力に供給される。ロー入力によって、ＮＡＮＤゲート３
６は、ハイ出力を与え続ける。このようなメモリ・ラッ
チ機能性は、機能クロックＣおよびスキャン・クロック
Ａが共にローのとき、マスタ・セルＭによって与えられ
る。

【００２１】機能出力Ｙに、機能入力Ｘまたはスキャン
入力ＳＩの状態を反映させるには、各クロック，機能ク
ロックＣ，またはスキャン・クロックＡのうちの１つ
を、他のクロックをローにしたまま、ハイにする。した
がって、メモリ・ラッチ（ＮＡＮＤゲート３６，３８に
より与えられる）は、各ＮＡＮＤゲート２４，２６また
は各ＮＡＮＤゲート３０，３２から、ハイ／ロー入力お
よびロー／ハイ入力を受信し、受信した信号に従って、
機能出力Ｙを更新する。その後、関連クロック、すなわ
ち機能クロックＣまたはスキャン・クロックＡがローに
戻ると、ＮＡＮＤゲート２４，２６，３０，３２からの
全出力がハイとなり、メモリ・ラッチは現在の状態を保
持する。

【００２２】メモリ・ラッチが機能入力Ｘに従って更新
されるには、機能クロックＣを、スキャン・クロックＡ
をローにしたまま、ローからハイへ、そしてローへとサ
イクルする。対照的に、スキャン入力ＳＩに従ってメモ
リ・ラッチが更新されるには、スキャン・クロックＡ
を、機能クロックＣをローにしたまま、ローからハイ
へ、そしてローへとサイクルする。機能クロックＣまた
はスキャン・クロックＡのうちの１つのみが、一度にハ
イとなる。

【００２３】マスタ・セルＭの内容をスレーブ・セルＳ
へ送るには、スレーブ・クロックＢを、ローからハイ
へ、そしてローへとサイクルする。スレーブ・クロック
Ｂがハイのとき、ＮＡＮＤゲート４４，４６を有するメ
モリ・ラッチが、更新されて、マスタ・セルＭから受信
した入力に従って、スキャン出力ＳＯを発生する。シリ
アル入力ＳＩを、対としてのマスタ・セルＭとスレーブ
・セルＳとの両方を通過させるには、機能クロックＣは
ローのままで、スキャン・クロックＡを最初にローから
ハイへサイクルする。このことは、スキャン入力ＳＩを
マスタ・セルＭを経て通過させて、したがって機能出力
Ｙを更新する。マスタ・セルＭが更新されると、スキャ
ン・クロックＡはローに戻り、メモリ・ラッチ３６，３
８によるマスタ・セルＭは、スレーブ・セルＳの入力に
与えられる値を保持する。スレーブ・セルＳへの入力が
このように安定化されると、スレーブ・クロックＢがロ
ーからハイになって、マスタ・セルＭの内容がスレーブ
・セルＳのシリアル出力ＳＯに送られる。その後、スレ
ーブ・クロックＢは、ローに戻る。このことは、ＬＳＳ
Ｄレジスタ列を構成する機能レジスタの１つのマスタ／
スレーブ・ラッチに対する、シリアルモードの動作を与
える。

【００２４】ＬＳＳＤレジスタ列の動作を、図４に基づ
いて説明する。図４には、３つのマスタ／スレーブ・ラ
ッチが、直列シーケンスに接続されて示されている。第
１のマスタ・セル５０は、スキャン入力ＳＩ₁と機能入
力Ｘ₁を受信する。第１のマスタ・セル５０は、第１の
機能出力Ｙ₁を与える。マスタ・セル５０の出力はま
た、スレーブ・セル５２の入力に接続される。スレーブ
・セル５２からのシリアル出力ＳＯ₁は、第２のマスタ
・セル５４のシリアル入力ＳＩ₂に戻される。マスタ・
セル５４はまた、第２の機能入力Ｘ₂を受信する。第２
のマスタ・セル５４の出力は、第２の機能出力Ｙ₂を与
える。出力Ｙ₂はまた、第２のスレーブ・セル５６の入
力に接続される。スレーブ・セル５６の出力は、シリア
ル出力ＳＯ₂を与える。出力ＳＯ₂は、第３のマスタ・
セル５８のシリアル入力ＳＩ₃に戻される。第３のマス
タ・セル５８はまた、第３の機能入力Ｘ₃を受信する。
第３のマスタ・セル５８の出力は、第３の機能出力Ｙ₃
を与える。出力Ｙ₃はまた、第３のスレーブ・セル６０
の入力に接続される。レジスタ列の最終のスレーブ・セ
ル６０は、シリアル出力ＳＯ₃を与える。この出力ＳＯ
₃は、全レジスタ列のシリアル出力となる。

【００２５】ＬＳＳＤレジスタ列をパラレル・モードで
動作させるには、パラレル・データを、各マスタ・セル
の機能入力Ｘ₁，Ｘ₂，Ｘ₃に与え、機能クロックＣを
ローからハイへ、そしてローへとサイクルする。この場
合、他のクロック，スキャン・クロックＡ，およびスレ
ーブ・クロックＢはローのままである。その結果、機能
入力は、各マスタ・セル５０，５４，５８へクロック入
力され、関連する機能出力Ｙ₁，Ｙ₂，Ｙ₃を更新す
る。

【００２６】シリアル・モードでは、ＬＳＳＤ機能レジ
スタ列にデータをシリアルにシフトするには、機能クロ
ックＣをローに保持して、スキャン・クロックＡおよび
スレーブ・クロックＢを、互いに順次にサイクルする。
まず最初に、スキャン・クロックＡはハイにされ、スレ
ーブ・クロックＢはローのままとされる。次に、スキャ
ン・クロックＡがローに戻され、スレーブ・クロックＢ
がローからハイへ、そしてローへとサイクルされる。こ
のようにすることによって、関連するシリアル入力から
各マスタ・セルにシフトされ、そして関連するスレーブ
・セルへシフトされる。このようなスキャン・クロック
Ａ／スレーブ・クロックＢのシーケンスを３回繰り返す
ことによって、第１のマスタ・セル５０でのスキャン入
力ＳＩが、３つのマスタ／スレーブ・ラッチを経て送ら
れて、第３のスレーブ・セル６０のシリアル出力ＳＯ₃
に現れる。

【００２７】図１の既知の自己検査埋込みメモリ・アレ
イ回路２０′は、自己検査回路１８を有している。この
自己検査回路は、機能入力レジスタ列１２₁〜１２_nの
クロックＡおよびＢ（図示せず）をシーケンスして、既
知の入力データで、入力レジスタ１２₁〜１２_nの機能
性を検査する。機能入力レジスタ列が機能に対して検査
されるように、出力レジスタ列１４_a〜１４_mが、適切
な機能性に対してシリアルに検査される。機能入力およ
び出力レジスタは、図４において説明したように、機能
クロックＣ，スキャン・クロックＡ，スレーブ・クロッ
クＢを受信する。しかし、図１および図２においては、
これらクロックは、ブロック図を簡略にするため省略さ
れている。当業者であれば、機能入力レジスタ列および
機能出力レジスタ列を動作させるために、適当なクロッ
キング・シーケンスが与えられることを理解するであろ
う。

【００２８】入力および出力機能レジスタ列が検査され
ると、次にアレイ１０が、自己検査回路１８からの検査
ベクトルを用いて検査される。自己検査回路１８は、検
査ベクトルＴ₁〜Ｔ_nを送出する。検査ベクトルは、マ
ルチプレクサ１６の検査入力に与えられる。前述したよ
うに、マルチプレクサ１６の制御ライン（図示せず）
は、マルチプレクサの出力に接続される入力として、検
査入力Ｔ₁〜Ｔ_nを選択するように、セットされる。マ
ルチプレクサ１６のパラレル検査入力でのデータは、ア
レイ１０のパラレル入力Ｉ₁〜Ｉ_nに送られる。適当な
書込み信号（図示せず）が、自己検査回路１８からアレ
イ１０に供給され、アレイ１０は供給された検査データ
を適切に取込んで格納する。検査データがアレイ１０に
よって取込まれると、適当な読出し信号（図示せず）が
自己検査回路１８からアレイ１０に供給され、出力デー
タＤ₁〜Ｄ_mが、自己検査回路１８へのパラレル入力と
して、アレイ１０から取出される。出力ベクトルＤ₁〜
Ｄ_nは、元の検査ベクトルと比較されて、アレイ１０の
適切な機能性を調べる。１つの検査ベクトルでアレイ１
０を検査した後に、自己検査回路１８により発生された
連続走査ベクトルのシーケンスが、同様にアレイ１０を
通過して、アレイの種々の位置を検査する。

【００２９】“ｎ”本のパラレル・ラインを、自己検査
回路１８からマルチプレクサ１６へルーティングし、マ
ルチプレクサ１６の検査入力に検査ベクトルＴ₁〜Ｔ_n
を供給するには、十分な基板レイアウト・スペースが必
要とされる。同様に、アレイ１０の出力から自己検査回
路１８の入力への“ｍ”本のパラレル・ラインは、アレ
イ１０から自己検査回路１８へ出力データＤ₁〜Ｄ_mを
送るのに、十分な基板レイアウト・スペースを必要とす
る。さらに、マルチプレクサ１６自体は、アレイ１０へ
の“ｎ”入力の２：１選択を与えるためのスペースを必
要とする。スペースの要求に加えて、自己検査能力を有
するアレイ２０′に対するこの既知のトポロジは、正常
動作では、マルチプレクサ１６と、アレイ出力を自己検
査回路１８に接続する“ｍ”個の出力タップの容量性負
荷とによって導入される遅延のために、性能が制限され
ている。

【００３０】図２において、この発明は、正常動作にお
ける性能が改善され、アレイへのインタフェースがシリ
アルＬＳＳＤレジスタ列によって与えられる、スペース
の有効自己検査埋込みアレイを提供する。その結果、
“ｎ”本のパラレル入力ラインが除去され、入力マルチ
プレクサ１６が除去され、アレイの出力から自己検査回
路の入力への“ｍ”個のパラレル出力タップが除去され
る。代わりに、１本のスキャン入力データ・ラインが、
自己検査回路１８′から機能入力レジスタ列の初段の入
力レジスタへ設けられ、１本のシリアル出力データ・ラ
インが、機能出力レジスタ列の最終段の出力レジスタを
自己検査回路１８′に接続する。

【００３１】この発明によれば、機能入力レジスタ列１
２₁〜１２_nは、アレイ１０の各入力Ｉ₁，Ｉ₂…Ｉ_n
に接続される機能出力を有している。アレイ１０の出力
Ｏ₁，Ｏ₂…Ｏ_mは、機能出力レジスタ列１４₁，１４
₂…１４_mの各機能入力に接続される。機能入力レジス
タ列のＳＣＡＮＩＮは、自己検査回路１８′のシリア
ル出力に接続されて、シリアル入力データを受信し、一
方、機能出力レジスタ列のＳＣＡＮＯＵＴは、自己検
査回路１８′のシリアル入力に接続されて、シリアル出
力データを送出する。

【００３２】動作中、自己検査回路１８′は、その実行
入力１９に、自己検査実行命令を受信する。そして、自
己検査回路１８′の内部有限状態マシンが、検査ベクト
ルのシーケンスを機能入力レジスタ列に送るルーチンの
実行を開始して、アレイ１０を検査する。検査ベクトル
は、自己検査回路１８′のシリアル出力から、マスタ／
スレーブ・ラッチ１２₁，１２₂…１２_nが直列シーケ
ンスに形成された機能入力レジスタ列のＳＣＡＮＩＮ
へシリアルに送られる。元の検査データＴ₁〜Ｔ_nは、
前述した適当なスキャン・クロックＡおよびスレーブ・
クロックＢのシーケンス（これらクロックは、図２の簡
略化されたブロック図には示されていない）を用いて入
力レジスタへシリアルにロードされる。元の検査ベクト
ルが機能入力レジスタ列にシリアルにロードされると、
適当な書込み信号（図示せず）が自己検査回路１８′か
らアレイ１０へ供給され、アレイ１０はそのパラレル入
力Ｉ₁，Ｉ₂…Ｉ_nに供給される検査ベクトルを取込
む。これら検査ベクトルは、機能入力レジスタ列１２₁
〜１２_nの各機能出力から与えられる。

【００３３】次に、適当な読出し信号（図示せず）が、
自己検査回路１８′からアレイ１０に供給されて、アレ
イ１０の格納データが取出される。機能出力レジスタ列
の機能クロックＣ（図示せず）はサイクルされ、その結
果、機能出力レジスタ列は、その機能入力にパラレル
に、アレイ１０の出力Ｏ₁，Ｏ₂…Ｏ_mに発生するデー
タを取込む。出力結果を集めるには、機能出力レジスタ
列を、シリアル・モードで動作させ、ＳＣＡＮＯＵＴ
からのデータ内容をシリアルに、自己検査回路１８′の
シリアル入力に送る。前述したように、機能出力レジス
タ列の機能クロックＣはローに保たれ、一方、スキャン
・クロックＡおよびスレーブ・クロックＢ（図示せず）
は、適切にシーケンスされ、データは、機能出力レジス
タを経て、自己検査回路１８′にシリアルにシフトされ
る。自己検査回路１８′が、アレイ１０の格納データを
受信すると、取出されたデータが元の検査ベクトルと比
較されて、アレイの適切な機能性を調べる。これは、ア
レイ１０のすべてのセルを検査するのに必要な回数だ
け、新しい検査ベクトルで繰り返される。すべての検査
が終了すると、合格／不合格状態が、埋込みアレイ１０
に対して調べられた機能性に従って、自己検査回路１
８′から出力２１へ送られる。

【００３４】自己検査回路１８′の内部状態マシン（図
２）は、図６に示されるフローチャートに従って構成さ
れる。自己検査回路１８′の実行入力１９に実行信号が
受信される。この場合、状態マシンは、アイドル状態６
２にされ、ステップ６４に進む。ステップ６４では、最
初の検査ベクトルが用意されて、機能入力レジスタ列に
送られる。ステップ６６および６８では、スキャン・ク
ロックＡおよびスレーブ・クロックＢがシリアルにシー
ケンスされて、最初の検査ベクトルの最初のデータビッ
トを、機能入力レジスタ列に送る。ステップ７０では、
最初の検査ベクトルの最終データビットが送出されたか
否かが調べられる。最初の検査ベクトルの最終データビ
ットが送出されなかった場合には、ステップ６６および
６８が再び繰り返されて、最初の検査ベクトルの連続す
るデータビットを送出する。最初の検査ベクトルの最終
データビットが送出されると、状態マシンはステップ７
２に進む。ステップ７２では、機能入力レジスタ列にロ
ードされたデータが、機能入力レジスタ列からパラレル
に転送され、アレイ１０に書込まれる。ステップ７４で
は、アレイ１０から格納データが読出され、機能出力レ
ジスタ列にパラレルにロードされる。ステップ７６およ
び７８では、スキャン・クロックＡおよびスレーブ・ク
ロックＢが再びサイクルされて、機能出力レジスタ列か
ら自己検査回路へ、データをシフトする（一度に１ビッ
ト）。取出された回収データは、最初の検査ベクトルの
対応するビットと比較されて、アレイ１０の適切な機能
性が調べられる。回収検査ベクトルの特定のビットが、
最初の検査ベクトルの対応ビットに一致しなければ、ス
テップ８２で誤り状態が報告され、状態マシンはそのア
イドル状態６２に戻る。データビットが最初の検査ベク
トルの対応データビットに一致するとすれば、状態マシ
ンは、ステップ８４に移る。このステップでは、すべて
のデータビットが機能出力レジスタ列から回収されたか
否かを調べる。最後のデータビットが取出されなかった
ならば、状態マシンはステップ７６，７８，８０を繰り
返して、回収検査ベクトルの連続するデータビットを検
査する。回収検査ベクトルが最初の検査ベクトルと完全
に比較されると、状態マシンはステップ８６に進む。こ
のステップでは、アレイ１０を検査するのに利用される
すべての検査ベクトルがアレイを通過したか否かを調べ
る。アレイ１０のすべての位置が適切に検査されたなら
ば、状態マシンは誤りを報告することなしに、そのアイ
ドル状態６２に戻る。そうでなければ、一定のシーケン
スの次の検査ベクトルが与えられ、ステップ６６に戻
り、新しい検査ベクトルをアレイ１０に送る。

【００３５】明らかなように、自己検査回路へのパラレ
ル入力および自己検査回路からのパラレル出力は、マル
チプレクサと共に除去されて、埋込みアレイが設けられ
る機能デバイス上でのスペース利用を改善している。ま
た、正常動作に対して、機能入力からアレイ１０の入力
への伝播遅延は、マルチプレクサ１６′の除去によって
最小化された。さらに、アレイ１０の出力ノードＯ₁，
Ｏ₂…Ｏ_mでの出力キャパシタンスは、従来技術の回路
で必要とされるパラレル出力タップを除去することによ
って、減少した。したがって、改善されたスペース効率
と、正常動作中の改善されたメモリ入力／出力アクセス
を有する、自己検査回路を持つアレイを開示した。

【００３６】この発明を、特に好適な実施例で説明した
が、当業者であれば、形態または細部の種々の変更を、
この発明の趣旨と範囲から逸脱することなく、行うこと
ができることがわかる。

【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。（１）メモリ・アレイを自己検査する方法であって、元
の検査パターンを、シリアル・フォーマットで、第１の
標準演算レジスタにロードするステップと、前記元の検
査パターンを、パラレル・フォーマットで、第１の標準
演算レジスタから前記メモリ・アレイに転送して、格納
された検査パターンを作成するステップと、前記格納さ
れた検査パターンを、パラレル・フォーマットで、前記
メモリ・アレイから第２の標準演算レジスタにアンロー
ドするステップと、前記格納された検査パターンを、取
出された検査パターンとして、シリアル・フォーマット
で、第２の標準演算レジスタから比較デバイスへ送出す
るステップと、取出された検査パターンを、前記元の検
査パターンと比較するステップと、を含む方法。（２）前記第１および第２の標準演算レジスタの各々
が、関連するレジスタがシリアル・データを受信し転送
することを可能にするために、第１の状態と第２の状態
との間で動作するスキャン・クロック信号を受信するス
キャン・クロック入力と、関連する前記レジスタがパラ
レル・データを受信し転送することを可能にするため
に、第１の状態と第２の状態との間で動作する機能クロ
ック信号を受信する機能クロック入力とを有する、請求
項１に記載の方法であって、前記第１の標準演算レジス
タにロードするステップは、第１の標準演算レジスタに
送られてきた前記スキャン・クロック信号を、複数回サ
イクルして、第１の標準演算レジスタが、前記元の検査
パターンをシリアル・フォーマットで受信することを可
能にするステップを含み、前記第２の標準演算レジスタ
にアンロードするステップは、第２の標準演算レジスタ
に送られてきた前記機能クロック信号をサイクルして、
第２の標準演算レジスタが、前記格納された検査パター
ンをパラレル・フォーマットで受信することを可能にす
るステップを含み、前記比較デバイスへの送出ステップ
は、第２の標準演算レジスタに送られてきた前記スキャ
ン・クロック信号を複数回サイクルして、第２の標準演
算レジスタが、格納された検査パターンをシリアル・フ
ォーマットで送出することを可能にするステップを含
む、方法。（３）自己検査能力を有するメモリ回路であって、デー
タを格納するメモリ手段と、前記メモリ手段に入力イン
タフェース境界を与える入力レジスタ列と、前記メモリ
手段に出力インタフェース境界を与える出力レジスタ列
と、前記入力レジスタ列に元の検査データをシリアルに
ロードする手段と、前記入力レジスタ列にロードされた
データを、前記メモリ手段にパラレルに格納する手段
と、前記メモリ手段に格納されたデータを取出し、取出
されたデータを、前記出力レジスタ列にパラレルにロー
ドする手段と、前記出力レジスタ列から、前記取出され
たデータをシリアルに受信し、受信した前記取出された
データを前記元の検査データと比較する手段と、を備え
るメモリ回路。（４）前記入力レジスタ列は、複数のマスタ／スレーブ
・ラッチを直列シーケンス中に備え、前記直列シーケン
スの複数のマスタ／スレーブ・ラッチのうちの初段のラ
ッチは、前記シリアルにロードする手段から、前記元の
検査データを受信するシリアル入力を有し、前記直列シ
ーケンスの複数のマスタ／スレーブ・ラッチのうちの他
の各ラッチは、前記直列シーケンスにおける前段のマス
タ／スレーブ・ラッチのシリアル出力に接続されたシリ
アル入力を有し、各マスタ／スレーブ・ラッチは、各機
能データを受信する機能入力と、前記メモリ手段の各入
力に接続され、前記各マスタ／スレーブ・ラッチのデー
タ内容を送出する機能出力と、前記ロード手段の各出力
に接続され、各マスタ／スレーブ・ラッチに、そのシリ
アル入力またはその機能入力からデータをラッチさせる
各クロック信号を受信する、スキャン・クロック入力お
よび機能クロック入力とを有する、上記（３）に記載の
メモリ回路。（５）前記シリアルにロードする手段が、前記直列シー
ケンスにおける複数のマスタ／スレーブ・ラッチのうち
の前記初段のラッチのシリアル入力にシリアルに送られ
た前記元の検査データに相当するデータの直列シーケン
スを発生する、有限状態マシンを有する、上記（４）に
記載のメモリ回路。（６）前記メモリ回路が、多機能論理デバイス内に埋込
まれている、上記（５）に記載のメモリ回路。（７）前記出力レジスタ列が、複数のマスタ／スレーブ
・ラッチを直列シーケンス中で有し、前記直列シーケン
スにおける複数のマスタ／スレーブ・ラッチのうちの最
終段のラッチは、前記受信および比較手段に、前記取出
されたデータをシリアルに送出するシリアル出力を有
し、前記直列シーケンスにおける複数のマスタ／スレー
ブ・ラッチのうちの他の各ラッチは、前記直列シーケン
スにおける次段のマスタ／スレーブ・ラッチのシリアル
入力に接続されたシリアル出力を有し、各マスタ／スレ
ーブ・ラッチは、前記メモリ手段の各出力に接続され、
前記メモリ手段に格納され、かつ、前記メモリ手段から
取出された前記データの相当ビットを受信する機能入力
と、前記取出しおよびロード手段と前記受信手段の各出
力に接続され、各マスタ／スレーブ・ラッチに、そのシ
リアル入力またはその機能入力からデータをラッチさせ
る、スキャン・クロックおよび機能クロック入力とを有
する、上記（３）に記載のメモリ回路。（８）前記シリアルにロードする手段は、前記入力レジ
スタ列に送られる前記元の検査データに相当する、デー
タの直列シーケンスを発生する有限状態マシンを有す
る、上記（３）に記載のメモリ回路。（９）前記メモリ回路が、多機能論理デバイス内に埋込
まれている、上記（３）に記載のメモリ回路。（１０）自己検査能力を有するメモリ回路であって、デ
ータを格納するメモリ手段と、前記メモリ手段に入力お
よび出力インタフェース境界を与えるレジスタ列とを備
え、前記レジスタ列の入力サブセットは、前記入力イン
タフェース境界を与え、前記レジスタ列の出力サブセッ
トは、前記出力インタフェース境界を与え、前記レジス
タ列の入力サブセットに、元の検査データをシリアルに
ロードする手段と、前記レジスタ列の入力サブセットに
ロードされたデータを、前記メモリ手段にパラレルに格
納する手段と、前記メモリ手段に格納されたデータを取
出し、取出されたデータを、前記レジスタ列の出力サブ
セットにパラレルにロードする手段と、前記レジスタ列
の出力サブセットから、前記取出されたデータをシリア
ルに受信し、受信した前記取出しデータを前記元の検査
データと比較する手段と、を備えるメモリ回路。（１１）前記レジスタ列は、複数のマスタ／スレーブ・
ラッチを直列シーケンスに備え、前記直列シーケンスの
初段のマスタ／スレーブ・ラッチは、前記ロード手段か
ら前記元の検査データをシリアルに受信するシリアル入
力を有し、前記直列シーケンスの最終段のマスタ／スレ
ーブ・ラッチは、前記取出されたデータを、受信および
比較する前記手段にシリアルに送出するシリアル出力を
有し、前記直列シーケンスの他の各マスタ／スレーブ・
ラッチは、前記直列シーケンスにおける前段のマスタ／
スレーブ・ラッチのシリアル出力に接続されたシリアル
入力と、前記直列シーケンスにおける次段のマスタ／ス
レーブ・ラッチのシリアル入力に接続されたシリアル出
力とを有し、各マスタ／スレーブ・ラッチは、機能入力
と、機能出力と、スキャン・クロック入力と、機能クロ
ック入力とを有し、前記クロック入力は、前記ロード手
段および前記取出し手段に接続され、各マスタ／スレー
ブ・ラッチに、そのシリアル入力またはその機能入力か
らデータをラッチさせる各クロック信号を受信し、前記
入力サブセットに関連した前記マスタ／スレーブ・ラッ
チは、前記メモリ手段の各入力に接続され、前記メモリ
手段の入力サブセットにロードされた前記元の検査デー
タを、前記メモリ手段にパラレルに送る機能出力を有
し、前記出力サブセットに関連した前記マスタ／スレー
ブ・ラッチは、前記メモリ手段の各出力に接続され、前
記メモリ手段から、前記演算されたデータをパラレルに
受信する機能入力を有する、上記（１０）に記載のメモ
リ回路。（１２）前記ロード手段は、前記直列シーケンスの前記
初段のマスタ／スレーブ・ラッチのシリアル入力にシリ
アルに送られる前記元の検査データに相当するデータの
直列シーケンスを発生し、前記レジスタ列の前記入力サ
ブセットにロードする、有限状態マシンを有する、上記
（１１）に記載のメモリ回路。（１３）多機能論理デバイス内に埋込まれている、上記
（１１）に記載のメモリ回路。（１４）前記ロード手段は、前記レジスタ列にシリアル
に送られる前記元の検査データに相当するデータの直列
シーケンスを発生し、前記レジスタ列の前記入力サブセ
ットにロードする、有限状態マシンを有する、上記（１
０）に記載のメモリ回路。（１５）多機能論理デバイス内に埋込まれている、上記
（１０）に記載のメモリ回路。

【図面の簡単な説明】

【図１】既知の自己検査アレイ回路のブロック図であ
る。

【図２】この発明による自己検査アレイ回路のブロック
図である。

【図３】多機能論理デバイス内に埋込まれた、この発明
の自己検査メモリ回路を示す簡略図である。

【図４】ＬＳＳＤレジスタ列の機能ブロック図である。

【図５】ＬＳＳＤレジスタ列の１つのマスタ／スレーブ
・セルの概略図である。

【図６】内部状態マシンの構成を示すフローチャートで
ある。

【符号の説明】

１０アレイ１２入力レジスタ１４出力レジスタ１８′ 自己検査回路２０埋込みアレイ５０，５４，５８マスタ・セル５２，５６，６０スレーブ・セル

Claims

【特許請求の範囲】

【請求項１】メモリ・アレイを自己検査する方法であっ
て、元の検査パターンを、シリアル・フォーマットで、第１
の標準演算レジスタにロードするステップと、前記元の検査パターンを、パラレル・フォーマットで、
第１の標準演算レジスタから前記メモリ・アレイに転送
して、格納された検査パターンを作成するステップと、前記格納された検査パターンを、パラレル・フォーマッ
トで、前記メモリ・アレイから第２の標準演算レジスタ
にアンロードするステップと、前記格納された検査パターンを、取出された検査パター
ンとして、シリアル・フォーマットで、第２の標準演算
レジスタから比較デバイスへ送出するステップと、取出された検査パターンを、前記元の検査パターンと比
較するステップと、を含む方法。
【請求項２】前記第１および第２の標準演算レジスタの
各々が、関連するレジスタがシリアル・データを受信し
転送することを可能にするために、第１の状態と第２の
状態との間で動作するスキャン・クロック信号を受信す
るスキャン・クロック入力と、関連する前記レジスタが
パラレル・データを受信し転送することを可能にするた
めに、第１の状態と第２の状態との間で動作する機能ク
ロック信号を受信する機能クロック入力とを有する、請
求項１に記載の方法であって、前記第１の標準演算レジスタにロードするステップは、
第１の標準演算レジスタに送られてきた前記スキャン・
クロック信号を、複数回サイクルして、第１の標準演算
レジスタが、前記元の検査パターンをシリアル・フォー
マットで受信することを可能にするステップを含み、前記第２の標準演算レジスタにアンロードするステップ
は、第２の標準演算レジスタに送られてきた前記機能ク
ロック信号をサイクルして、第２の標準演算レジスタ
が、前記格納された検査パターンをパラレル・フォーマ
ットで受信することを可能にするステップを含み、前記比較デバイスへの送出ステップは、第２の標準演算
レジスタに送られてきた前記スキャン・クロック信号を
複数回サイクルして、第２の標準演算レジスタが、格納
された検査パターンをシリアル・フォーマットで送出す
ることを可能にするステップを含む、方法。
【請求項３】自己検査能力を有するメモリ回路であっ
て、データを格納するメモリ手段と、前記メモリ手段に入力インタフェース境界を与える入力
レジスタ列と、前記メモリ手段に出力インタフェース境界を与える出力
レジスタ列と、前記入力レジスタ列に元の検査データをシリアルにロー
ドする手段と、前記入力レジスタ列にロードされたデータを、前記メモ
リ手段にパラレルに格納する手段と、前記メモリ手段に格納されたデータを取出し、取出され
たデータを、前記出力レジスタ列にパラレルにロードす
る手段と、前記出力レジスタ列から、前記取出されたデータをシリ
アルに受信し、受信した前記取出されたデータを前記元
の検査データと比較する手段と、を備えるメモリ回路。
【請求項４】前記入力レジスタ列は、複数のマスタ／ス
レーブ・ラッチを直列シーケンス中に備え、前記直列シーケンスの複数のマスタ／スレーブ・ラッチ
のうちの初段のラッチは、前記シリアルにロードする手
段から、前記元の検査データを受信するシリアル入力を
有し、前記直列シーケンスの複数のマスタ／スレーブ・ラッチ
のうちの他の各ラッチは、前記直列シーケンスにおける
前段のマスタ／スレーブ・ラッチのシリアル出力に接続
されたシリアル入力を有し、各マスタ／スレーブ・ラッチは、各機能データを受信す
る機能入力と、前記メモリ手段の各入力に接続され、前
記各マスタ／スレーブ・ラッチのデータ内容を送出する
機能出力と、前記ロード手段の各出力に接続され、各マ
スタ／スレーブ・ラッチに、そのシリアル入力またはそ
の機能入力からデータをラッチさせる各クロック信号を
受信する、スキャン・クロック入力および機能クロック
入力とを有する、請求項３記載のメモリ回路。
【請求項５】前記シリアルにロードする手段が、前記直
列シーケンスにおける複数のマスタ／スレーブ・ラッチ
のうちの前記初段のラッチのシリアル入力にシリアルに
送られた前記元の検査データに相当するデータの直列シ
ーケンスを発生する、有限状態マシンを有する、請求項
４記載のメモリ回路。
【請求項６】前記メモリ回路が、多機能論理デバイス内
に埋込まれている、請求項５記載のメモリ回路。
【請求項７】前記出力レジスタ列が、複数のマスタ／ス
レーブ・ラッチを直列シーケンス中で有し、前記直列シーケンスにおける複数のマスタ／スレーブ・
ラッチのうちの最終段のラッチは、前記受信および比較
手段に、前記取出されたデータをシリアルに送出するシ
リアル出力を有し、前記直列シーケンスにおける複数のマスタ／スレーブ・
ラッチのうちの他の各ラッチは、前記直列シーケンスに
おける次段のマスタ／スレーブ・ラッチのシリアル入力
に接続されたシリアル出力を有し、各マスタ／スレーブ・ラッチは、前記メモリ手段の各出
力に接続され、前記メモリ手段に格納され、かつ、前記
メモリ手段から取出された前記データの相当ビットを受
信する機能入力と、前記取出しおよびロード手段と前記
受信手段の各出力に接続され、各マスタ／スレーブ・ラ
ッチに、そのシリアル入力またはその機能入力からデー
タをラッチさせる、スキャン・クロックおよび機能クロ
ック入力とを有する、請求項３記載のメモリ回路。
【請求項８】前記シリアルにロードする手段は、前記入
力レジスタ列に送られる前記元の検査データに相当す
る、データの直列シーケンスを発生する有限状態マシン
を有する、請求項３記載のメモリ回路。
【請求項９】前記メモリ回路が、多機能論理デバイス内
に埋込まれている、請求項３記載のメモリ回路。
【請求項１０】自己検査能力を有するメモリ回路であっ
て、データを格納するメモリ手段と、前記メモリ手段に入力および出力インタフェース境界を
与えるレジスタ列とを備え、前記レジスタ列の入力サブ
セットは、前記入力インタフェース境界を与え、前記レ
ジスタ列の出力サブセットは、前記出力インタフェース
境界を与え、前記レジスタ列の入力サブセットに、元の検査データを
シリアルにロードする手段と、前記レジスタ列の入力サブセットにロードされたデータ
を、前記メモリ手段にパラレルに格納する手段と、前記メモリ手段に格納されたデータを取出し、取出され
たデータを、前記レジスタ列の出力サブセットにパラレ
ルにロードする手段と、前記レジスタ列の出力サブセットから、前記取出された
データをシリアルに受信し、受信した前記取出しデータ
を前記元の検査データと比較する手段と、を備えるメモ
リ回路。