JP2011163961A - 半導体集積回路および半導体集積回路の試験装置、試験方法 - Google Patents

Abstract

【課題】半導体集積回路の回路規模を増大させずにスキャン試験の試験時間を短縮する。
【解決手段】半導体集積回路は、スキャンチェーン回路（２０）と、結果評価回路（３０／３１，４０，５０）とを具備する。スキャンチェーン回路（２０）は、スキャンインデータ（ＳＩ）に含まれるテストデータ（Ｓ１−１，２…）を取り込んでスキャンテストを行う。結果評価回路（３０／３１，４０，５０）は、テストデータと同じデータ量を有してスキャンインデータに含まれるスキャンテストの期待値（Ｄ１，Ｄ２…）を取り込んでスキャンテストの結果を評価する。
【選択図】図１

Description

本発明は、半導体集積回路および半導体集積回路の試験装置、試験方法に関する。

近年、電気製品の価格が下降し、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）のコストダウンが一層強く求められている。ＬＳＩチップのコストには試験費用も含まれており、テストコスト低減がコスト削減の一つの課題となっている。テストコスト低減の施策として、複数個のＬＳＩチップを一度に並列にテストする方法がある。しかし、試験装置には試験に使用できるピン数に制限がある。したがって、より多くのチップを並列にテストをするためには、ＬＳＩチップ一個当たりのテスト用端子を少なくしなければならない。スキャンテストにおいては、試験するときに試験データを各フリップフロップに設定したり、試験結果を出力したりするためにフリップフロップをシフトレジスタ化する数（以降、スキャンチェーン数と称す）を削減してテスト用端子を削減する。スキャンイン端子、スキャンアウト端子を削減することはできるが、シフトレジスタを構成するスキャンチェーン一本あたりのフリップフロップ数が多くなる。そのため、スキャンテスト時のデータ入出力シフトに要する時間が伸び、テストコストが増大する。

テスト用端子を増やさずに検査時間を短縮する技術として、特開２００８−１０２０４５号公報に開示される半導体集積回路が知られる。この半導体集積回路は、組み合わせ回路と、複数のスキャンチェーンと、出力圧縮回路と、期待値保持回路と、期待値判定回路とからなる。出力圧縮回路は、この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力され、スキャンチェーンの出力を集計する。期待値保持回路は、外部から期待値の書き込みを行うことができる。期待値判定回路は、出力圧縮回路の圧縮した出力と期待値保持回路の期待値とを入力する。期待値判定回路は、出力圧縮回路の圧縮出力と期待値保持回路の期待値を比較し、判定結果を１出力端子から外部出力する。

この技術では、事前にスキャンイン端子より期待値保持回路にスキャンテスト期待値を転送しておき、スキャンテスト実行後に出力圧縮回路でテスト結果を圧縮して期待値保持回路で保持する。その圧縮されたスキャンテスト期待値と圧縮後のテスト結果とを期待値判定回路にて判定する。そのため、外部からの期待値設定により出力判定するため期待値保持回路および出力圧縮回路を内蔵する必要があり、回路規模が大きくなってしまう。

特開２００８−１０２０４５号公報

本発明は、回路規模を増大させずにスキャン試験の試験時間を短縮することができる半導体集積回路および試験方法を提供する。

以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体集積回路は、スキャンチェーン回路（２０）と、結果評価回路（３０／３１，４０，５０）とを具備する。スキャンチェーン回路（２０）は、スキャンインデータ（ＳＩ）に含まれるテストデータ（Ｓ１−１，２…）を取り込んでスキャンテストを行う。結果評価回路（３０／３１，４０，５０）は、テストデータと同じデータ量を有してスキャンインデータに含まれるスキャンテストの期待値（Ｄ１，Ｄ２…）を取り込んでスキャンテストの結果を評価する。

本発明の他の観点では、半導体集積回路の試験装置は、上記半導体集積回路に、スキャンクロックと、テストデータおよび試験結果の期待値とを供給する。また、半導体集積回路の試験方法は、スキャンインデータに含まれるテストデータをスキャンチェーン回路に入力するステップと、テストデータと同じデータ量を有してスキャンインデータに含まれるスキャンテストの期待値を結果評価回路に入力するステップと、スキャンチェーン回路から出力されるスキャンテストの結果を期待値に基づいて評価するステップとを具備する。

本発明によれば、回路規模を増大させずにスキャン試験の試験時間を短縮することができる半導体集積回路および試験方法を提供することができる。

本発明の第１の実施の形態に係る半導体集積回路の構成を示す図である。 本発明の第１の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。 本発明の第２の実施の形態に係る半導体集積回路の構成を示す図である。 本発明の第２の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。 本発明の第３の実施の形態に係る半導体集積回路の試験システムの構成を示す図である。

図面を参照して本発明を実施するための形態を説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置は、複数のスキャン回路１０を具備する。スキャン回路１０は、フリップフロップ２２〜２４と、期待値抽出回路３０と、判定回路４０と、スキャンイン端子１１と、スキャンクロック端子１３と、スキャンモード切り替え端子１４と、結果出力端子５２とを備える。

スキャンイン端子１１は、スキャンチェーン２０にセットするテストデータ、期待値データを含むスキャンインデータＳＩを入力する端子である。スキャンクロック端子１３は、スキャンシフト動作、キャプチャー動作を進行するためのスキャンクロックＳＣを供給する端子である。スキャンモード切り替え端子１４は、通常動作モードとスキャンシフトモードとを切り替える端子である。キャプチャー動作は、通常動作モードに切り替えてスキャンクロックＳＣが１パルス入力されることにより実現される。

フリップフロップ２２〜２４は、スキャン試験を実施するときにシフトレジスタとして機能するスキャンチェーン２０を形成する。期待値抽出回路３０は、スキャンクロックＳＣの立ち下がりエッジに同期して動作するフリップフロップ３２を備え、スキャンインデータＳＩから期待値を抽出して判定回路４０に供給する。判定回路４０は、期待値抽出回路３０から出力される期待値ＥＯに基づいて、スキャンチェーン２０の出力であるスキャンアウトデータＳＯの良否を判定し、結果保持回路５０に出力する。

スキャンイン端子１１から入力されるスキャンインデータＳＩは、スキャンチェーン２０と期待値抽出回路３０とに供給される。スキャンチェーン２０と、期待値抽出回路３０とは、スキャンクロックＳＣの逆相のエッジのタイミングで動作する。ここでは、スキャンチェーン２０は、スキャンクロックＳＣの立ち上がりエッジに同期して動作し、期待値抽出回路３０は、スキャンクロックＳＣの立ち下がりエッジに同期して動作する。したがって、スキャンチェーン２０では、シフトレジスタを形成しているフリップフロップ２２〜２４は、スキャンインデータＳＩをスキャンクロックＳＣの立ち上がりエッジに同期して順にシフトし、最終段のフリップフロップ２４の出力ノードからスキャンアウトデータＳＯを判定回路４０に出力する。一方、期待値抽出回路３０では、フリップフロップ３２は、スキャンインデータＳＩをスキャンクロックＳＣの立ち下がりエッジに同期して取り込み、期待値データＥＯを判定回路４０に出力する。

判定回路４０は、スキャンアウトデータＳＯと期待値データＥＯとを１ビット毎に比較し、判定結果を結果保持回路５０に出力する。結果保持回路５０は、不良を示す判定結果を受けたときに試験終了時まで保持して結果出力端子５２から出力する。また、結果保持回路５０は、複数のスキャン回路１０の判定結果を入力する。いずれか１つのスキャン回路１０の判定結果に不良があっても、その結果を保持する。したがって、結果出力端子５２は、試験の途中で検出される不良を全て集約して半導体集積回路の外部に示すことになる。

図２は、第１の実施の形態に係る半導体集積回路のスキャン試験時の動作を説明するタイミングチャートである。図２（ａ）に示されるように、スキャンクロックＳＣの立ち上がりエッジのタイミングを示す時刻ｔｕｘ（ｘ＝１、２、…）、立ち下がりエッジのタイミングを示す時刻ｔｄｘ（ｘ＝１、２、…）と、各信号が示すデータ（値）とを参照して説明する。

時刻ｔｕ１〜時刻ｔｄ３を含む期間は、第１のパターンのスキャンインデータＳＩが入力されてスキャンチェーン２０に設定されるスキャンシフト期間Ｓ１である。時刻ｔｕ４〜時刻ｔｄ４を含む期間は、設定されたデータに基づいて演算された組み合わせ回路の演算結果をスキャンチェーン２０に含まれる各フリップフロップ２２〜２４に取り込むキャプチャー期間Ｃ１である。キャプチャー期間Ｃ１に続いて、時刻ｔｕ５〜時刻ｔｄ７を含む期間は、第２のパターンのスキャンインデータＳＩが入力されてスキャンチェーン２０に設定されるスキャンシフト期間Ｓ２であり、同時に第１のパターンによる試験結果がスキャンチェーン２０をシフトして判定回路４０に順に送られる。また、スキャンシフト期間Ｓ２のスキャンインデータＳＩには、第１のパターンによる試験の期待値データが含まれる。

時刻を追って順に説明する。スキャンシフト期間Ｓ１では、動作モードは、スキャンモード切り替え端子１４に印加される信号に基づいて、スキャンシフトモードに切り替えられる。スキャンイン端子１１からスキャンインデータＳＩが入力される（図２（ｂ））。スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ１）において、スキャンチェーン２０に含まれるフリップフロップ２２〜２４は、前段の回路の出力を取り込む。フリップフロップ２２は、スキャンイン端子１１に入力された第１のパターンのデータＳ１−１を取り込んで出力する（図２（ｃ））。フリップフロップ２３はフリップフロップ２２の出力を、フリップフロップ２４はフリップフロップ２３の出力をそれぞれ取り込んで出力するが、ここでは不定データであるため、図２にはデータｘと表示される（図２（ｄ）（ｅ））。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ２）では、フリップフロップ２２は、スキャンイン端子１１に入力されたデータＳ１−２を取り込んで出力する（図２（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ１−１を取り込んで出力する（図２（ｄ））。フリップフロップ２４は、フリップフロップ２３の不定データｘを取り込んで出力する（図２（ｅ））。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ３）では、フリップフロップ２２は、スキャンイン端子１１に入力されたデータＳ１−３を取り込んで出力する（図２（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ１−２を取り込んで出力する（図２（ｄ））。フリップフロップ２４は、フリップフロップ２３の出力データＳ１−１を取り込んで出力する（図２（ｅ））。この状態で、スキャンチェーン２０に含まれる全てのフリップフロップに第１のパターンのデータがセットされたことになる。

キャプチャー期間Ｃ１となり、動作モードは、通常動作モードに切り替わる。スキャンチェーン２０は、一旦解放され、通常モード論理で１クロック分の回路動作が行われる（以降、キャプチャー動作と称す）。したがって、スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ４）において、スキャンチェーン２０に含まれるフリップフロップ２２〜２４は、論理演算結果であるデータＤ３ｏ、Ｄ２ｘ、Ｄ１ｏを取り込む（図２（ｃ）〜（ｅ））。ここでは、データＤ１ｏ、Ｄ３ｏは、演算回路に故障が無く、論理演算結果が期待値Ｄ１、Ｄ３と等価な値であることを示す。また、データＤ２ｘは、論理回路に故障が有り、論理演算結果が期待値Ｄ２と異なる値であることを示す。

キャプチャー期間Ｃ１において、スキャンイン端子１１にはスキャンインデータＳＩに期待値データＤ１が入力される。スキャンクロックＳＣの立ち下がりエッジ（時刻ｔｄ４）に、期待値抽出回路３０のフリップフロップ３２は、期待値データＤ１を取り込んで出力する（図２（ｆ））。ここで、判定回路４０には、スキャンチェーン２０（フリップフロップ２４）の出力であるスキャンアウトデータＳＯと、期待値抽出回路３０から出力される期待値ＥＯ（フリップフロップ３２の出力）とが供給され、判定されるデータが揃うことになる。判定回路４０は、スキャンアウトデータＳＯが新しいデータに切り替わるスキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ５）までの期間に、スキャンアウトデータＳＯと期待値ＥＯとを比較し、良否を判定する。スキャンアウトデータＳＯはデータＤ１ｏ、期待値ＥＯはデータＤ１を示し、スキャンアウトデータＳＯと期待値ＥＯとが一致し、判定回路４０は良好と判定する。判定結果ＪＯは、次の立ち上がりエッジ（時刻ｔｕ５）に同期して出力される。

キャプチャー期間Ｃ１が終了すると、動作モードがスキャンシフトモードに切り替えられ、スキャンシフト期間Ｓ２となる。スキャンイン端子１１には、スキャンインデータＳＩとして第２のパターンのデータＳ２−１が入力される。スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ５）に同期して、フリップフロップ２２は、第２のパターンのデータＳ２−１を取り込んで出力する。フリップフロップ２３は、フリップフロップ２２の出力データＤ３ｏを取り込んで出力する。フリップフロップ２４は、フリップフロップ２３の出力データＤ２ｘを取り込んで出力する。

スキャンクロックＳＣの立ち下がりエッジ（時刻ｔｄ５）では、スキャンイン端子１１には、スキャンインデータＳＩとして期待値データＤ２が入力されており（図２（ｂ））、期待値抽出回路３０は、期待値データＤ２を取り込んで期待値ＥＯとして出力する（図２（ｆ））。判定回路４０は、スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ６）までの期間に、スキャンアウトデータＳＯと期待値ＥＯとを比較し、良否を判定する。スキャンアウトデータＳＯはデータＤ２ｘ、期待値ＥＯはデータＤ２を示し、スキャンアウトデータＳＯと期待値ＥＯとが不一致であり、判定回路４０は不良と判定する。判定結果ＪＯは、次の立ち上がりエッジ（時刻ｔｕ６）に同期して出力される（図２（ｇ））。結果保持回路５０は、判定結果ＪＯが“不良”を示すため、その結果を試験終了まで保持して結果出力ＲＯに“不良”を示す（図２（ｈ））。したがって、結果出力端子５２は、試験終了まで“不良”を示すことになる。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ６）に同期して、フリップフロップ２２は、第２のパターンのデータＳ２−２を取り込んで出力する（図２（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ２−１を取り込んで出力する（図２（ｄ））。フリップフロップ２４は、フリップフロップ２３の出力データＤ３ｏを取り込んで出力する（図２（ｅ））。

スキャンクロックＳＣの立ち下がりエッジ（時刻ｔｄ６）では、スキャンイン端子１１には、スキャンインデータＳＩとして期待値データＤ３が入力されており（図２（ｂ））、期待値抽出回路３０は、期待値データＤ３を取り込んで期待値ＥＯとして出力する（図２（ｆ））。判定回路４０は、スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ７）までの期間に、スキャンアウトデータＳＯと期待値ＥＯとを比較し、良否を判定する。スキャンアウトデータＳＯはデータＤ３ｏ、期待値ＥＯはデータＤ３を示し、スキャンアウトデータＳＯと期待値ＥＯとが一致し、判定回路４０は良好と判定する。判定結果ＪＯは、次の立ち上がりエッジ（時刻ｔｕ７）に同期して出力される（図２（ｇ））。結果保持回路５０は、“不良”を示す結果を保持しているため、結果出力ＲＯに“不良”を示す（図２（ｈ））。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ７）に同期して、フリップフロップ２２は、第２のパターンのデータＳ２−３を取り込んで出力する（図２（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ２−２を取り込んで出力する（図２（ｄ））。フリップフロップ２４は、フリップフロップ２３の出力データＳ２−１を取り込んで出力する（図２（ｅ））。スキャンチェーン２０に含まれる全てのフリップフロップ２２〜２４に第２のパターンが設定されたことになるので、その後、第２のパターンの試験結果のキャプチャーが行われる。

複数のスキャン回路１０を備える場合、結果保持回路５０は、各スキャン回路１０から出力される判定結果ＪＯのいずれかに不良を示す信号を検出すると、結果出力端子５２に不良を示す信号ＲＯを出力する。したがって、スキャン回路１０が複数であっても、１つの結果出力端子５２で不良の有無を示すことができる。端子数に余裕があれば、複数の結果出力端子５２を設けてもよい。ここでは、試験結果Ｄ２を与える経路に故障があるとして説明したが、他の経路に故障があっても同じように検出できる。

このように、スキャンイン端子１１をタイムシェアしてテスト用データと期待値データとを入力し、期待値抽出回路３０を設けて期待値をテスト用データから分離することによって、判定回路４０は逐次判定することができる。半導体集積回路内部に期待値を全て保持する必要が無く、回路規模の小さい期待値抽出回路３０、判定回路４０、結果保持回路５０を設けることによって実現できるため、回路規模は大きくならない。スキャンチェーン２０の数に関わらずにテスト結果を出力する端子を削減することができるため、スキャンチェーンの長さ（スキャンチェーンに含まれるフリップフロップの数）を短くすることができ、テスト時間を短縮することができる。

（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体集積回路の構成を示すブロック図である。第２の実施の形態に係る半導体集積回路は、第１の実施の形態の期待値抽出回路３０が期待値抽出回路３１に置き換わっている。期待値抽出回路３１は、期待値抽出回路３０に含まれるフリップフロップ３２の後段に、スキャンクロックＳＣの立ち上がりエッジでデータを取り込むフリップフロップ３６が挿入されている。したがって、期待値ＥＯは、期待値抽出回路３０の場合に比べてスキャンクロックＳＣの半周期分遅れた信号となる。この遅れは、期待値データを１周期早く入力することにより補完する。すなわち、期待値抽出回路３１は、スキャンクロックＳＣの立ち上がりエッジに同期して期待値ＥＯを出力する。そのため、判定回路４０は、スキャンアウトデータＳＯと同時に期待値ＥＯを入力することができ、比較判定する時間がスキャンクロックＳＣの１周期分に延長される。

図４は、第２の実施の形態に係る半導体集積回路のスキャン試験時の動作を説明するタイミングチャートである。図４（ａ）に示されるように、スキャンクロックＳＣの立ち上がりエッジのタイミングを示す時刻ｔｕｘ（ｘ＝１、２、…）、立ち下がりエッジのタイミングを示す時刻ｔｄｘ（ｘ＝１、２、…）と、各信号が示すデータ（値）とを参照して説明する。

時刻ｔｕ１〜時刻ｔｄ３を含む期間は、第１のパターンのスキャンインデータＳＩが入力されてスキャンチェーン２０に設定されるスキャンシフト期間Ｓ３である。時刻ｔｕ４〜時刻ｔｄ４を含む期間は、設定されたデータに基づいて演算された組み合わせ回路の演算結果をスキャンチェーン２０に含まれる各フリップフロップ２２〜２４に取り込むキャプチャー期間Ｃ３である。キャプチャー期間Ｃ３に続いて、時刻ｔｕ５〜時刻ｔｄ７を含む期間は、第２のパターンのスキャンインデータＳＩが入力されてスキャンチェーン２０に設定されるスキャンシフト期間Ｓ４であり、同時に第１のパターンによる試験結果がスキャンチェーン２０をシフトして判定回路４０に順に送られる。また、スキャンシフト期間Ｓ３の終盤からスキャンシフト期間Ｓ４にかけて、スキャンインデータＳＩには、第１のパターンによる試験の期待値データが含まれる。

時刻を追って順に説明する。スキャンシフト期間Ｓ３では、動作モードは、スキャンモード切り替え端子１４に印加される信号に基づいて、スキャンシフトモードに切り替えられる。スキャンイン端子１１からスキャンインデータＳＩが入力される（図４（ｂ））。スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ１）において、スキャンチェーン２０に含まれるフリップフロップ２２〜２４は、前段の回路の出力を取り込む。フリップフロップ２２は、スキャンイン端子１１に入力された第１のパターンのデータＳ１−１を取り込んで出力する（図４（ｃ））。フリップフロップ２３はフリップフロップ２２の出力を、フリップフロップ２４はフリップフロップ２３の出力をそれぞれ取り込んで出力するが、ここでは不定データであるため、図４にはデータｘと表示される（図４（ｄ）（ｅ））。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ２）では、フリップフロップ２２は、スキャンイン端子１１に入力されたデータＳ１−２を取り込んで出力する（図４（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ１−１を取り込んで出力する（図４（ｄ））。フリップフロップ２４は、フリップフロップ２３の不定データｘを取り込んで出力する（図４（ｅ））。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ３）では、フリップフロップ２２は、スキャンイン端子１１に入力されたデータＳ１−３を取り込んで出力する（図４（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ１−２を取り込んで出力する（図４（ｄ））。フリップフロップ２４は、フリップフロップ２３の出力データＳ１−１を取り込んで出力する（図４（ｅ））。この状態で、スキャンチェーン２０に含まれる全てのフリップフロップに第１のパターンのデータがセットされたことになる。

スキャンクロックＳＣの立ち下がりエッジ（時刻ｔｄ３）では、スキャンイン端子１１にはスキャンインデータＳＩに期待値データＤ１が入力される。期待値抽出回路３１のフリップフロップ３２は、期待値データＤ１を取り込んで出力する。

キャプチャー期間Ｃ３となり、動作モードは、通常動作モードに切り替わる。スキャンチェーン２０は、一旦解放され、通常モード論理で１クロック分の回路動作が行われる。したがって、スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ４）において、スキャンチェーン２０に含まれるフリップフロップ２２〜２４は、論理演算結果であるデータＤ３ｏ、Ｄ２ｘ、Ｄ１ｏを取り込む（図４（ｃ）〜（ｅ））。ここでは、データＤ１ｏ、Ｄ３ｏは、演算回路に故障が無く、論理演算結果が期待値Ｄ１、Ｄ３と等価な値であることを示す。また、データＤ２ｘは、論理回路に故障が有り、論理演算結果が期待値Ｄ２と異なる値であることを示す。また、時刻ｔｕ４では、期待値抽出回路３１のフリップフロップ３６は、フリップフロップ３２の出力である期待値データＤ１を取り込んで出力する（図４（ｆ））。

判定回路４０には、スキャンチェーン２０（フリップフロップ２４）の出力であるスキャンアウトデータＳＯと、期待値抽出回路３０から出力される期待値ＥＯ（フリップフロップ３６の出力）とが供給され、判定されるデータが揃うことになる。判定回路４０は、スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ５）までの期間に、スキャンアウトデータＳＯと期待値ＥＯとを比較し、良否を判定する。スキャンアウトデータＳＯはデータＤ１ｏ、期待値ＥＯはデータＤ１を示し、スキャンアウトデータＳＯと期待値ＥＯとが一致し、判定回路４０は良好と判定する。判定結果ＪＯは、次の立ち上がりエッジ（時刻ｔｕ５）に同期して出力される。

スキャンクロックＳＣの立ち下がりエッジ（時刻ｔｄ４）において、スキャンイン端子１１にはスキャンインデータＳＩに期待値データＤ２が入力される。期待値抽出回路３１のフリップフロップ３２は、期待値データＤ２を取り込んで出力する。

キャプチャー期間Ｃ３が終了すると、動作モードがスキャンシフトモードに切り替えられ、スキャンシフト期間Ｓ４となる。スキャンイン端子１１には、スキャンインデータＳＩとして第２のパターンのデータＳ２−１が入力される。スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ５）に同期して、フリップフロップ２２は、第２のパターンのデータＳ２−１を取り込んで出力する（図４（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＤ３ｏを取り込んで出力する（図４（ｄ））。フリップフロップ２４は、フリップフロップ２３の出力データＤ２ｘを取り込んで出力する（図４（ｅ））。また、期待値抽出回路３１のフリップフロップ３６は、フリップフロップ３２の出力である期待値データＤ２を取り込んで出力する（図４（ｆ））。

判定回路４０は、スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ６）までの期間に、スキャンアウトデータＳＯと期待値ＥＯとを比較し、良否を判定する。スキャンアウトデータＳＯはデータＤ２ｘ、期待値ＥＯはデータＤ２を示し、スキャンアウトデータＳＯと期待値ＥＯとが不一致であり、判定回路４０は不良と判定する。判定結果ＪＯは、次の立ち上がりエッジ（時刻ｔｕ６）に同期して出力される（図４（ｇ））。結果保持回路５０は、判定結果ＪＯが“不良”を示すため、その結果を試験終了まで保持して結果出力ＲＯに“不良”を示す（図４（ｈ））。したがって、結果出力端子５２は、試験終了まで“不良”を示すことになる。

スキャンクロックＳＣの立ち下がりエッジ（時刻ｔｄ５）では、スキャンイン端子１１には、スキャンインデータＳＩとして期待値データＤ３が入力されており（図４（ｂ））、期待値抽出回路３０のフリップフロップ３２は、期待値データＤ３を取り込んで出力する。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ６）に同期して、フリップフロップ２２は、第２のパターンのデータＳ２−２を取り込んで出力する（図４（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ２−１を取り込んで出力する（図４（ｄ））。フリップフロップ２４は、フリップフロップ２３の出力データＤ３ｏを取り込んで出力する（図４（ｅ））。また、期待値抽出回路３１のフリップフロップ３６は、フリップフロップ３２の出力である期待値データＤ３を取り込んで出力する（図４（ｆ））。

判定回路４０は、スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ７）までの期間に、スキャンアウトデータＳＯと期待値ＥＯとを比較し、良否を判定する。スキャンアウトデータＳＯはデータＤ３ｏ、期待値ＥＯはデータＤ３を示し、スキャンアウトデータＳＯと期待値ＥＯとが一致し、判定回路４０は良好と判定する。判定結果ＪＯは、次の立ち上がりエッジ（時刻ｔｕ７）に同期して出力される（図４（ｇ））。結果保持回路５０は、“不良”を示す結果を保持しているため、結果出力ＲＯに“不良”を示す（図４（ｈ））。

スキャンクロックＳＣの立ち上がりエッジ（時刻ｔｕ７）に同期して、フリップフロップ２２は、第２のパターンのデータＳ２−３を取り込んで出力する（図４（ｃ））。フリップフロップ２３は、フリップフロップ２２の出力データＳ２−２を取り込んで出力する（図４（ｄ））。フリップフロップ２４は、フリップフロップ２３の出力データＳ２−１を取り込んで出力する（図４（ｅ））。スキャンチェーン２０に含まれる全てのフリップフロップ２２〜２４に第２のパターンが設定されたことになるので、その後、第２のパターンの試験結果のキャプチャーが行われる。また、スキャンクロックＳＣの立ち下がりエッジ（時刻ｔｄ７）では、第２のパターンの期待値データｄ１が入力され、期待値抽出回路３１は取り込む。以降試験終了までこれらの動作が繰り返される。

このように、本実施の形態では、スキャンアウトデータＳＯと期待値抽出回路３１の出力は同相になる。判定回路４０に割り当てられる判定時間が半クロック分長くなるため、スキャンチェーンのシフトスピードを高速化してもタイミング収束が容易になる。

（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る半導体集積回路の試験システムの構成を示すブロック図である。半導体集積回路の試験システムは、上述の構成を有する複数の半導体集積回路（ＬＳＩ）７０−１〜ｎと、試験装置８０とを具備する。半導体集積回路７０−１〜ｎは、スキャンイン端子１１、スキャンクロック端子１３、スキャンモード切り替え端子１４、結果出力端子５２を備える。試験装置８０は、半導体集積回路７０−１〜ｎにスキャンインデータＳＩ、スキャンクロックＳＣ、動作モードＳＭを供給し、半導体集積回路７０−１〜ｎを並列に試験する。

スキャンインデータＳＩ、スキャンクロックＳＣ、動作モードＳＭは、半導体集積回路７０−１〜ｎに共通であるため、試験装置８０は、半導体集積回路７０−１〜ｎに並列に供給する。試験装置８０は、スキャンクロックＳＣの立ち上がりエッジおよび立ち下がりエッジに同期させて、スキャンテスト用のデータと、その試験結果の期待値とをスキャンインデータＳＩとして半導体集積回路７０−１〜ｎに供給する。半導体集積回路７０−１〜ｎの試験結果は、結果出力端子５２から各１個ずつ出力され、試験装置８０は、その結果信号を個別に取り込む。したがって、試験装置８０のテスト用信号供給端子数を削減することができる。

本発明の半導体集積回路は、スキャンチェーン２０のデータを入力するクロック信号の位相と逆相のエッジで期待値が供給され、その期待値を抽出する回路規模の小さな期待値抽出回路を備える。期待値を保持する大規模な回路が不要となるため、テスト回路を削減することができる。

また、背景技術において説明したように、圧縮技術を用いて検査すると、理論上一定の確率で良品と不良品の判定を誤る可能性がある。しかし、本発明によれば、圧縮回路を用いずにテスト結果と期待値とを照合するため、理論上誤り検出が無い。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１０ スキャン回路
１１ スキャンイン端子
１３ スキャンクロック端子
１４ スキャンモード切り替え端子
２０ スキャンチェーン
２２〜２４ フリップフロップ
３０、３１ 期待値抽出回路
３２、３６ フリップフロップ
４０ 判定回路
５０ 結果保持回路
５２ 結果出力端子
７０−１〜７０−ｎ 半導体集積回路
８０ 試験装置

Claims (15)

1. スキャンインデータに含まれるテストデータを取り込んでスキャンテストを行うスキャンチェーン回路と、
   前記テストデータと同じデータ量を有して前記スキャンインデータに含まれるスキャンテストの期待値を取り込んでスキャンテストの結果を評価する結果評価回路と
   を具備する
   半導体集積回路。
2. 前記スキャンチェーン回路にスキャンクロックを供給するスキャンクロック端子と、
   前記スキャンクロックの第１位相に同期して前記スキャンチェーン回路に前記テストデータを供給するスキャンイン端子と
   をさらに具備し、
   前記結果評価回路は、
   前記スキャンイン端子に供給される前記期待値を前記スキャンクロックの第２位相に同期して取り込む期待値抽出回路と、
   前記期待値抽出回路から出力される前記期待値に基づいて、前記スキャンチェーン回路から出力される前記スキャンテストの結果の良否を判定する判定回路と
   を備える
   請求項１に記載の半導体集積回路。
3. 前記期待値抽出回路は、前記スキャンクロックの第２位相に同期して前記期待値を前記判定回路に供給する
   請求項２に記載の半導体集積回路。
4. 前記期待値抽出回路は、前記スキャンクロックの第１位相に同期して前記期待値を前記判定回路に供給する
   請求項２に記載の半導体集積回路。
5. 前記結果評価回路は、前記判定回路が出力する判定結果を保持する結果保持回路をさらに備える
   請求項２から請求項４のいずれかに記載の半導体集積回路。
6. スキャンテストを行う別のスキャンチェーン回路と、
   前記スキャンクロックの第１位相に同期して前記別のスキャンチェーン回路に別のテストデータを供給する別のスキャンイン端子と、
   前記別のスキャンイン端子に供給される別の期待値を前記スキャンクロックの第２位相に同期して取り込む別の期待値抽出回路と、
   前記別の期待値抽出回路から出力される前記別の期待値に基づいて、前記別のスキャンチェーン回路から出力されるスキャンテストの結果の良否を判定する別の判定回路と
   をさらに具備し、
   前記結果保持回路は、前記判定回路と前記別の判定回路とのうち少なくとも一方が不良を示すときに不良を示す信号を出力する
   請求項５に記載の半導体集積回路。
7. 前記結果保持回路の出力信号を外部に出力する単一の結果出力端子をさらに具備する
   請求項５または請求項６に記載の半導体集積回路。
8. 請求項１から請求項７のいずれかに記載の複数の半導体集積回路に、
   前記スキャンクロックと、前記テストデータおよび試験結果の期待値とを供給する
   半導体集積回路の試験装置。
9. 前記スキャンクロックの前記第１位相に同期する前記テストデータと、前記スキャンクロックの前記第２位相に同期する前記試験結果の期待値とを前記スキャンイン端子に供給する
   請求項８に記載の半導体集積回路の試験装置。
10. 前記複数の半導体集積回路から出力される前記スキャンテストの結果の良否を示す信号をそれぞれ入力する端子を備え、前記複数の半導体集積回路の動作を評価する
    請求項８または請求項９に記載の半導体集積回路の試験装置。
11. スキャンインデータに含まれるテストデータをスキャンチェーン回路に入力するステップと、
    前記テストデータと同じデータ量を有して前記スキャンインデータに含まれるスキャンテストの期待値を結果評価回路に入力するステップと、
    前記スキャンチェーン回路から出力されるスキャンテストの結果を前記期待値に基づいて評価するステップと
    を具備する
    半導体集積回路の試験方法。
12. スキャンクロック端子から前記スキャンチェーン回路にスキャンクロックを供給するステップを更に具備し、
    前記テストデータをスキャンチェーン回路に入力するステップは、スキャンイン端子から前記スキャンチェーン回路に前記スキャンクロックの第１位相に同期して前記テストデータを供給するステップを備え、
    前記期待値を結果評価回路に入力するステップは、前記スキャンイン端子に供給される前記期待値を前記スキャンクロックの第２位相に同期して取り込むステップを備え、
    前記評価するステップは、前記第２位相に同期して取り込まれる前記期待値に基づいて、前記スキャンチェーン回路から出力される前記スキャンテストの結果の良否を判定するステップを備える
    請求項１１に記載の半導体集積回路の試験方法。
13. 前記スキャンテストの結果が不良と判定されたとき、試験終了まで保持するステップをさらに具備する
    請求項１２に記載の半導体集積回路の試験方法。
14. 前記保持するステップは、他のスキャンチェーン回路の不良判定結果をまとめて保持するステップを備える
    請求項１３に記載の半導体集積回路の試験方法。
15. 前記保持するステップは、保持する判定結果を出力端子から外部に出力するステップをさらに備える
    請求項１３または請求項１４に記載の半導体集積回路の試験方法。

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