JP7226016B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP7226016B2 JP7226016B2 JP2019063314A JP2019063314A JP7226016B2 JP 7226016 B2 JP7226016 B2 JP 7226016B2 JP 2019063314 A JP2019063314 A JP 2019063314A JP 2019063314 A JP2019063314 A JP 2019063314A JP 7226016 B2 JP7226016 B2 JP 7226016B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- circuit
- comparison result
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
更に、比較器の比較結果を内部の動作クロックに同期して保持する保持回路と、入力されるテストデータの数をカウントし、比較器の比較結果が異常を示した時点でカウント動作を停止するカウンタと、このカウンタのカウンタ値と、保持回路により保持されている比較結果とを前記出力端子に出力するようにデータパスを切替える第1セレクタと、保持回路に、比較器の比較結果とデータ値「0」とを選択して出力する第2セレクタとを備え、制御回路により、第1セレクタが前記カウンタ側を選択するように前記データパスが切替えられた際に、第2セレクタは、データ値「0」を出力するように切り替えられる。
図1に示すように、本実施形態の半導体集積回路1は、入力端子INと出力端子OUTOとの間に、スキャンパス回路2,内部比較器3,保持器4及びスキャン動作制御器5を備えている。尚、スキャンパス回路2については、図中では「SCAN回路」と記載している。スキャンパス回路2は、複数のフリップフロップを有しており、テストが行われる際にスキャン動作制御器5によりスキャンパスが切り換えられてシフトレジスタが構成される。
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図3に示す第2実施形態の半導体集積回路11は、半導体集積回路1の保持器4と出力端子OUTとの間にセレクタ12を挿入したもので、スキャン動作制御器5に替わるスキャン動作制御器13は、セレクタ12の選択制御も行う。セレクタ12の入力端子「1」側は保持器4の出力端子に接続され、入力端子「0」側はスキャンパス回路2の出力端子に接続されている。
図5に示すように、第3実施形態の半導体集積回路21は、第2実施形態の構成に加えて、カウンタ22,スキャン動作制御器23及びセレクタ24を備えている。スキャン動作制御器23は、カウンタ22に対してシフトクロックを出力する。カウンタ22のカウントディスエーブル端子は、内部比較器3の出力端子に接続されている。カウンタ22は、ディスエーブル端子がハイレベルになるとカウント動作を停止する。セレクタ12の入力端子「0」側には、カウンタ22のカウントデータ値が与えられている。
図7に示すように、第4実施形態の半導体集積回路31は、スキャンパス回路2と内部比較器3との間に圧縮器32を備えている。圧縮器32は、スキャンパス回路2がテストデータShift_IN1の入力に応じて出力したデータShift_OUT1を保持する。そして、スキャンパス回路2がテストデータShift_IN2の入力に応じてデータShift_OUT2を出力すると、Shift_OUT2とShift_OUT1との各ビットの排他的論理和をとる。その演算結果Shift_OUT1(+)2は、圧縮器32に保持される。尚、(+)は排他的論理和を示すものとする。
保持器4は、必要に応じて設ければ良い。
第3実施形態において、最初に不一致となったタイミングのみが判れば良い場合には、セレクタ24を削除しても良い。
また、第3実施形態において、最初に不一致となったタイミングを示すカウント値のみを出力端子OUTから出力すれば良い場合には、セレクタ12も削除して良い。
Claims (3)
- スキャンパス回路(2)と、
このスキャンパス回路に検査装置が出力するテストデータが入力される入力端子(IN)と、
前記テストデータに応じて前記スキャンパス回路が出力するデータと、前記検査装置が前記入力端子に出力する前記データの期待値とを比較する比較器(3)と、
この比較器の比較結果を出力する出力端子(OUT)と、
前記スキャンパス回路のパス切り替えを行うと共に、前記比較結果の出力を制御する制御回路(23)と、
前記比較器の比較結果を内部の動作クロックに同期して保持する保持回路(4)と、
入力されるテストデータの数をカウントし、前記比較器の比較結果が異常を示した時点でカウント動作を停止するカウンタ(22)と、
このカウンタのカウンタ値と、前記保持回路により保持されている比較結果とを前記出力端子に出力するようにデータパスを切替える第1セレクタ(12)と、
前記保持回路に、前記比較器の比較結果とデータ値「0」とを選択して出力する第2セレクタ(24)とを備え、
前記制御回路により、前記第1セレクタが前記カウンタ側を選択するように前記データパスが切替えられた際に、前記第2セレクタは、前記データ値「0」を出力するように切り替えられる半導体集積回路。 - 前記スキャンパス回路が出力するデータを、前記出力端子に直接出力するようにデータパスを切替えるセレクタ(12)を備える請求項1記載の半導体集積回路。
- 前記テストデータが複数回入力されると、各テストデータに応じて前記スキャンパス回路が出力するデータを合成して圧縮する圧縮器(32)を備える請求項1又は2記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019063314A JP7226016B2 (ja) | 2019-03-28 | 2019-03-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019063314A JP7226016B2 (ja) | 2019-03-28 | 2019-03-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020165657A JP2020165657A (ja) | 2020-10-08 |
JP7226016B2 true JP7226016B2 (ja) | 2023-02-21 |
Family
ID=72717423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019063314A Active JP7226016B2 (ja) | 2019-03-28 | 2019-03-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7226016B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004093426A (ja) | 2002-09-02 | 2004-03-25 | Sony Corp | 半導体集積回路とそのテスト方法および装置 |
JP2006023225A (ja) | 2004-07-09 | 2006-01-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2011163961A (ja) | 2010-02-10 | 2011-08-25 | Renesas Electronics Corp | 半導体集積回路および半導体集積回路の試験装置、試験方法 |
JP2014132384A (ja) | 2013-01-04 | 2014-07-17 | Renesas Electronics Corp | マイクコンピュータ及びその制御方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59200353A (ja) * | 1983-04-26 | 1984-11-13 | Fujitsu Ltd | ゲ−ト回路診断方式 |
JPS61217839A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | スキヤン方式 |
-
2019
- 2019-03-28 JP JP2019063314A patent/JP7226016B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004093426A (ja) | 2002-09-02 | 2004-03-25 | Sony Corp | 半導体集積回路とそのテスト方法および装置 |
JP2006023225A (ja) | 2004-07-09 | 2006-01-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2011163961A (ja) | 2010-02-10 | 2011-08-25 | Renesas Electronics Corp | 半導体集積回路および半導体集積回路の試験装置、試験方法 |
JP2014132384A (ja) | 2013-01-04 | 2014-07-17 | Renesas Electronics Corp | マイクコンピュータ及びその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2020165657A (ja) | 2020-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2522140B2 (ja) | 論理回路 | |
JP2003332443A (ja) | 半導体集積回路とその設計支援装置およびテスト方法 | |
JPH0666897A (ja) | 論理集積回路 | |
US20170307683A1 (en) | Bidirectional scan chain structure and method | |
JP2007205933A (ja) | 半導体集積回路 | |
US6799292B2 (en) | Method for generating test pattern for semiconductor integrated circuit and method for testing semiconductor integrated circuit | |
JP7226016B2 (ja) | 半導体集積回路 | |
US20190369162A1 (en) | Programmable scan compression | |
US6941498B2 (en) | Technique for debugging an integrated circuit having a parallel scan-chain architecture | |
JP2006292646A (ja) | Lsiのテスト方法 | |
US8441277B2 (en) | Semiconductor testing device, semiconductor device, and testing method | |
JP2004361351A (ja) | スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 | |
JP2009092529A (ja) | 半導体回路およびその検査方法 | |
JP5160039B2 (ja) | 半導体装置及びそのテスト回路の追加方法 | |
JP2005257366A (ja) | 半導体回路装置及び半導体回路に関するスキャンテスト方法 | |
JP4610919B2 (ja) | 半導体集積回路装置 | |
US11567132B2 (en) | Scan apparatus capable of fault diagnosis and scan chain fault diagnosis method | |
JP4703398B2 (ja) | 半導体集積回路およびその試験方法 | |
JP4666468B2 (ja) | 半導体集積回路 | |
JP2003344502A (ja) | 半導体集積回路及び、その故障解析方法 | |
JP2002005998A (ja) | 集積回路のテスト方法およびテスト回路 | |
JP5499528B2 (ja) | 半導体集積回路及び電子機器 | |
US9110140B2 (en) | Scan circuit, semiconductor device, and method for testing semiconductor device | |
JP2009042017A (ja) | スキャンパス回路及び半導体集積回路 | |
JP4351786B2 (ja) | 集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220804 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220817 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221006 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230110 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230123 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7226016 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |