JP4666468B2

JP4666468B2 - 半導体集積回路

Info

Publication number: JP4666468B2
Application number: JP2005093392A
Authority: JP
Inventors: 博幸中村
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2005-03-29
Filing date: 2005-03-29
Publication date: 2011-04-06
Anticipated expiration: 2025-03-29
Also published as: JP2006275669A

Description

本発明は、テストパターン信号により内部回路のスキャンテストが行われるようにした半導体集積回路に関するものである。

半導体集積回路の内部回路のテストではスキャン方式が多く採用されているが、回路規模増大に伴い使用するスキャンパターン長が増加してきている。特に、微細化プロセスにおいては遅延性故障の頻度が高いことから、遅延テスト用パターンが、従来のStuck-At用パターンに加えて必須となってきており、これが従来の３〜５倍のパターン長を必要とし、テスト時間およびコスト増大を招いている。

そこで、パターン長を縮小する一つの手法として、ＢＩＳＴ（Built in Self Test：組込み自己診断テスト)方式においては、その回路圧縮技術として、一般的にテストパターン生成部ＰＲＰＧ（Pseudo Random Pattern Generator)とテスト結果圧縮部ＭＩＳＲ（Multiple Input Signature Register)が設けられる。

図２はＢＩＳＴ方式を採用した従来の半導体集積回路の要部を示すブロック図である。ＰＲＰＧは上記したテストパターン生成部、Ａ，Ｂ，Ｃはそれぞれ組合せ論理回路、ＢＢはメモリやマクロ等のようにスキャンテスト時には不定値を含むデータを出力する可能性のある不定値発生回路、Ｓ０１〜Ｓ０６，Ｓ１１〜Ｓ１４はセレクタ、Ｆ０１〜Ｆ０６，Ｆ１１〜Ｆ１４はＦＦ回路、ＯＲ２はオア回路、ＭＩＳＲは上記したテスト結果圧縮部、Ｘは不定値マスク回路、ＩＮ１〜ＩＮ６は入力データ、ＯＵＴ１〜ＯＵＴ４は出力データ、ＳＣＡＮ−ＥＮはスキャンイネーブル信号、ＣＬＫはクロック信号である。ＦＦ回路Ｆ０１〜Ｆ０６とセレクタＳ０１〜Ｓ０６の組、ＦＦ回路Ｆ１１〜Ｆ１４とセレクタＳ１１〜Ｓ１４の組は、それぞれデータ転送部を構成する。

この回路では、スキャンイネーブル信号ＳＣＡＮ−ＥＮがディスイネーブル（“０”）のとき（即ち、通常動作時）、入力データＩＮ１〜ＩＮ３が組合せ論理回路Ａにより処理され、入力データＩＮ４〜ＩＮ６が不定値発生回路ＢＢで処理され、セレクタＳ０１〜Ｓ０６からＦＦ回路Ｆ０１〜Ｆ０６に取り込まれ、次段の組合せ論理回路Ｂに転送されてここで処理され、さらにセレクタＳ１１〜Ｓ１４からＦＦ回路Ｆ１１〜Ｆ１４に取り込まれ、次段の組合せ論理回路Ｃに転送されてここで処理される。以後も、このような処理と転送が交互に多段に亘って行われ、データが処理されていく。

図２の半導体集積回路におけるスキャンテストは組合せ論理回路Ａ、Ｂ，Ｃについて行われるが、ここでは、簡単のために、組合せ論理回路Ｂのスキャンテストについて説明する。スキャンテストのシフト動作時には、スキャンイネーブル信号ＳＣＡＮ−ＥＮがイネーブル（“１”）となることにより、ＦＦ回路Ｆ０１〜Ｆ０６がセレクタＳ０１〜Ｓ０６でチェーン接続されてシフトレジスタとなり、クロックＣＬＫの進行により、テストパターン生成部ＰＲＰＧで生成されたテストパターン信号が各ＦＦ回路Ｆ０１〜Ｆ０６にセットされてから、組合せ論理回路Ｂに入力され、処理される。

次に、スキャンテストのキャプチャ動作時には、スキャンイネーブル信号ＳＣＡＮ−ＥＮがディスイネーブル（“０”）となることにより、組合せ論理回路Ｂの出力データがセレクタＳ１１〜Ｓ１４からＦＦ回路Ｆ１１〜Ｆ１４にセットされる。

次に、スキャンイネーブル信号ＳＣＡＮ−ＥＮがイネーブル（“１”）となることにより、スキャンテストのシフト動作時とされ、ＦＦ回路Ｆ１１〜Ｆ１４がセレクタＳ１１〜Ｓ１４でチェーン接続されてシフトレジスタとなり、クロックＣＬＫの進行により、そのＦＦ回路Ｆ１１〜Ｆ１４にラッチされていた組合せ論理回路Ｂでの処理結果データが、チェーンデータとしてテスト結果圧縮部ＭＩＳＲに取り込まれ、そこで圧縮されて外部試験装置（テスター）に送られ、組合せ論理回路Ｂのスキャンテスト結果の良否が判定される。

以上のように、テストすべき組合せ論理回路の前段のＦＦ回路をチェーン接続してそこにスキャンデータをセットしてから当該の組合せ論理回路に入力し、その組合せ論理回路の出力データを後段のＦＦ回路に取り込んでから、そのＦＦ回路をチェーン接続してチェーンデータとして取り出すことにより、テストを行っている。これは、組合せ論理回路Ａ，Ｃについても同様である。ただ、ここでは、組合せ論理回路Ａについては前段がＦＦ回路ではなく直接回路入力である例を、組合せ論理回路Ｃについては後段がＦＦ回路ではなく直接回路出力である例を示している。

ところが、図２に示すように、不定値発生回路ＢＢが組合せ論理回路Ａと同一の前後のデータ転送部の間に介在している場合は、その不定値発生回路ＢＢから出力される不定値のデータがスキャンデータ内に含まれて、テスト結果圧縮部ＭＩＳＲに取り込まれると、その不定値のデータが圧縮処理に使用されるので、もはや正常なテスト結果を得ることができなくなる。

そこで、従来では、この不定値がテスト結果圧縮部ＭＩＳＲに取り込まれないように、その不定値発生回路ＢＢに簡易ファンクションを与えてＡＴＰＧ（Automatic Test Pattern Generator）ツールでこれを認識できるようにしたり、予め初期化して決まった値を出力するようにしたりする手法、あるいは、その不定値の伝搬を回避するためにテスト結果圧縮部ＭＩＳＲの直前に不定値マスク回路Ｘを設ける等の手法の対策が取られている。

しかしながら、前者の手法は特別な処理や細工が必要であり、後者の手法は問題の不定値のみをマスクしようとするとそのマスク回路の回路規模および制御パターンが大きくなり、逆にシンプルな構造にすると１本のスキャンチェーンのデータを丸ごとマスクしたり全スキャンチェーンの特定の段をマスクすることになって冗長なマスクが多くなり、到達検出率の低下を招く問題がある。

この問題に対して、特許文献１では、不定値発生回路ＢＢが初期化されないときに、この不定値をスキャンチェーンに取り込まないようにするため、不定値が取り込まれる恐れのあるＦＦ回路を除いてスキャンチェーンを構成することが提案されている。
特開平１１−３５２１８８号公報

しかし、この手法では、不定値発生回路からの出力を含めたフルスキャンテストができないため、テスト結果の圧縮を行わない場合に、不定値発生回路を経由したデータの取り込みができず、検出率を下げるという問題がある。

本発明の目的は、テスト結果圧縮部を使用するスキャンテスト時には不定値発生回路からの不定値のデータをそのテスト結果圧縮部に取り込まないようにして、前記した問題を解決し、かつテスト結果圧縮部を使用しないスキャンテスト時にはフルスキャンテストを行うことができる半導体集積回路を提供することである。

上記課題を解決するために、本発明は、
入力データを処理したデータを出力する組合せ論理回路と、
不定値を含むデータを出力する不定値発生回路と、
通常動作時に前記組合せ論理回路からのデータが入力される第１群のＦＦ回路と、通常動作時に前記不定値発生回路からのデータが入力される第２群のＦＦ回路と、該第１群および第２群のＦＦ回路のそれぞれに対応して設けられ、選択信号に応じて対応するＦＦ回路に入力するデータを選択するセレクタとからなり、前記通常動作時は、前記第１群および第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに第１の値の選択信号を供給することにより、互いに独立動作して前記組合せ論理回路もしくは不定値発生回路から入力した複数のデータを後段に転送し、スキャンテストのシフト動作時は、前記第１群および第２群のそれぞれに対応して設けられたセレクタに第２の値の選択信号を供給することにより、前記第１群および第２群のＦＦ回路がチェーン接続されて入力した複数のテスト結果データをチェーンデータとして送り出し、スキャンテストのキャプチャ動作時は、少なくとも前記第１群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記第１の値の選択信号を供給することにより、前記組合せ論理回路からのデータを前記第１群のＦＦ回路に取り込むデータ転送部とを具備する半導体集積回路において、
前記チェーンデータを圧縮して取り出すテスト結果圧縮部の使用時に、前記スキャンテストのキャプチャ動作時も、前記データ転送部の前記第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記第２の値の選択信号を供給することにより、前記第２群のＦＦ回路をチェーン接続する手段を設けたことを特徴とする。

ここで、前記手段は、前記テスト結果圧縮部使用の有無を示すマイザイネーブル信号と、前記第１群のＦＦ回路のそれぞれに対応して設けられたセレクタに選択信号として供給されるスキャンイネーブル信号とを入力して、前記マイザイネーブル信号がイネーブルのときは前記第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記第２の値の選択信号を供給し、前記マイザイネーブル信号がディスイネーブルのときは前記第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記スキャンイネーブル信号の値に応じた値の選択信号を供給する切替回路からなることが好ましい。

また、前記切替回路は、マイザイネーブル信号とスキャンイネーブル信号を入力し、その出力を前記第２群のＦＦ回路のセレクタの選択信号とするオア回路とすることが好ましい。

以上から本発明によれば、テスト結果圧縮部の使用時には第２群のＦＦ回路がスキャンテストのキャプチャ動作時もチェーン接続され、不定値発生回路の出力データを受け付けることはないので、その不定値発生回路から発生する不定値を含む出力データがスキャンテストの結果であるチェーンデータに含まれることはなく、テスト結果圧縮部における正常動作が妨げられることはない。さらに本発明では、テスト結果圧縮部を使用しないスキャンテスト時には、不定値発生回路の出力データを受け付けて故障検出率を上げることができる。

図１は本発明の１つの実施例の半導体集積回路を示すブロック図である。ＰＲＰＧはテストパターン生成部、Ａ，Ｂ，Ｃはそれぞれ組合せ論理回路、ＢＢはメモリやマクロ等のように不定値を含むデータを出力する可能性のある不定値発生回路、Ｓ０１〜Ｓ０６，Ｓ１１〜Ｓ１４はセレクタ、Ｆ０１〜Ｆ０６，Ｆ１１〜Ｆ１４はＦＦ回路、ＯＲ１、ＯＲ２はオア回路、ＭＩＳＲはテスト結果圧縮部、ＩＮ１〜ＩＮ６は入力データ、ＯＵＴ１〜ＯＵＴ４は出力データ、ＳＣＡＮ−ＥＮはスキャンイネーブル信号、ＭＩＳＲ−ＥＮはマイザイネーブル信号、ＣＬＫはクロック信号である。ＦＦ回路Ｆ０１〜Ｆ０６とセレクタＳ０１〜Ｓ０６の組、ＦＦ回路Ｆ１１〜Ｆ１４とセレクタＳ１１〜Ｓ１４の組は、それぞれデータ転送部を構成する。なお、本発明は、ＰＲＰＧテストパターン生成部の形態、有無に依存しない。外部試験装置（テスター）からテストパターンを入力してもよい。

図２に示した回路と異なる点は、不定値マスク回路Ｘを削除してオア回路ＯＲ１を新たに追加し、このオア回路ＯＲ１の入力側にスキャンイネーブル信号ＳＣＡＮ−ＥＮとマイザイネーブル信号ＭＩＳＲ−ＥＮを入力し、その出力信号で不定値発生回路ＢＢの出力を受けるセレクタＳ０４〜Ｓ０６を制御するようにし、セレクタＳ０１〜Ｓ０３は従来と同様に、スキャンイネーブル信号ＳＣＡＮ−ＥＮで制御するようにした点である。

組合せ論理回路Ｂ，Ｃのスキャンテストは従来と同様であるので、組合せ論理回路Ａのスキャンテストについて説明する。通常動作時では、スキャンイネーブル信号ＳＣＡＮ−ＥＮはディスイネーブル（“０”）、マイザイネーブル信号ＭＩＳＲ−ＥＮもディスイネーブル（“０”）である。このため、組合せ論理回路Ａおよび不定値発生回路ＢＢから出力するデータはそのセレクタＳ０１〜Ｓ０６を経由してＦＦ回路Ｆ０１〜Ｆ０６に取り込まれる。

テスト結果圧縮部ＭＩＳＲを使用するスキャンテスト時は、マイザイネーブル信号ＭＩＳＲ−ＥＮがイネーブル（“１”）に固定される。このため、ＦＦ回路Ｆ０４〜Ｆ０６がセレクタＳ０４〜Ｓ０６によって常時チェーン接続され、この部分が固定のシフトレジスタを構成する。つまり、セレクタＳ０４〜Ｓ０６は不定値発生回路ＢＢの出力データを取り込まなくなる。

よって、スキャンイネーブル信号ＳＣＡＮ−ＥＮがディスイネーブル（“０”）となることにより、図示しない前段から送られたデータを処理した組合せ論理回路Ａの出力データがセレクタＳ０１〜Ｓ０３からＦＦ回路Ｆ０１〜Ｆ０３に取り込まれる。

次に、スキャンイネーブル信号ＳＣＡＮ−ＥＮがイネーブル（“１”）となることにより、ＦＦ回路Ｆ０１〜Ｆ０３がセレクタＳ０１〜Ｓ０３でチェーン接続されてシフトレジスタとなり、これにさらにＦＦ回路Ｆ０４〜Ｆ０６がチェーン接続されて、クロックＣＬＫの進行により、そのＦＦ回路Ｆ０１〜Ｆ０３にラッチされていた組合せ論理回路Ａでの処理データが、テスト結果圧縮部ＭＩＳＲに取り込まれ、そこで圧縮されて外部試験装置（テスター）に送られ、組合せ論理回路Ａのスキャンテスト結果の良否が判定される。

このように、テスト結果圧縮部ＭＩＳＲを使用するスキャンテスト時は、マイザイネーブル信号ＭＩＳＲ−ＥＮがイネーブル（“１”）に固定されるため、セレクタＳ０４〜Ｓ０６は不定値発生回路ＢＢからのデータを取り込まなくなり、不定値がテスト結果圧縮部ＭＩＳＲに取り込まれることはなくなる。

なお、本実施例では、オア回路ＯＲ１にはマイザイネーブル信号ＭＩＳＲ−ＥＮの他に、スキャンイネーブル信号ＳＣＡＮ−ＥＮも入力しているので、マイザイネーブル信号ＭＩＳＲ−ＥＮがディスイネーブル（”０”）のときは、スキャンイネーブル信号ＳＣＡＮ−ＥＮによってセレクタＳ０４〜Ｓ０６も、セレクタＳ０１〜Ｓ０３と同様に制御されるので、テスト結果圧縮部ＭＩＳＲを使用しないフルスキャンテストは、そのまま行うこともできる。

フルスキャンテストを可能とするメリットとしては、組合せ論理回路Ａの出力と不定値発生回路ＢＢの出力を受けるオア回路ＯＲ２が例えば存在する場合、テスト結果圧縮部ＭＩＳＲを使用しないフルスキャンテストでは、組合せ論理回路Ａからオア回路ＯＲ２に“１”のデータが入力するとき、そのオア回路ＯＲ２のテストが可能となり、若干ではあるが検出率を上げることができる。

さらに、上記実施例ではＢＩＳＴ方式としてテストパターン生成部ＰＲＰＧやテスト結果圧縮部ＭＩＳＲを半導体集積回路に内蔵させたが、これらは半導体集積回路の外部に設けても良いことは勿論である。

本発明の実施例の半導体集積回路の回路図である。従来の半導体集積回路の回路図である。

符号の説明

ＰＲＰＧ：テストパターン生成部
ＭＩＳＲ：テスト結果圧縮部
Ａ，Ｂ，Ｃ：組合せ論理回路
ＢＢ：不定値発生回路
Ｓ０１〜Ｓ０６，Ｓ１１〜Ｓ１４：セレクタ
Ｆ０１〜Ｆ０６，Ｆ１１〜Ｆ１４：ＦＦ回路
ＯＲ１、ＯＲ２：オア回路
ＩＮ１〜ＩＮ６：入力データ
ＯＵＴ１〜ＯＵＴ４：出力データ
ＳＣＡＮ−ＥＮ：スキャンイネーブル信号
ＭＩＳＲ−ＥＮ：マイザイネーブル信号
ＣＬＫ：クロック信号
Ｘ：不定値マスク回路

Claims

入力データを処理したデータを出力する組合せ論理回路と、
不定値を含むデータを出力する不定値発生回路と、
通常動作時に前記組合せ論理回路からのデータが入力される第１群のＦＦ回路と、通常動作時に前記不定値発生回路からのデータが入力される第２群のＦＦ回路と、該第１群および第２群のＦＦ回路のそれぞれに対応して設けられ、選択信号に応じて対応するＦＦ回路に入力するデータを選択するセレクタとからなり、前記通常動作時は、前記第１群および第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに第１の値の選択信号を供給することにより、互いに独立動作して前記組合せ論理回路もしくは不定値発生回路から入力した複数のデータを後段に転送し、スキャンテストのシフト動作時は、前記第１群および第２群のそれぞれに対応して設けられたセレクタに第２の値の選択信号を供給することにより、前記第１群および第２群のＦＦ回路がチェーン接続されて入力した複数のテスト結果データをチェーンデータとして送り出し、スキャンテストのキャプチャ動作時は、少なくとも前記第１群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記第１の値の選択信号を供給することにより、前記組合せ論理回路からのデータを前記第１群のＦＦ回路に取り込むデータ転送部とを具備する半導体集積回路において、
前記チェーンデータを圧縮して取り出すテスト結果圧縮部の使用時に、前記スキャンテストのキャプチャ動作時も、前記データ転送部の前記第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記第２の値の選択信号を供給することにより、前記第２群のＦＦ回路をチェーン接続する手段を設けたことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記手段は、前記テスト結果圧縮部使用の有無を示すマイザイネーブル信号と、前記第１群のＦＦ回路のそれぞれに対応して設けられたセレクタに選択信号として供給されるスキャンイネーブル信号とを入力して、前記マイザイネーブル信号がイネーブルのときは前記第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記第２の値の選択信号を供給し、前記マイザイネーブル信号がディスイネーブルのときは前記第２群のＦＦ回路のそれぞれに対応して設けられたセレクタに前記スキャンイネーブル信号の値に応じた値の選択信号を供給する切替回路からなることを特徴とする半導体集積回路。