JP2002189063A

JP2002189063A - 半導体装置

Info

Publication number: JP2002189063A
Application number: JP2000390923A
Authority: JP
Inventors: Yasushi Kono; 安志河野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-12-22
Filing date: 2000-12-22
Publication date: 2002-07-05

Abstract

(57)【要約】【課題】論理ユニットの組み込み自己検査（ＢＩＳ
Ｔ）を記憶ユニットによって妨げられることなく、シス
テム動作速度で行える半導体装置を提供する。【解決手段】ＲＡＭ３の出力do(0)に接続されるスキ
ャン記憶素子１において、実際の記憶素子である２段構
成のラッチＬＴ１，ＬＴ２のデータ入力を選択するセレ
クタ１０１を設け、テストモード時は、セレクタ１０１
によって、ＲＡＭ３の出力値do(0)ではなく、論理値０
又は論理値１を選択し、ＬＴ１，ＬＴ２に出力する。Ｌ
Ｔ１，ＬＴ２は、システムキャプチャクロックＣＣＫに
同期して、セレクタ１０１が出力する信号を取り込み、
データ出力ピンＤｏｕｔを介して、組合せ回路５に出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、組み込み自己検査回路を備えた半導体装置に
関する。

【０００２】

【従来の技術】従来から、組み込み自己検査(ＢＩＳＴ:
Built In Self Test)回路を備えた半導体装置が知られ
ている。ＢＩＳＴは、半導体装置が自分自身を試験する
ことによって、半導体装置の試験を容易化する手法であ
る。

【０００３】図６は、ＢＩＳＴ回路を備えた半導体装置
の構成を示す図である。

【０００４】同図に示すように、半導体装置１５０は、
論理ユニットとしての組合せ回路４，５と、記憶ユニッ
トとしてのＲＡＭ３とを備えている。半導体装置１５０
は、更に、ＰＲＰＧ(Pseudo Random Pattern Generato
r)１０と、ＭＩＳＲ(MultipleInput Signature Registe
r)１１と、記憶素子１，２，１３，１４とを備える。Ｐ
ＲＰＧ１０とＭＩＳＲ１１と記憶素子１，２，１３，１
４とは、ＢＩＳＴ回路を構成し、半導体装置１５０の検
査を行うためのＢＩＳＴを実行する。

【０００５】ＰＲＰＧ１０は、疑似乱数テストパタン発
生器であり、ＭＩＳＲ１１は、出力応答系列を圧縮し、
圧縮結果を出力する符号圧縮器である。ＰＲＰＧ１０及
びＭＩＳＲ１１の詳細については後述する。

【０００６】記憶素子１，２，１３，１４は、組合せ回
路４，５やＲＡＭ３との間で、信号のやり取りを行うフ
リップフロップ等の記憶素子であり、通常動作時は、組
合せ回路４，５等と共に、半導体装置１５０内の順序回
路を構成し、テストモード時は、他の記憶素子と縦続接
続されて、スキャンパス（スキャンチェーン）を構成す
るスキャン記憶素子である。

【０００７】同図に示した例では、スキャンパス１２と
して、ＰＲＰＧ１０から、記憶素子１３，１４を介し
て、ＭＩＳＲ１１につながるものと、ＰＲＰＧ１０か
ら、記憶素子２，１を介して、ＭＩＳＲ１１につながる
ものの２本のスキャンパスが示されている。

【０００８】ＰＲＰＧ１０により発生したテストパタン
は、スキャンパス１２を介して、記憶素子１３，１４及
び記憶素子２，１にスキャンインされる。そして、スキ
ャンインされたテストパタンを使って、組合せ回路４，
５の試験が行われ、その結果は、記憶素子に取り込ま
れ、記憶素子１３，１４及び記憶素子２，１からスキャ
ンパス１２を介してＭＩＳＲ１１にスキャンアウトされ
る。そして、スキャンアウトされた値は、ＭＩＳＲ１１
によって符号圧縮され、半導体装置１５０の外部に出力
される。そして、その符号の比較により、半導体装置１
５０の良否判定が行われる。

【０００９】図７は、ＰＲＰＧの構成例を示す図であ
る。

【００１０】同図に示すように、ＰＲＰＧ２００は、複
数のＦＦ(フリップフロップ)２０１と、それらを循環的
に接続するＥＸＯＲ(排他的論理和)ゲート２０２とを備
える。この回路では、各ＦＦ２０１に初期値を与えた
後、クロックを印可するとそのクロックに同期して順
次、循環周期をもつ疑似乱数が発生され、発生された疑
似乱数がスキャンパス１２へ供給されていく。

【００１１】図８は、ＭＩＳＲの構成例を示す図であ
る。

【００１２】同図に示すように、ＭＩＳＲ２１０は、交
互に接続された複数のＦＦ２１１及びＥＸＯＲゲート２
１２を備え、さらにそれらを循環的に接続するＥＸＯＲ
ゲート２１３を備える。この回路では、ＦＦ２１１に初
期値を与えた後、クロックに同期して、ＥＸＯＲ２１２
の一方の入力に接続されたスキャンパス１２から印可さ
れてくる値を使った演算が行われる。その結果、スキャ
ンパス１２より順次印可されてくる値を時系列に沿って
圧縮した結果であるシグネチャが得られる。

【００１３】このシグネチャは、試験の結果として、半
導体装置１５０の外部へと出力される。半導体装置１５
０に対する論理シミュレーションによって予め求められ
ているシグネチャの正常値と、ＭＩＳＲ１１に保持され
た観測値とを比較することでスキャンパス自身も含め
て、組合せ回路４および５が正常であるか否かの判定を
行うことができる。

【００１４】

【発明が解決しようとする課題】ところで、図６におい
て、記憶素子１は、ＲＡＭ３のデータ出力do(0)〜do(2)
に接続されており、ＲＡＭ３から出力される信号が取り
込まれる。従って、ＲＡＭ３内の各メモリセルが初期化
されていない状態で試験が開始されると、メモリセルの
値が定まっていないため、不定値が記憶素子１に取り込
まれることになる。その結果、スキャンパス１２を介し
てＭＩＳＲ１１に不定値が混入されることになり、シグ
ネチャの正常な計算ができなくなる。

【００１５】入力が確定していれば、組合せ回路４，５
からは、不定値がスキャンパスに混入されることはない
が、初期化されていないＲＡＭ３からは不定値が混入さ
れる恐れがある。ＢＩＳＴを用いないスキャンテストで
は不定値が混入したときのデータは捨て去る（マスクす
る）ことによって試験を行うことが可能であるが、ＢＩ
ＳＴ回路では、一般に、スキャンアウトされた値を圧縮
したシグネチャによって良否判断を行うので、スキャン
アウトデータに不定値が混入すると、正常な試験が行え
なくなる。

【００１６】この問題を解決するために、例えば、テス
トモード時は、データ出力値が、常にデータ入力値と等
しくなるようなＲＡＭを利用して、ＢＩＳＴを実行する
方法がとられる。

【００１７】図９は、このような方法を採用した場合の
ＲＡＭの構成を示す図である。

【００１８】同図に示すように、ＲＡＭ３００は、メモ
リ３０１と、読み出しアドレスデコーダ３０２と、書き
込みアドレスデコーダ３０３と、セレクタ３０４と、Ｏ
Ｒゲート３０５と、ＡＮＤゲート３０６とを備える。

【００１９】メモリ３０１には、データ入力ピンＤｉｎ
を介して、データが入力される。また、メモリ３０１か
ら読み出されたデータが、データ出力ピンＤｏｕｔを介
して、ＲＡＭ３００の外部に出力される。

【００２０】読み出しアドレスデコーダ３０２は、読み
出しアドレスピンＲＡを介して入力される読み出しアド
レスをデコードし、デコードした結果を、メモリ３０１
に出力する。

【００２１】セレクタ３０４は、テストモードピンＴＥ
を介して入力されるテストモード信号に従って、書き込
みアドレスピンＷＡを介して入力される書き込みアドレ
スと、読み出しアドレスピンＲＡを介して入力される読
み出しアドレスとのいずれかを選択し、書き込みアドレ
スデコーダ３０３へ出力する。

【００２２】書き込みアドレスデコーダ３０３は、セレ
クタ３０４から供給されるアドレスをデコードし、デコ
ードした結果を、メモリ３０１に出力する。書き込みア
ドレスデコーダ３０３を動作させるか否かは、ＯＲゲー
ト３０５の出力信号によって制御される。

【００２３】ＯＲゲート３０５は、ＡＮＤゲート３０６
の出力とテストモードピンＴＥを介して入力されるテス
トモード信号とのＯＲ条件をとり、その結果を書き込み
アドレスデコーダ３０３に出力する。ＡＮＤゲート３０
６は、制御ピンＷＥを介して入力される書き込み動作を
行うか否かを示す制御信号と、クロックピンＴを介して
入力されるクロック信号とのＡＮＤ条件をとり、その結
果をＯＲゲート３０５に出力する。

【００２４】テスト時は、テストモードピンＴＥ＝１と
する。このとき、セレクタ３０４は、読み出しアドレス
を選択して出力する。また、書き込みアドレスデコーダ
３０３は、書き込み動作条件となる。この結果、読み出
しアドレスピンＲＡの示すメモリ３０１のアドレスに対
して、Ｄｉｎを介して入力される値が書き込まれ、また
同時に、Ｄｏｕｔにその値が読み出される。これにより
ＢＩＳＴ時には、ＲＡＭ３００のデータ出力値は、常に
データ入力値と等しくなり、その結果、ＭＩＳＲ１１に
不定値が混入されることがなくなる。

【００２５】しかしながら、このようなＲＡＭ３００の
方式では、テストパタン毎に、ＰＲＰＧ１０からスキャ
ンパス１２を介して設定されたメモリ３０１のアドレス
に、同様に設定されたデータ入力Ｄｉｎを書き込み、さ
らにその値をＤｏｕｔから読み出すための時間が必要と
なるが、この時間は、通常、組合せ回路４，５の動作時
間に比べ長い時間となる。このため、半導体装置１５０
の検査は、ＲＡＭ３００のテストモード時の動作速度で
行うこととなり、システム動作速度で行うことが妨げら
れてしまう。

【００２６】この問題点を解消するものとして、例え
ば、特開平１１−３５２１８８号公報には、初期化され
ていないＲＡＭからのデータ出力は、ＭＩＳＲへと伝達
させないことで不定値が混入することを避ける半導体装
置が開示されている。

【００２７】この半導体装置では、図１０に示すよう
に、ＰＲＰＧ１０からスキャンパス１２を介して伝えら
れたスキャンイン値は途中で分岐し、一方はＲＡＭ４０
３のデータ入力Ｄｉｎ記憶素子４０１へ伝わり、他方は
データアウトＤｏｕｔ記憶素子４０２へ伝わる。ＲＡＭ
４０３からの不定値を取り込んだＤｏｕｔ記憶素子４０
２は、ＭＩＳＲ１１へのスキャンパスに接続されていな
いので、不定値がＭＩＳＲ１１へ伝達されることはな
い。Ｄｉ側論理４０４をテストした結果は、Ｄｉｎ記憶
素子４０１からスキャンパス１２を介してＭＩＳＲ１１
へと伝わる。また、Ｄｏ側論理４０５は、Ｄｏｕｔ記憶
素子４０２へのスキャンイン値を使ってテストされ、テ
スト結果は、不図示のスキャンパスを使って、ＭＩＳＲ
１１へ伝達される。このようにしてＤｉ側論理４０４及
びＤｏ側論理４０５をテストする場合は、テスト速度
は、ＲＡＭ４０３の動作速度には影響されない。

【００２８】しかしながら、シミュレーション等を行う
ために利用されるテスト容易化設計用ＣＡＤツールは、
分岐したスキャンパスに対応してないため、故障検出率
や、ＭＩＳＲからのシグネチャを求めるシミュレーショ
ンを行う際は、この回路構成を、当該回路と等価な回路
である図１１に替える必要がある。

【００２９】同図に示すように、本回路構成では、スキ
ャンパス１２は分岐せず、仮想的なデータ入力／出力Ｄ
ｉｎ／Ｄｏｕｔ兼用記憶素子５０１に接続される。この
場合、Ｄｉ側論理４０４をテストした結果は、記憶素子
５０１に取り込まれ、記憶素子５０１からスキャンパス
１２を介して、ＭＩＳＲ１１へ伝わる。また、ＰＲＰＧ
１０からスキャンパス１２を介して記憶素子５０１へス
キャンインされたパタンがＤｏ側論理４０５へ供給され
る。前記公報記載の半導体装置では、このような構成の
回路図を実際のものとは別にシミュレーション用に準備
し、シミュレーションには、実際の回路とは異なるシュ
ミレーション用の回路を使用する必要がある。

【００３０】さらに、このようにシミュレーション用の
回路構成と実際の回路構成とが異なることになると、遅
延故障に対するテストの方法が限定されてしまうことに
なる。

【００３１】図１２は、当該問題点を説明するための図
である。ここでは、同図に示したような回路構成におい
て、論理６０２の遅延故障についてのテストを行う場合
について考える。

【００３２】論理６０２の遅延故障に対するテストを行
うためには、その前段に接続される記憶素子６０３に信
号変化を発生させる必要がある。このような信号変化を
発生される方法としては、２種類の方法がある。

【００３３】まず、第１の方法は、シフトチェーンに依
存した信号変化を利用する方法である。記憶素子６０３
−、６０３−、６０３−について、それぞれのス
キャンイン後の確定値をａ，ｂ，ｃとする。この場合、
例えば、記憶素子６０３−では、スキャンインの際、
ａからｂ、ｂからｃ等と、順次信号変化が発生すること
になる。このような信号変化を利用する方式をＳＬ（Sk
ewed Load）方式と呼ぶ。

【００３４】また、第２の方法は、論理に依存した信号
変化を利用する方法である。スキャンイン後、記憶素子
６０３−、６０３−、６０３−について、前方論
理６０１によりそれぞれの確定する値がＡ、Ｂ、Ｃであ
るとする。この場合、確定値Ａ、Ｂ、Ｃが各記憶素子６
０３−〜に取り込まれる際、ａからＡ、ｂからＢ、
ｃからＣ等の信号変化が発生することになる。このよう
な信号変化を利用する方式をＢＳ(Broad Side)方式と呼
ぶ。

【００３５】遅延故障に対するテストでは、通常、この
二つの方式を組み合わせて故障検出率を向上させてい
る。

【００３６】ところが、ＢＳ方式は、図１１に示したよ
うな回路構成には当てはめることはできない。すなわ
ち、図１１に示した回路構成では、Ｄｏ側論理４０５の
遅延故障をテストするために利用されるＤｉｎ／Ｄｏｕ
ｔ兼用記憶素子５０１の変化後の値は、Ｄｉ側論理４０
４による確定値と計算してしまうが、図１０に示すよう
に、実際の回路構成では、Ｄｉ側論理４０４による確定
値は、記憶素子４０１に取り込まれ、Ｄｏ側論理４０５
に接続される記憶素子４０２に取り込まれるのは、ＲＡ
Ｍ４０３からの値である。このように、この方式では、
遅延故障に対するテストにおいてＢＳ方式を扱えない。

【００３７】本発明の目的は、論理ユニットのＢＩＳＴ
を記憶ユニットによって妨げられることなく、システム
動作速度で行えるとともに、そのために論理シミュレー
ション用の回路図を別途準備する必要がない半導体装置
を提供することにある。

【００３８】

【課題を解決するための手段】本発明に係る半導体装置
は、記憶ユニットと、当該記憶ユニットとの間で信号を
やり取りする論理ユニットと、前記記憶ユニットから前
記論理ユニットへの伝達経路上に位置し、スキャンパス
に接続される記憶素子と、テストパタンを生成し、スキ
ャンパスの入力端へと供給するテストパタン生成回路
と、スキャンパスの出力端からの信号を入力し、圧縮す
るテストパタン圧縮回路と、前記記憶ユニットから伝達
される信号と、予め定められた論理値とのいずれかを選
択して、前記記憶素子のデータ入力として出力するセレ
クタとを備えたことを特徴とする。

【００３９】この場合において、前記予め定められた論
理値は、例えば、論理値０、論理値１及び前記記憶素子
のデータ出力の反転値のいずれかである。

【００４０】本発明に係る別の半導体装置は、記憶ユニ
ットと、当該記憶ユニットとの間で信号をやり取りする
論理ユニットと、前記記憶ユニットから前記論理ユニッ
トへの伝達経路上に位置し、スキャンパスに接続される
記憶素子と、テストパタンを生成し、スキャンパスの入
力端へと供給するテストパタン生成回路と、スキャンパ
スの出力端からの信号を入力し、圧縮するテストパタン
圧縮回路と、前記記憶ユニットから伝達される信号と、
前記記憶素子の出力を反転した信号とのいずれかを選択
して、前記記憶素子のデータ入力として出力するセレク
タとを備えたことを特徴とする。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しつつ詳細に説明する。

【００４２】＜第１実施形態＞図１は、本発明による半
導体装置における記憶ユニットとその近傍の構成を示す
ブロック図である。

【００４３】同図に示すように、半導体装置１００は、
論理ユニットとしての組合せ回路５と、記憶ユニットと
してのＲＡＭ３と、記憶素子１，１４とを備える。な
お、半導体装置１００は、更に、図６に示した半導体装
置１５０と同様に、組合せ回路４、記憶素子２，１３、
ＰＲＰＧ１０、ＭＩＳＲ１１などを備えるが、簡単のた
め、図示を省略している。また、記憶素子１，１４は、
一般に複数個存在するが、簡単のため、それぞれ１個ず
つ示している。

【００４４】半導体装置１００は、ＲＡＭ３の出力に接
続される記憶素子の内部構成が、前述した半導体装置１
５０と異なる。すなわち、ＲＡＭ３の出力do(0)に接続
する記憶素子１は、実際の記憶素子である２段構成のラ
ッチＬＴ１，ＬＴ２と、セレクタ１０１とを備える。セ
レクタ１０１は、記憶素子１のデータ入力ピンＤｉｎ
と、ラッチＬＴ１，ＬＴ２の入力との間に接続される。
セレクタ１０１は、ＳＥＬピンを介して入力されるセレ
クト信号ＳＥＬに応じて、Ｄｉｎ、論理値１及び論理値
０のいずれかを選択して、ラッチＬＴ１，ＬＴ２に出力
する。ラッチＬＴ１，ＬＴ２は、システムキャプチャク
ロックピンＣＣＫを介して入力されるシステムキャプチ
ャクロックＣＣＫに同期して、セレクタ１０１が出力す
る信号を取り込み、データ出力ピンＤｏｕｔを介して、
組合せ回路５に出力する。

【００４５】このように、記憶素子１は、そのデータ入
力ピンＤｉｎと、実際の記憶素子の入力との間に、セレ
クタ１０１を備えており、ＢＩＳＴ動作の際には、論理
値１又は論理値０がセレクト信号ＳＥＬにより選択され
る。このため、ＲＡＭ３からの不定値は、ＬＴ１，ＬＴ
２に取り込まれない。

【００４６】また、記憶素子１は、ＬＴ１，ＬＴ２にそ
れぞれ接続するスキャンクロックＳＣＫ１，ＳＣＫ２を
交互に印可することで、スキャンパスの前段の記憶素子
から、スキャンインデータピンＳＩＤを介して、スキャ
ンイン値を取り込み、さらに、スキャンアウトデータピ
ンＳＯＤにつながる次段の記憶素子にシフトする。

【００４７】次に、本半導体装置１００における遅延故
障に対するテストについて説明する。まず、ＳＬ方式に
ついて説明する。

【００４８】図２は、ＳＬ方式における信号変化の様子
を示す図である。

【００４９】この場合、同図のタイミングでは、記憶
素子１は、次段の記憶素子に印可するべき値を保持して
いる。のタイミングにて、ＳＣＫ２が印可されると、
記憶素子１に、新たな値が取り込まれる。従って、タイ
ミングでの論理値とタイミングでの論理値が異なる
ときは、データ出力ピンＤｏｕｔに信号変化がおき、遅
延故障に対するテストが行える。一方、タイミングで
の論理値とタイミングでの論理値が同じときは、信号
変化がおきないため、遅延故障に対するテストは行えな
い。この信号変化が起きるか起きないかはスキャンパス
の接続順に依存する。

【００５０】この信号変化が起きたあと、ある規定され
たタイミング後、すなわち、タイミングにて、システ
ムキャプチャクロックＣＣＫが印可される。この規定さ
れたタイミングで信号変化の影響が記憶素子１４に到達
するか否か（記憶素子１４に取り込めるか否か）で組合
せ回路５の遅延故障に対するテストが実施される。

【００５１】記憶素子１では、システムキャプチャクロ
ックＣＣＫが印可されると、セレクト信号ＳＥＬに応じ
てセレクタ１０１が出力する論理値１又は論理値０が取
り込まれる。テストモード時のセレクト信号ＳＥＬは、
テスト条件に応じて、適切な論理値（０又は１）を選択
するように制御される。なお、図２では、論理値１を選
択したものとして図示してある。

【００５２】これによりＲＡＭ３をあらかじめ初期化し
ておかなくてもＭＩＳＲ１１に不定値が伝達されること
はない。また、ＣＣＫを印可するタイミングは、ＲＡＭ
３の動作速度と一切関係なく、半導体装置１００の検査
をシステム動作速度で行うことが可能となる。また、シ
ミュレーション用の回路図を別途用意する必要がなく、
実際の回路図にて論理シミュレーションを行うことが可
能である。

【００５３】次に、ＢＳ方式での動作について説明す
る。

【００５４】図３は、ＢＳ方式での動作を説明するため
の図である。

【００５５】ＳＣＫ１、ＳＣＫ２を交互に印可してＳＩ
Ｄ、ＳＯＤを介して、順次スキャンイン動作を行うこと
は前述したＳＬ方式と同じである。

【００５６】同図のタイミングでは、記憶素子１は、
すでにスキャン動作にて取り込むべき値を保持してい
る。タイミングにて、ＣＣＫが印可されると、新たな
値を取り込む。取り込まれる値は、セレクト信号ＳＥＬ
の値に応じて論理値１又は論理値０である。なお、図３
では論理値１を選択したものとして図示してある。

【００５７】セレクタ１０１によって選択された値とタ
イミングにおける論理値が異なる場合は、Ｄｏｕｔに
信号変化がおき、遅延故障に対するテストに効果があ
る。なお、同じ論理値であるときは遅延故障に対するテ
ストに効果はない。

【００５８】この信号変化が起きたあと、ある規定され
たタイミング後、すなわち、タイミングにて、再度、
システムキャプチャクロックＣＣＫが印可される。この
規定されたタイミングで信号変化の影響が記憶素子１４
に到達するか否かで組合せ回路５の遅延故障に対するテ
ストが実施される。

【００５９】ＢＩＳＴでのテストの途中で、セレクト信
号ＳＥＬを制御して、セレクタ１０１によって選択出力
する値を切り替えることにより、例えば、途中までは、
論理値１を選択して、論理値０から１への変化による遅
延故障のテストを行い、途中からは、論理値０を選択し
て、論理値１から０への変化による遅延故障のテストを
行うことも可能になる。

【００６０】前述したようにＳＬ方式では信号変化が起
きるか否かは、スキャンパスの接続順に依存するが、Ｂ
Ｓ方式では、スキャンパスには依存しない信号変化を起
こすことができる。本発明による半導体装置では、遅延
故障に対するテストにおいて、ＳＬ方式とＢＳ方式とを
併用することが可能となり、故障検出率を向上させるこ
とが可能となる。

【００６１】＜第２実施形態＞次に、本発明による別の
半導体装置について説明する。

【００６２】図４は、本半導体装置における記憶ユニッ
トとその近傍の構成を示すブロック図である。

【００６３】同図に示すように、半導体装置１３０は、
図１に示した半導体装置１００と同様に、組合せ回路５
と、ＲＡＭ３と、記憶素子１，１４とを備える。図４に
示した半導体装置１３０は、記憶素子１の内部構成のみ
が、図１に示した半導体装置１００と異なる。すなわ
ち、記憶素子１は、反転ゲート１３１を備え、ラッチＬ
Ｔ２の出力から反転ゲート１３１を介した信号がセレク
タ１０１の入力に接続される。

【００６４】なお、第１実施形態と同様に、セレクタ１
０１によって選択可能な信号として、論理値１及び／又
は論理値０を更にセレクタ１０１に入力するようにして
もよい。

【００６５】次に、半導体装置１３０におけるＢＳ方式
での動作について説明する。なお、ＳＬ方式での動作
は、前述した半導体装置１００と同じであるので説明は
省略する。

【００６６】図５は、ＢＳ方式での動作を説明するため
の図である。

【００６７】ＳＣＫ１、ＳＣＫ２を交互に印可して、Ｓ
ＩＤ、ＳＯＤを介して、順次、スキャンイン動作を行う
ことは、前述した半導体装置１００と同じである。

【００６８】同図のタイミングでは、記憶素子１は、
すでにスキャン動作にて取り込むべき値を保持してい
る。そして、タイミングにて、ＣＣＫが印可される
と、新たな値を取り込む。

【００６９】セレクト信号ＳＥＬをテストモード時の値
として、反転ゲート１３１の出力を選択するものとして
おくことにより、タイミングにて記憶素子１が保持し
ていた値の反転値が新たに取り込まれる。

【００７０】このように、半導体装置１３０では、ＣＣ
Ｋが印可されると、Ｄｏｕｔには必ず信号変化がおき
る。この点が半導体装置１００と異なり、ＢＩＳＴでの
テストの途中で、セレクト信号ＳＥＬを切り替える必要
はなくなる。

【００７１】この信号変化が起きたあとの動作は、半導
体装置１００と同じである。なお、タイミングでは、
タイミングで取り込まれた値の反転値が確定値として
取り込まれる。

【００７２】本実施形態においても、ＲＡＭ３の出力do
(0)に接続する記憶素子１には、そのデータ入力ピンＤ
ｉｎと、実際の記憶素子の入力との間に、セレクタ１０
１が設けられており、テストモード時は、記憶素子の反
転出力値がセレクト信号ＳＥＬにより選択されるので、
ＲＡＭ３に妨げられることなく、論理ユニットのＢＩＳ
Ｔを実行できる。更に、スキャンパスの接続順に依存し
ない方式での遅延故障に対するテストにおいて、全パタ
ンで信号変化が発生するのでテスト効率がよくなる。

【００７３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＢＩＳＴ動作の際には、記憶ユニットの出力がス
キャン記憶素子に伝達されないので、論理ユニットのＢ
ＩＳＴを記憶ユニットによって妨げられることなく、シ
ステム動作速度で行える。また、論理シミュレーション
用の回路図を別途準備する必要もない。

【図面の簡単な説明】

【図１】本発明による半導体装置の構成を示すブロッ
ク図である。

【図２】ＳＬ方式における信号変化の様子を示す図で
ある。

【図３】ＢＳ方式での動作を説明するための図であ
る。

【図４】本発明による別の半導体装置の構成を示すブ
ロック図である。

【図５】ＢＳ方式での動作を説明するための図であ
る。

【図６】従来の半導体装置の構成を示すブロック図で
ある。

【図７】ＰＲＰＧの内部ブロック図である。

【図８】ＭＩＳＲの内部ブロック図である。

【図９】従来装置のＲＡＭの構成を示す図である。

【図１０】別の従来装置の構成を示すブロック図であ
る。

【図１１】図１０の回路構成と等価な回路構成を示す
図である。

【図１２】遅延故障に対するテストの動作説明図であ
る。

【符号の説明】

１，２，１３，１４記憶素子３ＲＡＭ４，５組合せ回路１０ＰＲＰＧ１１ＭＩＳＲ１２スキャンパス１０１セレクタ１３１反転ゲート

Claims

【特許請求の範囲】

【請求項１】記憶ユニットと、当該記憶ユニットとの間で信号をやり取りする論理ユニ
ットと、前記記憶ユニットから前記論理ユニットへの伝達経路上
に位置し、スキャンパスに接続される記憶素子と、テストパタンを生成し、スキャンパスの入力端へと供給
するテストパタン生成回路と、スキャンパスの出力端からの信号を入力し、圧縮するテ
ストパタン圧縮回路と、前記記憶ユニットから伝達される信号と、予め定められ
た論理値とのいずれかを選択して、前記記憶素子のデー
タ入力として出力するセレクタとを備えたことを特徴と
する半導体装置。
【請求項２】前記予め定められた論理値は、論理値
０、論理値１及び前記記憶素子のデータ出力の反転値の
いずれかであることを特徴とする請求項１に記載の半導
体装置。
【請求項３】記憶ユニットと、当該記憶ユニットとの間で信号をやり取りする論理ユニ
ットと、前記記憶ユニットから前記論理ユニットへの伝達経路上
に位置し、スキャンパスに接続される記憶素子と、テストパタンを生成し、スキャンパスの入力端へと供給
するテストパタン生成回路と、スキャンパスの出力端からの信号を入力し、圧縮するテ
ストパタン圧縮回路と、前記記憶ユニットから伝達される信号と、前記記憶素子
の出力を反転した信号とのいずれかを選択して、前記記
憶素子のデータ入力として出力するセレクタとを備えた
ことを特徴とする半導体装置。