JPH0354370B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、集積回路又はその他の電子デバイス
をテストする為に使用される自動テスト装置に関
するものであつて、更に詳細には、ダイナミツク
コンポーネント又はパラメータをパスさせる事が
必要なコンポーネントをテストするのに特に適し
た自動テスト方式用のメモリアーキテクチヤ乃至
はメモリ装置に関するものである。 集積回路又は集積回路のグループをテストする
のに適したテスト装置を多数の会社が製造してい
る。例えば、フエアチアイルド カメラ アンド
インストルメント コーポレーシヨンのテスト
システム部門は、この様なテスト装置の広範な種
類のものを製造しており、例えばSentryシステ
ムとして知られるテストシステムを製造してい
る。通常、この様なテストシステムは特定のコン
ポーネントに関して実行すべきテストに関する情
報や、これらのテストを実行する為に必要なデー
タや、所望の出力データ、及びその他の情報、即
ちテスト中のデバイスの機能テストを行なう為に
テスト装置内のドライバやコンパレータに対する
１及び０等の情報をストアするのに必要な一群の
メモリを有している。 これらのメモリと関連し、通常シーケンス制御
メモリとして知られる別の１組のメモリが設けら
れている。これらのメモリはサブルーチンパター
ンを定義付け、サブルーチンをコールし、モード
のマツチングを行なわせ、GO TOを供給する事
等によつて制御情報を与えるものである。更に、
シーケンス制御メモリはシステム内にその他のサ
ポートメモリに対するアドレスビツト、例えばメ
インマスクメモリや定義メモリ用のアドレスを有
している。マスクメモリはピンエレクトロニクス
回路のコンパレータを制御する為に使用され、一
方定義メモリはピンエレクトロニクス回路のドラ
イバを制御する。従つて、メインメモリ又はサブ
ルーチンメモリの何れからかの真理値表ワードと
共に、マスクメモリと定義メモリの内容の組合せ
は、テスト中のデバイスに対し各ピンに対する３
個のビツトからなる機能データを決定する。 しかしながら、集積回路の複雑性及び能力が持
続して進化するにつれ、一層柔軟性に富んだメモ
リアーキテクチヤ（装置）の必要性が生じてき
た。例えば、多数のダイナミツクコンポーネント
をテストする上で、数十万回のテストサイクルが
必要とされ、その結果システムのメモリがストア
（記憶）する事が可能な能力以上の多数のマスク、
定義又はベクトルが必要とされる。典型的に、幾
つかの従来技術の自動テストシステムに於いて
は、この様な拘束条件によりメモリを再度ロード
する事を可能とする為にコンポーネントのテスト
作業を完全に停止する事が必要とされており、更
にテストを続ける前にダイナミツクコンポーネン
トを既知状態とさせる工程をテストシーケンスに
設ける事が必要とされている。 現在のマイクロプロセサに於ける発展に伴い現
在のテストシステムに於いて次第に好しからざる
ものとなつた別の限定条件は、メインプログラム
からサブルーチンへパラメータをパスさせる事が
困難であるという事である。例えば、典型的なマ
イクロプロセサをテストする場合に、サブルーチ
ンは、命令フエツチ動作の様な特定のマイクロプ
ロセササイクルに対して一定である真理値表を包
含しており、サブルーチンのコールに関連してフ
エツチが行なわれるべき位置をフオーマツタへパ
スする事が望ましい。この様なサブルーチン及び
パラメータのパス動作を使用する事によりメイン
メモリ内にストアされるデータを従来の直線型モ
ードと比べて著しく縮小させる事が可能となる。
従つて、パラメータをパスする事が不可能である
という事は必然的に大型のメモリを必要とし、そ
の結果アクセス時間が遅くなると共にコストが増
加する。 本発明は、以上の点に鑑み成されたものであつ
て、上述した如き従来技術の欠点を解消する事を
目的とする。本発明は、独立したメインメモリと
サブルーチンメモリとを有し、メインメモリとサ
ブルーチンメモリとの間でパラメータのパス乃至
はやり取りを行なわせる事を可能とし、且つダイ
ナミツクコンポーネントのテストを行なう上での
柔軟性を向上させたテストシステム用のメモリア
ーキテクチヤ（装置）を提供するものである。本
発明の１実施例に於いては、テストシステム用メ
モリ装置は、所望の信号をフオーマツトする為の
フオーマツト手段と、制御情報及びデータ情報を
ストアする為のメインメモリ手段と、前記メイン
メモリ手段と前記サブルーチンメモリ手段の両方
から信号を受取る様に接続されているスイツチン
グ手段と、前記サブルーチンメモリ手段から制御
情報を受取る様に接続されると共に前記スイツチ
ング手段に接続されているパラメータイネーブル
手段とを有し、前記サブルーチンメモリ手段とメ
インメモリ手段の何れかを制御する前記パラメー
タイネーブル手段は前記メインメモリ手段及びメ
インマスク・定義手段が再ロードしている間にサ
ブルーチンによつてループ化する事を可能とする
為のマスク及び定義情報をストアする手段を有す
るものである。 以下、添付の図面を参考に、本発明の具体的実
施の態様について詳細に説明する。本発明は多数
のマスク及び定義を必要とするダイナミツクコン
ポーネントをテストする事が可能なテストシステ
ムメモリ装置を提供するものであり、最新の集積
回路と共に本テストシステムを使用する事が可能
である様にサブルーチンへパラメータをパスさせ
る事が可能なテストシステムメモリ装置を提供す
るものである。本発明のメモリ構成の好適実施例
をブロツク線図で図面に示してある。このブロツ
ク線図には多数のメモリが設けられており、これ
らメモリの全ては選択的にフオーマツト回路１０
へ接続させる事が可能である。フオーマツタ（フ
オーマツト回路）１０はピンエレクトロニクス回
路へ接続されており、ピンエレクトロニクス回路
はテスト中のデバイスが接続されているテストヘ
ツドの各ピンと接続されている。周知のフオーマ
ツト回路１０は、テスト中のデバイスの各ピンに
対して必要なテスト信号をフオーマツトし、これ
らのテスト信号をテストヘツドへ供給する。この
フオーマツト回路は図示したメモリ内に貯蔵され
ている情報を引き出し、ピンエレクトロニクス回
路の各々に必要とされるテスト信号を形成する。 図面に示したメモリは、メインメモリ１５を有
しており、このメインメモリ１５は、好適な実施
例としては、64kワードの深さであると共に、16
ピン乃至256ピンの幅のグループのものに於ける
テスタの幅を有するものである。サブルーチンメ
モリ３８はメインメモリ内にストアされている真
理値表情報内に於いて最高速度でループする事を
許容する。メインメモリ１５及びサブルーチンメ
モリ３８の両方が、ピンエレクトロニクス回路に
接続されているデバイスの機能テストを行なう為
に使用するブール型式で表されたデータを有して
いる。通常、ブール型式データの各サイクルは
“ベクトル”として知られており、メインメモリ
又はサブルーチンメモリに於いて単一のワードを
成している。 図示したメモリは、更に、マスクメモリ２０及
び定義メモリ２５を有している。マスクメモリ２
０は各サイクルに対してテスト中のデバイスのど
のピンが測定されるべき出力データを有するか否
かという事の情報を内蔵している。定義メモリ２
５は各サイクルに対しテスト中のデバイスのどの
ピンが他のメモリからの特定のブール型式データ
で駆動されるべきであるかという事に関する情報
を内蔵している。従つて、マスクメモリ２０は、
フオーマツト回路１０を介して、ピンエレクトロ
ニクス回路のコンパレータを制御し、一方定義メ
モリ２５は、同様に、ピンエレクトロニクス回路
のドライバを制御する。マスクメモリ及び定義メ
モリの各々は256ワードの深さを有し、且つ好適
実施例に於けるテスタの幅を有している。従つ
て、後述する如く、メインメモリ１５と、マスク
メモリ２０と、定義メモリ２５とは、一体となつ
てテスト中のデバイスの各ピンに対して必要な３
ビツトからなる機能データを決定する。 サブルーチンメモリ３８と関連づけると共に、
メモリ１５，２０，２５の組合せと関連づけられ
て、シーケンス制御メモリ（SCM）が設けられ
ている。好適実施例に於いては、メインシーケン
ス制御メモリ１８は64kワードの深さで64ビツト
の幅であり、サブルーチンSCMメモリ３３は1k
ワードの深さであり64ビツトの幅である。シーケ
ンス制御メモリ１８及び３３の各々は、他のメモ
リ内に内蔵されている情報に対するアドレスを供
給する。例えば、メインSCMメモリ１８は定義
メモリ２５内に於ける適宜の定義又はマスクメモ
リ２０内に於けるマスクのアドレスに関しメイン
メモリ１５内に於ける各ワードに対するアドレス
情報を内蔵している。更に、図面には示してない
が、SCMメモリ１８は適宜のタイミング発生器、
必要な時間遅れ、パルス幅等の選択を行なう為の
情報を有している。 従来の自動テストシステムと比較して、図示し
た本発明のメモリ構成はサブルーチン定義メモリ
２７及びサブルーチンマスクメモリ２２を有して
いる。好適実施例に於いては、これらのメモリの
各々は256ワードの深さでテスタと同じ幅を有し
ている。これらのメモリはサブルーチンメモリ３
８が専用的に使用する為のものである。メインＤ
メモリ２５及びＭメモリ２０内のアドレス情報は
メインSCMメモリ１８によつて供給されるが、
サブルーチン定義メモリ２７及びサブルーチンマ
スクメモリ２２に対するアドレス情報はサブルー
チンSCMメモリ３３によつて供給される。この
様に、ベクトルがメインメモリ１５によつて実行
されている場合には、マスクデータ及び定義デー
タはメインSCMメモリ１８によつてアドレスさ
れるＤメモリ２５及びＭメモリ２０内の適宜の位
置からやつて来る。同様に、ベクトルがサブルー
チンメモリ３８によつて実行されている場合に
は、マスクデータ及び定義データは夫々SDメモ
リ２７及びSMメモリ２２からやつてくる。 マルチプレクサ１３及び１７は、メイン又はサ
ブルーチンの何れかのマスク及び定義メモリデー
タがフオーマツト回路１０の入力端子Ｍ及びＤへ
到達するかという事を決定する。マルチプレクサ
１３及び１７はサブルーチンメモリ３８によつて
制御される。この様に、メモリ２７及び２２から
のデータを使用する事によつてサブルーチン
SCMメモリ３３の制御の下でダイナミツクコン
ポーネントを連続的なループ内に維持する事が可
能であり、一方メインマスク２０及び定義メモリ
２５、メインメモリ１５及びメインSCMメモリ
１８を新たなテスト情報で再ロードさせる事が可
能である。この事は従来のテストシステムに於け
る欠点であつたメインＭメモリ２０及びＤメモリ
２５を再ロードする為にダイナミツクコンポーネ
ントのテストを中断し次いでテスト中のデバイス
を既知状態とさせる事が屡々必要であつたという
欠点を解消するものである。 自動テスト装置内の他のサブシステムによつて
メインメモリ及びサブルーチンメモリの両方に関
連づけられているマスクメモリ及び定義メモリの
アクセス動作を可能とする為に、マルチプレクサ
が各メモリに接続して設けられている。例えば、
メインマスクメモリ２０と関連づけられているマ
ルチプレクサ２１は、マスクメモリ２０へ配線
HSACを介して高速度アクセス情報をロードさせ
ると共に、配線APGを介してアルゴリズムパタ
ーン発生情報をロードさせ、一方配線MAを介し
てメインSCMメモリ１８からの情報をロードす
る事を可能とする。同様のマルチプレクサ２６及
び２４がメイン定義メモリ２５及びサブルーチン
定義メモリ２７へ夫々接続されている。マルチプ
レクサ１９はサブルーチンマスクメモリ２２へ接
続されており、同一の機能を実行する。 本発明の独特の特徴としては、パラメータをフ
オーマツト回路１０へパスさせる事を可能な構成
としている点である。この事は、テスタ内のチヤ
ンネル数と同一の幅を有するパラメータイネーブ
ルメモリ（PEM）３０を設ける事によつて可能
となつている。好適実施例に於いては、パラメー
タイネーブルメモリ３０は16ワードの深さであ
る。イルーブルメモリ３０はサブルーチンSCM
メモリ３３内に於いて４個のビツトによつてアド
レスされる。サブルーチンSCMメモリ３３はマ
ルチプレクサ１６を介して実効的に各チヤンネル
毎に各サイクルに対するそのチヤンネルのビツト
がサブルーチンメモリ３８からくるのか（マルチ
プレクサ１４，３１，３６を介して）又はメイン
メモリ１５からくるのかという事を決定する。 パラメータイネーブルメモリ３０は以下の如く
機能する。ベクトルがサブルーチンメモリから実
行される場合には、パラメータイネーブルメモリ
３０からの選択されたワードが全て０である場合
には、フオーマツト回路１０に対する１及び０の
データは全てサブルーチンメモリ３８から供給さ
れ、そのサイクルに対しパラメータがパスされる
事はない。しかしながら、ベクトルがサブルーチ
ンSCMメモリ３３から実行され、且つパラメー
タイネーブルメモリ３０からの選択されたワード
が１を有している場合には、フオーマツト回路１
０に対する１及び０のデータは対応するパラメー
タイネーブルメモリチヤンネル内に０を有するチ
ヤンネルに対してはサブルーチンメモリ３８から
供給され、且つ対応するパラメータイネーブルメ
モリチヤンネル内に１を有するチヤンネルに対し
ては１及び０のデータはメインメモリ１５から供
給される。この様に、パラメータイネーブルメモ
リ３０内に於ける適宜のワードをアドレスする事
によつて、サブルーチン内の特定のベクトルがパ
ラメータなしでそのままの形で実行するか、又は
そのサイクルに関し１個又はそれ以上のチヤンネ
ルがメインメモリ１５からデータを受取る事が可
能である。パラメータイネーブルメモリはサブル
ーチンメモリからのデータと共にゲート２８を制
御する事によつて機能し、ゲート２８はマルチプ
レクサ１４を制御する。 ２個以上のパラメータがパスされた場合であつ
てメインメモリからのコールシーケンスに於いて
サブルーチンSCMメモリ３３が次のパラメータ
へ進む事を許容し、且つサブルーチンからそのサ
ブルーチンをコールしたプログラムへ帰還する為
にパラメータワードをスキツプさせる為に、メモ
リアドレスレジスタ（MAR）２９が設けられて
いる。サブルーチンSCMメモリ３３からのビツ
トはパラメータアドバンスビツト（PADV）と
呼称され、メモリ３３からレジスタ２９へ伝達さ
れる。 パラメータアドバンスビツト（PADV）は、
以下の如くしてメモリアドレスレジスタ２９の状
態をインクリメントさせる。典型的には、サブル
ーチンがメインメモリからコールされた場合に、
メインアドレスレジスタ２９はサブルーチンに対
するコールが成された位置から１だけインクリメ
ントされた位置を指示している。パラメータがパ
スされない場合は、この位置はサブルーチンが終
了してリターンする位置である。一方、パラメー
タがパスされている場合には、メモリアドレスレ
ジスタ２９はシーケンス内の最初のパラメータの
位置を指示す。パラメータアドバンスビツト
（PADV）信号がレジスタ２９をインクリメント
させてシーケンス内の次のパラメータを指示す。
この同一の配線を使用して最後のパラメータを通
過してステツプする事が可能であり、その際にメ
インメモリ１５内の適宜の位置へリターンする事
を可能とする。従つて、パラメータアドバンスビ
ツトは単一のサブルーチンから多数の位置へリタ
ーンする事を可能とさせる。この事はサブルーチ
ンによる実行の結果を示す為に情報をメインメモ
リへ送り返す事を可能とする。 図中、パラメータイネーブルメモリ３０の直下
に交替的データソースイネーブルメモリ
（ADSEM）３２を図示してある。このメモリは
マルチプレクサ３１を制御して、所望の交替的デ
ータ源からのデータをマルチプレクサ３１を介し
てフオーマツト回路１０へ供給する事を可能とし
ている。 図面中には、更に、スプリツトメインメモリ４
０、スプリツトサブルーチン４２、スプリツトパ
ラメータイネーブルメモリ３７を示してある。こ
れらのメモリの各々は上述した対応するものと同
一の構成を有している。これらスプリツトメモリ
を設ける目的は、極めて多数のピンを有するデバ
イスに対しメモリ装置の全体的構成を拡張する事
を可能とする為である。例えば、好適実施例に於
いては、メインメモリ１５、サブルーチンメモリ
３８、パラメータイネーブルメモリ３０の夫々は
最大256ピンを有するデバイスのテストを行なう
事を可能としている。この能力は、図示した様な
スプリツト乃至は補助ユニツトを付加する事によ
つて付加的な256ピン分の能力だけ拡張する事が
可能である。勿論、同様な方法で更に付加的なス
プリツトユニツトを付加する事により又はメイン
乃至はスプリツトユニツトのサイズを増加する事
によつて能力を更に拡張する事が可能である。 図面に示したメモリアーキテクチヤの動作は、
典型的なマイクロプロサセのテスト動作について
説明する事によつて一層理解を深める事が可能で
ある。テスト中のマイクロプロセサが、マイクロ
プロセサのアドレスバスが第１サイクルの期間中
高インピーダンス状態であり、次いで第２サイク
ル及び第３サイクルの期間中アドレス有効状態へ
変換する様な典型的な読取サイクルを有するもの
と仮定する。第３サイクルの期間中アドレスバス
が有効なデータを有している事を示す為にアドレ
スストローブラインがマイクロプロセサによつて
使用される。データがデータストローブ信号を使
用してストローブされる場合には、デバイスデー
タバスは少くとも第４サイクルの期間中有効なデ
ータを有する。アドレスストローブ、データスト
ローブ、典型的なその他の多くの対応する信号は
コード化されており、サブルーチンメモリ３８内
にストアされている。特定のアドレス及びデータ
の値は可変であり、引数としてパスされる。上述
したリードサイクルは以下の如くしてメモリ内に
コード化してストアさせる事が可能である。

【表】

【表】 最初のサブルーチンサイクルに於いて、サブル
ーチンＤメモリ２７及びＭメモリ２２の位置０と
パラメータメモリ３０がイネーブルされる。Ｄ＝
０とＭ＝０の組合せと、局所的なメモリが１であ
る場合には、高インピーンダンス状態に関しこれ
らのピンをチエツクする為にテスタへ命令が与え
られる。PEAOはパラメータイネーブルメモリア
ドレス０であつて、この例に於いては、アドレス
は０のみを有しており、そのサイクルに於いては
パラメータが使用されないという事を表わす。 次のサイクルに於いて、アドレス１に対するサ
ブルーチンＤ及びＭの位置は、第２サイクルに於
ける活動に対する適宜の組合せを有している。パ
ラメータイネーブルメモリ３０の位置１が選択さ
れる。この位置はデバイスアドレスバスに接続さ
れているテスタのチヤンネル上に１を有し、デバ
イスへ供給されるアドレスビツトはメインメモリ
１５から供給される。しかしながら、データバス
はいまだ高インピーダンスモードにあり、従つて
これらのチヤンネルにはサブルーチンメモリ３８
からデータが供給される。次ぎのサイクルに於い
て、パラメータイネーブルメモリの位置２の内容
が選択され、このワードはデータ及びアドレスバ
スチヤンネルに対し１を有しており、従つてデー
タ及びアドレスフイールド情報がサブルーチンメ
モリ３８ではなくメインメモリから供給される事
を許容する。 次いで、サブルーチン位置がアドレスストロー
ブ信号を発生させる。最後に、４番目のステツプ
として、サブルーチンメモリ２７及び２２の適宜
の組合せは、パラメータイネーブルメモリ３０と
共に、デバイスのサイクル条件を満足させる。
PADV信号がインクリメントされて、メモリア
ドレスレジスタ２９を進行させ、サブルーチンサ
イクルのリターン（帰還）を実行する。この様に
して、通常は４個のテスタサイクルを必要とする
マイクロプロセサテスト用の読取サイクルは１個
のサブルーチン内に組込む事が可能となり、且つ
引数としてパスされる所望のアドレス情報及びデ
ータ情報と共に該サブルーチンをコールする事に
よつて繰返し使用する事が可能である。次いで、
フオーマツト回路１０はテスト中のデバイスの各
ピンと関連づけられているピンエレクトロニク
ス。路へこのデータを供給する前にこのデータを
フオーマツトすると共にタイミングをとる。 以上、本発明の具体的実施の態様について詳細
に説明したが、本発明はこれら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を
逸脱する事なしに種々の変形が可能である事は勿
論である。

【図面の簡単な説明】

図面は本発明のテストシステムメモリアーキテ
クチヤの１実施例を示したブロツク線図である。 符号の説明、１０：フオーマツト回路、１５：
メインメモリ、１８：メインSCMメモリ、２
０：マスクメモリ、２２：サブルーチンマスクメ
モリ、２５：定義メモリ、２７：サブルーチン定
義メモリ、２９：メモリアドレスレジスタ、３
０：パラメータイネーブルメモリ、３１：マルチ
プレクサ、３２：交替的データ源イネーブルメモ
リ、３３：サブルーチンSCMメモリ。

Claims (1)

1. 【特許請求の範囲】 １ テストデータを格納するためのメインデータ
   格納手段１５、第１タイプの情報を格納するため
   のメインマスク格納手段２０、第２タイプの情報
   を格納するためのメイン定義格納手段２５、前記
   メインデータ格納手段に結合されると共に前記メ
   インマスク格納手段及び前記メイン定義格納手段
   の各々へ結合されており前記メインマスク格納手
   段及び前記メイン定義格納手段を制御するための
   制御情報を格納するためのメイン制御格納手段１
   ８、テストデータを格納するためのサブルーチン
   データ格納手段３８、前記サブルーチンデータ格
   納手段に接続されており制御情報を格納するため
   のサブルーチン制御格納手段３３、前記メインデ
   ータ格納手段と前記サブルーチンデータ格納手段
   とフオーマツト手段とに結合されている第１スイ
   ツチング手段１４、前記サブルーチン制御格納手
   段と前記第１スイツチング手段とに結合されてお
   り前記フオーマツト手段へ供給されるべき前記メ
   インデータ格納手段及び前記サブルーチンデータ
   格納手段内に格納されている選択したデータをイ
   ネーブルさせるために前記第１スイツチング手段
   を制御するパラメータイネーブル手段３０、を有
   することを特徴とするテストシステムメモリ装
   置。 ２ 特許請求の範囲第１項おいて、更に、前記サ
   ブルーチン制御格納手段へ接続されており第１タ
   イプの情報を格納するためのサブルーチンマスク
   格納手段２２、前記サブルーチン制御格納手段へ
   接続されており第２タイプの情報を格納するため
   のサブルーチン定義格納手段２７、前記フオーマ
   ツト手段へ前記第１タイプ及び第２タイプの情報
   を供給する供給手段１３，１７を有することを特
   徴とするテストシステムメモリ装置。 ３ 特許請求の範囲第１項又は第２項において、
   更に、前記フオーマツト手段と前記メイン及びサ
   ブルーチン定義格納手段とに接続されておりいず
   れを前記フオーマツト手段へ接続させるかを制御
   するための定義スイツチング手段１３を有するこ
   とを特徴とするテストシステムメモリ装置。 ４ 特許請求の範囲第２項又は第３項において、
   更に、前記フオーマツト手段と前記メイン及びサ
   ブルーチンマスク手段とに接続されておりいずれ
   を前記フオーマツト手段へ接続させるかを制御す
   るためのマスクスイツチング手段１７を有するこ
   とを特徴とするテストシステムメモリ装置。 ５ 特許請求の範囲第４項において、前記マスク
   及び定義スイツチング手段の各々がサブルーチン
   制御格納手段３３に接続されており且つそれによ
   つて制御されることを特徴とするテストシステム
   メモリ装置。 ６ 特許請求の範囲第２項において、前記供給手
   段が、前記サブルーチン制御格納手段に応答し且
   つ前記フオーマツト手段に接続されると共に前記
   メイン定義格納手段及び前記サブルーチン定義格
   納手段の各々へ接続されておりそれらを選択的に
   前記フオーマツト手段へ接続させるための第２ス
   イツチング手段１３と、前記サブルーチン制御格
   納手段に応答し且つ前記フオーマツト手段に接続
   されると共に前記メインマスク格納手段及び前記
   サブルーチンマスク格納手段の各々へ接続されて
   おりそれらを選択的に前記フオーマツト手段へ接
   続させるための第３スイツチング手段１７と、を
   有することを特徴とするテストシステムメモリ装
   置。 ７ 特許請求の範囲第６項において、更に、前記
   メイン制御格納手段と前記メイン定義格納手段と
   の間に接続されている第４スイツチング手段２
   ６、前記メイン制御格納手段と前記メインマスク
   格納手段との間に接続されている第５スイツチン
   グ手段２１、前記サブルーチン制御格納手段と前
   記サブルーチン定義格納手段との間に接続されて
   いる第６スイツチング手段２４、前記サブルーチ
   ン制御格納手段と前記サブルーチンマスク格納手
   段との間に接続されている第７スイツチング手段
   １９、を有しており、前記第４、第５、第６、第
   ７スイツチング手段の各々が、少なくとも１個の
   付加的データ格納手段へ接続されており、前記メ
   イン制御格納手段と前記サブルーチン制御格納手
   段の制御下において、前記付加的データ格納手段
   から前記メインマスク、定義、サブルーチンマス
   ク、サブルーチン定義格納手段の各々へ情報を転
   送することを可能とすることを特徴とするテスト
   システムメモリ装置。 ８ 特許請求の範囲第７項おいて、更に、前記第
   １スイツチング手段と前記フオーマツト手段との
   間に接続されると共に別のデータ源へ接続されて
   おり前記メインデータ格納手段及びサブルーチン
   データ格納手段からの情報の代わりに前記別のデ
   ータ源からの情報を前記フオーマツト手段へ供給
   することを可能とする第８スイツチング手段３１
   を有することを特徴とするテストシステムメモリ
   装置。 ９ 特許請求の範囲第８項において、前記第８ス
   イツチング手段が別のデータ源イネーブル手段３
   ２へ接続されており且つそれによつて制御される
   ことを特徴とするテストシステムメモリ装置。 １０ 特許請求の範囲第９項において、更に、前
   記別のデータ源イネーブル手段を前記サブルーチ
   ン制御、格納手段及び前記メイン制御格納手段の
   一つへ接続させるための接続手段１６を有してお
   り、且つそれが接続されたものが前記別のデータ
   源イネーブル手段を制御することを特徴とするテ
   ストシステムメモリ装置。 １１ 特許請求の範囲第１０項において、前記サ
   ブルーチン制御格納手段、前記メイン制御格納手
   段、及び前記メインデータ格納手段に接続されて
   おり前記メインデータ格納手段及び前記メイン制
   御格納手段へアドレス情報を供給するためのメモ
   リアドレスレジスタ２９を有することを特徴とす
   るテストシステムメモリ装置。 １２ 特許請求の範囲第１項乃至第１１項の内の
   いずれか１項において、前記パラメータイネーブ
   ル手段が、前記サブルーチン制御格納手段へ接続
   されているパラメータイネーブル格納手段と、前
   記サブルーチンデータ格納手段へ接続されると共
   に前記パラメータイネーブル格納手段へ接続され
   た入力端子を具備すると共に前記スイツチング手
   段へ接続された出力端を具備する論理ゲート手段
   ２８とを有することを特徴とするテストシステム
   メモリ装置。 １３ 特許請求の範囲第１項乃至第１２項の内の
   いずれか１項において、前記第１タイプの情報
   が、比較器を制御するためのマスク情報を有して
   おり、且つ前記第２タイプの情報がドライバを制
   御するための定義情報を有することを特徴とする
   テストシステムメモリ装置。