JP2002174670A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】イベントパルス発生部内に備える格納メモリへ
の格納更新を実用的に解消若しくは低減可能とするイベ
ントパルス発生部を備える半導体試験装置を提供する。 【解決手段】ＤＵＴの試験実施が複数の試験項目に分割
して順次実施される試験実施形態のとき、イベントパル
ス発生部は所定複数の試験項目が連続的に実施可能とす
るイベントパルス発生用のアドレス発生手段と格納メモ
リとを備える、半導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ロジック系テス
タ部とアナログ系テスタ部とを備えてアナログ／デジタ
ル混在回路を内蔵する被試験デバイス（ＤＵＴ）を試験
する半導体試験装置に関する。特に、ロジック系テスタ
部のパターン発生器に基づいてアナログ系テスタ部のア
ナログリソースへ所定のタイミングで供給するイベント
パルスの発生を行うイベントパルス発生部を備える半導
体試験装置に関する。

【０００２】

【従来の技術】従来技術について、図１と図２と図３と
図４とを参照して説明する。尚、半導体試験装置は公知
であり技術的に良く知られている為、本願に係る要部を
除いてシステム全体の詳細説明を省略する。

【０００３】半導体試験装置の中でミックスド・シグナ
ル・テストシステムがあり、この概念構成例を図１に示
す。ミックスド・シグナル・テストシステムは、被試験
デバイス（ＤＵＴ）としてアナログ回路やデジタル回路
や高周波回路等を混在内蔵したＤＵＴを試験可能とする
試験装置であって、その要部構成要素としては、テスト
ステーションと、ロジック系テスタ部ＦＴＵと、アナロ
グリソース７００と、ロジック・シンクロナス・トリガ
ＬＹＮＣと、イベント・マスタＥＭと、クロック・マス
タＣＭとを備えている。

【０００４】ＦＴＵは、主にＤＵＴとロジック信号系に
係る信号の授受を担当するロジック系テスタ部である。
この要部構成要素としては、タイミング発生器ＴＧと、
シーケンシャル・パターン発生器ＳＱＰＧと、波形整形
器ＦＣと、論理比較器ＤＣとを備えていて、テスト・ス
テーション側のピンエレクトロニクスＰＥとパフォーマ
ンスボードＰＢとを介してＤＵＴに接続される。

【０００５】アナログリソース７００は、主にＤＵＴの
アナログ信号系に係る信号の授受を担当するアナログテ
スタ部であって、ＤＵＴのアナログ入出力ピンとの間で
授受を行う。アナログ信号としては、例えば周波数信号
であったり、高速なアナログ波形信号であったり、高精
度な電圧波形であったりする。これら多様なＤＵＴの試
験形態に対応して、速度、分解能、あるいは測定目的別
に、多様な種類の信号印加リソース５００や信号測定リ
ソース６００を任意構成可能に備えていて、ピンエレク
トロニクスＰＥとパフォーマンスボードＰＢとを介して
所定に接続される。

【０００６】信号印加リソース５００のアナログ・モジ
ュールの一例としては、任意波形発生器ＡＷＧ、シンセ
サイザＳＳＧ、高精度電圧発生器ＰＶＳ、オーディオ帯
波形発生器ＡＦＧ、ビデオ帯域任意波形発生器ＶＦＧ、
その他がある。また、信号測定リソース６００のアナロ
グ・モジュールの一例としては、デジタイザＤＧＴ、サ
ンプリング・デジタイザＳＤＧＴ、高精度電圧測定器Ｐ
ＶＭ、取得メモリＡＱＭ、時間測定器ＴＭＵ、オーディ
オ帯波形デジタイザＡＦＤ、ビデオ帯域波形デジタイザ
ＶＦＤ、その他がある。これらアナログ・モジュールの
種類と装着台数については、標準装備、オプション装備
によって異なり、またシステム構成によっても異なって
くる。

【０００７】クロック・マスタＣＭは、ＦＴＵ側と同期
／非同期関係の所望クロック周波数のクロック発生源で
あって、ＦＴＵ側のＴＧからの同期用基準クロックに基
づいて、これに同期したクロックを発生したり、また内
部で独立した発振源を備えて非同期関係のクロックを発
生したり、また、パフォーマンスボードＰＢ上からの外
部クロックに基づくクロックを発生したりすることがで
きる。更に、これらクロック源のクロックを所定に分周
した分周クロックも出力できる。これらに基づく複数の
マスタークロックＣＭ１〜ＣＭｍを発生してイベント・
マスタＥＭへ供給する。

【０００８】ロジック・シンクロナス・トリガＬＹＮＣ
は、ＳＱＰＧ内のパターンメモリに基づく所望の試験パ
ターンを受けて、任意タイミングに所定の同期トリガ信
号を発生することが可能な、所定複数チャンネルのパル
ス発生源である。これは、ＦＣとほぼ同様のパルス発生
機能を備えている。即ち、プログラム可能な任意のタイ
ミング遅延が可能で、且つプログラム可能な波形に整形
されたイベントパルス信号である同期パルスＬＹ１〜Ｌ
Ｙｍの発生源であり、これをイベント・マスタＥＭへ供
給する。このイベントパルス信号の主な用途は、上記信
号印加リソース５００や信号測定リソース６００の各ア
ナログ・モジュールに対して同期したタイミングのスタ
ート、ストップ、その他多様なイベント信号用として使
用される。

【０００９】イベント・マスタＥＭ（Event Master）
は、クロック信号やイベントパルス信号を所定に分配す
る装置であって、上記クロック・マスタＣＭからの複数
チャンネルのマスタークロックＣＭ１〜ＣＭｍと、ロジ
ック・シンクロナス・トリガＬＹＮＣからの複数チャン
ネルの同期パルスＬＹ１〜ＬＹｍとを受けて、信号印加
リソース５００と信号測定リソース６００の個々のアナ
ログ・モジュールへ、試験の実施に対応した所定のクロ
ック信号ＣＬＫ１〜ＣＬＫｎと、プログラム可能なイベ
ントパルスＥＶ１〜ＥＶｎとして所望に分配供給する。
従って、ロジック系とアナログ系の同期関係を維持し、
あるいは非同期関係で試験実施することが可能である。

【００１０】次に、図２の本願に係るイベント・マスタ
ＥＭの内部構成図を示して説明する。この要部構成要素
は、マトリックスＭＴＸ１、ＭＴＸ２と、マスクゲート
７０と、マスクレジスタ８０と、イベントパルス発生部
１００とを備えている。

【００１１】マトリックスＭＴＸ１は、クロック信号の
分配用であり、外部からの設定制御に基づいて各出力信
号線毎に個別に選択制御可能なセレクタであって、上記
クロック・マスタＣＭからの複数のマスタークロックＣ
Ｍ１〜ＣＭｍを受けて、アナログ・モジュールの対応す
るクロック入力端へ、所定に選択制御された結果のクロ
ック信号ＣＬＫ１〜ＣＬＫｎを供給する。尚、この選択
制御は、半導体試験装置が備える制御バスであるテスタ
バスを介してメインプログラム等から設定制御される。

【００１２】マトリックスＭＴＸ２は、イベントパルス
信号の分配用であり、外部からの設定制御に基づいて各
出力信号線毎に個別に選択制御可能なセレクタであっ
て、上記ＬＹＮＣからの複数の同期パルスＬＹ１〜ＬＹ
ｍと、イベントパルス発生部１００からの複数のイベン
トパルス１００ｓとを受けて、アナログ・モジュールの
所定のイベントパルス入力端へ、所定に選択制御された
結果のイベントパルスＥＶ１〜ＥＶｎを供給する。尚、
この選択制御も、テスタバスを介してメインプログラム
等から設定制御される。

【００１３】尚、本願とは直接関係しないマスクゲート
７０は、クロック出力を禁止する機能であって、出力端
から出力されるクロック信号ＣＬＫ１〜ＣＬＫｎを個別
に禁止可能としている。各チャンネルのクロックマスク
の設定も、テスタバスを介してメインプログラム等から
マスクレジスタ８０へ設定することで行われる。

【００１４】本願に係るイベントパルス発生部１００
は、内部にメモリを備えて当該デバイスの試験項目に対
応してプログラム可能なイベントパルスを発生できる装
置である。図３にこの内部構成例を示して更に説明す
る。イベントパルス発生部１００の要部構成要素は、図
３に示すように、イベントカウンタ１０と、ＴＡＧメモ
リ２０と、イベントメモリ３０と、転送制御部９０とを
備えている。

【００１５】イベントカウンタ１０は、例えば３０ビッ
ト長のアドレス発生用のカウンタであって、シーケンシ
ャルに発生するカウントデータ１０ｓを出力する。これ
は、ＬＹＮＣから発生される同期パルスＬＹ１を受ける
と、カウント動作状態に遷移し、以後はマスタークロッ
クＣＭ１によってカウント値がゼロから昇順にカウント
アップを開始する。そして３０ビットのカウント値がカ
ウントアップ完了すると、カウント値がゼロにリセット
されて停止状態に遷移する。また、デバイス試験プログ
ラムに基づいて発生するリセット信号ＲＳＴ１をテスタ
バスを介してリセット入力端で受けた場合にも、同様に
カウント値がゼロにリセットされて停止状態に遷移す
る。このイベントカウンタ１０の出力である３０ビット
のカウントデータ１０ｓの中で、例えば下位１２ビット
データ１０ｓ２はイベントメモリ３０へ供給し、残りの
上位１８ビットデータ１０ｓ１はＴＡＧメモリ２０へ供
給する。

【００１６】ＴＡＧメモリ２０は、アドレス変換を行う
ものであって、例えば２５６Ｋワード×６ビット幅のメ
モリを備える。そして、上記上位１８ビットデータ１０
ｓ１をアドレス入力端で受けて、読み出しされた読出し
データを、１８ビットアドレス空間の中で所望の６ビッ
トアドレス空間となるようにアドレス変換されたＴＡＧ
アドレス信号２０ｓとして出力する。このメモリ内容の
更新は、例えば試験項目毎に一時終了状態にさせた後、
記憶装置（図示なし）から次の試験項目に対応する更新
データを書込むことで更新する。

【００１７】イベントメモリ３０は、例えば２５６Ｋワ
ード×４ビット幅のメモリを備え、これに格納するデー
タ内容に基づき、複数４ビットのプログラム可能なイベ
ントパルス１００ｓが任意タイミングで発生可能とする
メモリである。即ち、上記ＴＡＧアドレス信号２０ｓを
アドレス入力端の上位アドレスで受け、上記下位１２ビ
ットデータ１０ｓ２をアドレス入力端の下位アドレスで
受けて、これに基づくメモリアドレスの内容を読み出
し、読み出した４ビットのデータをイベントパルス１０
０ｓとして図２に示すマトリックスＭＴＸ２へ供給す
る。これによれば、イベントメモリ３０に格納するデー
タの内容を変更することで、比較的自由度の高いプログ
ラム可能なイベントパルス１００ｓを発生して、所望の
アナログリソース７００へ供給することができる。

【００１８】転送制御部９０は、メインプログラムから
の制御に基づき、上記ＴＡＧメモリ２０とイベントメモ
リ３０の両格納データを記憶装置等から読み出して転送
更新する。一例としては、試験項目毎にパターン発生を
終了させた後、記憶装置から次の試験項目で使用するデ
ータ群を読み出して転送更新する。

【００１９】次に、図４のデバイス試験のシーケンスを
説明する。この図では試験項目１〜４を連続的に実行す
る簡素なシーケンス例とし、試験項目１（図４Ｅ参照）
と試験項目３（図４Ｇ参照）とは同一条件のイベントパ
ルス１００ｓを発生する場合と仮定する。また、イベン
トパルス発生部１００内の各メモリへは試験当初に予め
転送格納されているものとする。

【００２０】先ず、試験項目１の実行は、メインプログ
ラムにおける試験項目１に対応するＭＥＡＳステートメ
ント記述行の実行によって、図１に示すＳＱＰＧから所
定の試験パターンが発生され、前記試験パターンの一部
がＬＹＮＣを介してスタート用とする同期パルスＬＹ１
を発生させ、これによってイベントカウンタ１０がカウ
ント開始する。この結果、イベントメモリ３０から所定
タイミングのイベントパルス１００ｓが発生開始され
る。

【００２１】試験項目１の終了は、例えばメインプログ
ラムに基づいて発生されるリセット信号ＲＳＴ１により
イベントカウンタ１０がリセットされて初期状態にな
る。更に、同時にＳＱＰＧから発生する試験パターンも
停止、若しくは一時停止状態にさせることになる。即
ち、デバイス試験を一時停止することとなる。

【００２２】その後、次の試験項目２に対応する格納デ
ータが記憶装置等から読み出されて上記ＴＡＧメモリ２
０とイベントメモリ３０の内容が更新される。このメモ
リ転送の期間（図４Ａ参照）は、例えば数十ミリ秒程度
かかる。従って、この期間はデバイス試験が行われない
のでスループットの低下要因となっている。図４Ｅに示
す試験実施期間は適用するクロック周波数によって異な
るが、例えば数ミリ秒〜数百ミリ秒である。従って、ス
ループットの観点からすれば、メモリ転送の期間は実用
上無視できない時間である。この点で、実用上の難点が
ある。

【００２３】更に、一時停止動作を行うことに伴って、
試験項目１を終了させる為の終了サイクルと、試験項目
２の開始をする為のイニシャライズ用の開始サイクルが
必要な場合が多くあり、例えば数百から数千サイクルも
の無用なアイドルサイクルが必要となる。前記に伴って
デバイス試験のスループットが更に低下してくる。この
点でも、実用上の難点がある。

【００２４】次に、試験項目２、試験項目３、試験項目
４の実行は、上記と同様であるので説明を省略する。
尚、試験項目１と試験項目３とは同一の格納データであ
るものの、再度転送する必要性がある。この点でも、実
用上の難点がある。上述説明によれば、各試験項目毎に
対応する格納データを上記ＴＡＧメモリ２０とイベント
メモリ３０へ転送する必要がある。この結果、メモリ転
送の期間（図４Ａ、Ｂ、Ｃ参照）の一時停止期間が必要
となる。この結果、デバイス試験のスループットが低下
する難点がある。

【００２５】

【発明が解決しようとする課題】上述説明したように従
来技術においては、例えば試験項目毎にデバイス試験を
一時停止状態にし、ＴＡＧメモリ２０とイベントメモリ
３０へ次の試験項目に対応する格納データを転送する必
要性がある。これに伴い、前記メモリへの転送期間（図
４Ａ、Ｂ、Ｃ参照）は一時停止状態になる。また、同一
の格納データであっても、再度転送する必要性がある。
これらのことは、デバイス試験のスループットが低下し
てくるので好ましくなく、実用上の難点となっている。
そこで、本発明が解決しようとする課題は、イベントパ
ルス発生部内に備える格納メモリへの格納更新を実用的
に解消若しくは低減可能とするイベントパルス発生部を
備える半導体試験装置を提供することである。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に、アナログ回路とロジック回路とを内蔵する被試験デ
バイスを試験対象とする半導体試験装置であって、前記
半導体試験装置にはロジック系テスタ部と、アナログテ
スタ部と、ロジック・シンクロナス・トリガＬＹＮＣ
と、クロック・マスタＣＭと、イベント・マスタＥＭと
を備え、前記イベント・マスタＥＭ内にはパターンメモ
リ形態で独立したイベントパルスが発生可能なイベント
パルス発生部を備える構成の半導体試験装置において、
ＤＵＴの試験実施が複数の試験項目に分割して順次実施
される試験実施形態のとき、上記イベントパルス発生部
は所定複数の試験項目が連続的に実施可能とするイベン
トパルス発生用のアドレス発生手段と格納メモリとを備
える、ことを特徴とする半導体試験装置である。上記発
明によれば、イベントパルス発生部内に備える格納メモ
リへの格納更新を実用的に解消若しくは低減可能とする
ことにより、デバイス試験のスループットが向上可能と
するイベントパルス発生部を備える半導体試験装置が実
現できる。

【００２７】また、アナログ回路とロジック回路とを内
蔵する被試験デバイス（ＤＵＴ）を試験対象とする半導
体試験装置であって、前記半導体試験装置にはロジック
系テスタ部と、アナログテスタ部と、ロジック・シンク
ロナス・トリガＬＹＮＣと、クロック・マスタＣＭと、
イベント・マスタＥＭとを備え、上記ロジック系テスタ
部はＤＵＴのロジック回路系のＩＣピンとの信号の授受
を主に担当し、上記アナログテスタ部はＤＵＴのアナロ
グ回路系のＩＣピンとの信号の授受を主に担当し、上記
ロジック・シンクロナス・トリガＬＹＮＣは上記ロジッ
ク系テスタ部から発生する所定にプログラム可能な試験
パターンに基づいて発生する複数の同期トリガ信号を上
記イベント・マスタＥＭへ供給し、上記クロック・マス
タＣＭは上記アナログテスタ部へ供給する各種クロック
の発生源であって、上記ロジック系テスタ部と同期若し
くは非同期関係とする所定クロック周波数の複数のクロ
ック信号を上記イベント・マスタＥＭへ供給し、上記イ
ベント・マスタＥＭは上記ロジック・シンクロナス・ト
リガＬＹＮＣからの複数の同期トリガ信号と、上記クロ
ック・マスタＣＭからの複数のクロック信号とを受け
て、第１に、アナログテスタ部の個々のアナログ・モジ
ュールへ、当該試験項目の実行に対応した所定のクロッ
ク信号ＣＬＫ１〜ＣＬＫｎ及びイベントパルスＥＶ１〜
ＥＶｎとして所定に分配して個々のアナログ・モジュー
ルへ供給し、第２に、上記イベント・マスタＥＭの内部
にイベントパルス発生部を備え、前記イベントパルス発
生部はＤＵＴの試験項目に対応するプログラム可能なイ
ベントパルスを発生可能なアドレス発生手段と格納メモ
リとを備えて、前記格納メモリの内容を所定に順次読み
出し、これを所定複数ビットのイベントパルス１００ｓ
として所定のアナログ・モジュールへ供給し、上記構成
を備える半導体試験装置において、上記イベントパルス
発生部の内部に備えるアドレス発生手段と格納メモリと
は所定複数の試験項目が連続的に実施可能なアドレス発
生手段とメモリ容量とを備える、ことを特徴とする半導
体試験装置がある。

【００２８】第５図と第６図は、本発明に係る解決手段
を示している。また、上述イベントパルス発生部の内部
に備えるアドレス発生手段と格納メモリとの一態様は、
イベントカウンタ１０とＴＡＧメモリ２０とパケットカ
ウンタ５０とパケットメモリ６０とイベントメモリ３０
ｂとの構成要素を備え、上記イベントカウンタ１０は所
定複数ビットのシーケンシャルなアドレスを発生するア
ドレス発生手段であって、上記クロック・マスタＣＭか
らのマスタークロックＣＭ１をカウント用のクロックと
して適用し、上記ロジック・シンクロナス・トリガＬＹ
ＮＣからのイベントパルス信号（例えば同期パルスＬＹ
１）を受けて、前記イベントパルス信号の発生毎に上記
アドレス発生手段（例えばイベントカウンタ１０）のカ
ウント出力値をリセットし、その後の前記マスタークロ
ックＣＭ１により順次カウントアップし、前記カウント
出力である所定複数ビットのカウントデータ１０ｓの中
で下位の所定複数ビットデータを上記イベントメモリ３
０ｂのアドレス入力端へ供給し、残りの上位の所定複数
ビットデータを上記ＴＡＧメモリ２０のアドレス入力端
へ供給し、パケットカウンタ５０は連続的に実施される
試験項目の順番を示す所定複数ビットのカウンタであっ
て、上記ロジック・シンクロナス・トリガＬＹＮＣから
のイベントパルス信号（例えば同期パルスＬＹ１）の発
生毎にカウントアップし、前記カウント出力である所定
複数ビットのパケット番号値５０ｓを上記パケットメモ
リ６０のアドレス入力端へ供給し、上記パケットメモリ
６０はアドレス変換用のメモリであって、上記パケット
カウンタ５０からの上記パケット番号値５０ｓをアドレ
ス入力端で受けて、これに対応するアドレスの内容を読
み出した所定複数ビットのパケットアドレス変換データ
（例えば変換パケット番号値６０ｓ）を上記イベントメ
モリ３０ｂのアドレス入力端へ供給し、上記ＴＡＧメモ
リ２０はアドレス変換用のメモリであって、上記イベン
トカウンタ１０からの上位の所定複数ビットデータをア
ドレス入力端で受けて、これに対応するアドレスの内容
を読み出した所定複数ビットのＴＡＧアドレス変換デー
タ（例えばＴＡＧアドレス信号２０ｓ）を上記イベント
メモリ３０ｂのアドレス入力端へ供給し、上記イベント
メモリ３０ｂは所定複数試験項目のイベントパルス発生
用のデータを格納可能な容量を備えるメモリであって、
上記ＴＡＧメモリ２０からの変換アドレスデータと上記
イベントカウンタ１０からの下位の所定複数ビットデー
タと上記パケットメモリ６０からの所定複数ビットのパ
ケットアドレス変換データとをアドレス入力端に受け
て、これに対応するアドレスの内容を読み出した所定複
数ビットのイベントパルス１００ｓを所定の複数試験項
目の期間に渡って連続的に発生して所定のアナログ・モ
ジュールへ供給する、ことを特徴とする上述半導体試験
装置がある。

【００２９】第７図は、本発明に係る解決手段を示して
いる。また、上述イベントパルス発生部の内部に備える
アドレス発生手段と格納メモリとの一態様は、イベント
カウンタ１０とＴＡＧメモリ２０ｂとパケットカウンタ
５０とイベントメモリ３０ｂとの構成要素を備え、上記
イベントカウンタ１０は所定複数ビットのシーケンシャ
ルなアドレスを発生するアドレス発生手段であって、上
記クロック・マスタＣＭからのマスタークロックＣＭ１
をカウント用のクロックとして適用し、上記ロジック・
シンクロナス・トリガＬＹＮＣからのイベントパルス信
号（例えば同期パルスＬＹ１）を受けて、前記イベント
パルス信号の発生毎に上記アドレス発生手段（例えばイ
ベントカウンタ１０）のカウント出力値をリセットし、
その後の前記マスタークロックＣＭ１により順次カウン
トアップし、前記カウント出力である所定複数ビットの
カウントデータ１０ｓの中で下位の所定複数ビットデー
タを上記イベントメモリ３０ｂのアドレス入力端へ供給
し、残りの上位の所定複数ビットデータを上記ＴＡＧメ
モリ２０ｂのアドレス入力端へ供給し、上記パケットカ
ウンタ５０は連続的に実施される試験項目の順番を示す
所定複数ビットのカウンタであって、上記ロジック・シ
ンクロナス・トリガＬＹＮＣからのイベントパルス信号
（例えば同期パルスＬＹ１）の発生毎にカウントアップ
し、前記カウント出力である所定複数ビットのパケット
番号値５０ｓを上記ＴＡＧメモリ２０ｂのアドレス入力
端へ供給し、上記ＴＡＧメモリ２０ｂはアドレス変換用
のメモリであって、上記イベントカウンタ１０からの上
位の所定複数ビットデータと上記パケットカウンタ５０
からのパケット番号値５０ｓとをアドレス入力端で受け
て、これに対応するアドレスの内容を読み出した所定複
数ビットのＴＡＧアドレス変換データ（例えばＴＡＧア
ドレス信号２０ｓ）を上記イベントメモリ３０ｂのアド
レス入力端へ供給し、上記イベントメモリ３０ｂは所定
複数試験項目のイベントパルス発生用のデータを格納可
能な容量を備えるメモリであって、上記ＴＡＧメモリ２
０ｂからの変換アドレスデータと上記イベントカウンタ
１０からの下位の所定複数ビットデータとをアドレス入
力端に受けて、これに対応するアドレスの内容を読み出
した所定複数ビットのイベントパルス１００ｓを所定の
複数試験項目の期間に渡って連続的に発生して所定のア
ナログ・モジュールへ供給する、ことを特徴とする上述
半導体試験装置がある。

【００３０】また、上述イベントカウンタ１０が適用す
る上記ロジック・シンクロナス・トリガＬＹＮＣからの
イベントパルス信号と、上記パケットカウンタ５０適用
する上記ロジック・シンクロナス・トリガＬＹＮＣから
のイベントパルス信号とは同一のイベントパルス信号
（例えば同期パルスＬＹ１）を適用する、ことを特徴と
する上述半導体試験装置がある。

【００３１】また、上述所定複数試験項目の試験実施完
了の都度、次の所定複数試験項目に対応する格納データ
を、上記イベントメモリ３０ｂと上記ＴＡＧメモリ２０
ｂと上記パケットメモリ６０とへ一括して転送格納、若
しくは上記イベントメモリ３０ｂと上記ＴＡＧメモリ２
０ｂとへ一括して転送格納する転送制御部９０ｂを更に
備える、ことを特徴とする上述半導体試験装置がある。

【００３２】尚、本願発明手段は、所望により、上記解
決手段における各要素手段を適宜組み合わせて実用可能
な構成として、本願発明の他の構成手段としても良い。

【００３３】

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。

【００３４】本発明について、図５と図６とを参照して
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。

【００３５】本願に係るイベントパルス発生部１００ｂ
の要部構成要素は、図５に示すように、イベントカウン
タ１０と、ＯＲゲート１２と、パケットカウンタ５０
と、ＴＡＧメモリ２０と、パケットメモリ６０と、イベ
ントメモリ３０ｂと、転送制御部９０ｂとを備えてい
る。この構成で、イベントカウンタ１０とＴＡＧメモリ
２０とは従来と同一要素であるからして説明を要しな
い。

【００３６】ＯＲゲート１２は、リセット信号ＲＳＴ１
と、同期パルスＬＹ１とを論理和した結果の出力を、イ
ベントカウンタ１０のリセット入力端へ供給する。これ
によれば、同期パルスＬＹ１を受けた都度、先ず最初
に、イベントカウンタ１０がゼロに初期化リセットさ
れ、その直後からは、カウント開始される。従って、試
験項目毎に一時停止することなく、再度ゼロから連続的
にシーケンシャルなカウントデータ１０ｓが発生可能と
なる。無論、従来と同様に、リセット信号ＲＳＴ１によ
り、イベントカウンタ１０がリセットされて初期状態に
できる。

【００３７】パケットカウンタ５０は、例えば６ビット
長のパケット番号値をシーケンシャルに発生するカウン
タであって、ＬＹＮＣから発生される同期パルスＬＹ１
をクロック入力端に受けて、カウント値がゼロから順次
カウントアップを開始していく。即ち、図６に示す同期
パルスＬＹ１のように、各試験項目の最初に発生させ
る。最初の同期パルスＬＹ１はスタート用のパルスとし
て使用され、以後の同期パルスＬＹ１はコンティニュー
用のパルスとして使用されることとなる。この結果、試
験項目１〜試験項目５までは連続的に試験実施できるこ
ととなる。また、デバイス試験プログラムに基づいて発
生するオールリセット信号ＡＬＬＲＳＴ２をテスタバス
を介して受けたときには、カウント値をゼロに初期化リ
セットする。この出力である６ビットのパケット番号値
５０ｓはパケットメモリ６０へ供給する。

【００３８】パケットメモリ６０は、アドレス変換を行
うものであって、例えば６４ワード×２ビット幅の小容
量のメモリを備える場合と仮定する。そして、上記６ビ
ット長のパケット番号値５０ｓをアドレス入力端で受け
て、読み出される格納データである２ビット長の変換パ
ケット番号値６０ｓをイベントメモリ３０ｂへ供給す
る。従って、同期パルスＬＹ１の発生毎に、所望の２ビ
ット長の変換パケット番号値６０ｓに基づいてイベント
メモリ３０ｂのアドレス空間を変更できるからして、各
試験項目毎において適用すべき所望のイベントパルス１
００ｓを発生させることができることとなる。具体的に
は、図６に示す変換パケット番号値６０ｓにおいて、試
験開始からの変換パケット番号値６０ｓとして順次”
０”、”１”、”０”、”２”となるように発生させる
ことが可能となる。従って、試験項目１〜試験項目５ま
では連続的に試験実施できる利点が得られることとな
る。更に、試験項目１と試験項目３とは同一の変換パケ
ット番号値６０ｓ”０”に基づき２回利用される（図６
Ａ、Ｃ参照）こととなる。従って、従来のように同一格
納データを再度転送する必要性が解消されて、再利用で
きる利点も得られることが判る。

【００３９】イベントメモリ３０ｂは、上記パケットメ
モリ６０に対応して、従来のイベントメモリ３０に対し
て４倍のメモリ容量を備える。即ち、１Ｍワード×４ビ
ット幅のメモリを備える。そして、上記変換パケット番
号値６０ｓを最上位アドレス入力端で受ける。従って、
この場合には４種類の試験項目に対応する格納データを
一括して格納でき、各試験項目１〜５に対応したイベン
トパルス１００ｓを発生させることができる。上述構成
によれば、各試験項目の最初に同期パルスＬＹ１を発生
させることで、イベントメモリ３０ｂから試験項目１〜
５に対応する所定のイベントパルス１００ｓを連続的に
発生することが可能となる結果、従来のように一時停止
する回数が大幅に低減できる利点が得られる。従って、
これに伴って、デバイス試験のスループットが向上する
利点が得られる。

【００４０】転送制御部９０ｂは、パケットメモリ６０
とＴＡＧメモリ２０とイベントメモリ３０ｂへの格納デ
ータを記憶装置等から読み出して転送更新する。このと
き、複数試験項目の格納データを一括して格納制御す
る。即ち、図６の例では同一格納データが１カ所で存在
するからして、試験項目１〜５までの格納データが一括
して格納できることとなる。これに伴い、従来のように
試験項目毎に一時停止して転送する処理時間が低減でき
る。

【００４１】次に、図６の本発明のデバイス試験のシー
ケンスを更に説明する。この図では従来と同様に、試験
項目１〜４を連続的に実行するシーケンス例とし、試験
項目１（図６Ｅ参照）と試験項目３（図６Ｇ参照）とは
同一条件のイベントパルス１００ｓを発生する場合と仮
定する。また、イベントパルス発生部１００ｂ内の各メ
モリへは予め転送格納されているものとする。

【００４２】先ず、試験項目１の実行は、従来と同様に
して、ＳＱＰＧの試験パターンに基づいて発生されるス
タート用となる同期パルスＬＹ１によってイベントカウ
ンタ１０がスタートする。パケットカウンタ５０は”
１”が出力され、これを受けてパケットメモリ６０が出
力するパケット番号値５０ｓは試験項目１を指示する”
０”がイベントメモリ３０ｂへ供給される。この結果、
イベントメモリ３０ｂからは試験項目１に対応するイベ
ントパルス１００ｓが発生される。

【００４３】次に、試験項目１の終了と試験項目２の開
始とは、ＳＱＰＧの試験パターンに基づいて発生される
次の同期パルスＬＹ１により起動されて、第１に、イベ
ントカウンタ１０がリセット初期化された後にカウント
開始し、第２に、同時にパケットカウンタ５０が＋１カ
ウントされ、これに基づいてイベントメモリ３０ｂから
は試験項目２に対応するイベントパルス１００ｓが発生
される。即ち、一時停止すること無く、連続的に試験実
施できることとなる。更に、所望のタイミングで同期パ
ルスＬＹ１を発生できるからして、試験項目１の終了と
試験項目２の開始とが連続する結果、従来のように繋ぎ
の為の終了サイクルや開始サイクルが不要となり、無用
なアイドルサイクルの削減もできる利点が得られる。従
って、デバイス試験のスループットが向上できる利点が
得られる。

【００４４】以後、上記同様にして、試験項目３、試験
項目４、試験項目５が、一時停止すること無く、連続的
に試験実施されることとなる。上記試験項目５の後に、
次の複数の試験項目に対応する格納データが記憶装置等
から読み出されて、ＴＡＧメモリ２０とパケットメモリ
６０とイベントメモリ３０ｂの内容を更新する。このメ
モリ転送の期間は、更新するメモリ容量に比例して増加
するが、従来より同等以下の転送時間で完了できる。

【００４５】また、ＬＹＮＣからの同期パルスＬＹ１に
基づいてイベントメモリ３０ｂに対するアドレスを動的
に変更可能であるからして、連続的にデバイス試験しつ
つ、イベントパルス１００ｓの発生条件を動的に変更で
きる、というデバイス試験の自由度が拡大される利点も
得られる。従って、有限のメモリ容量のイベントメモリ
３０ｂを最大限有効に利用してデバイス試験を行うこと
ができる利点が得られる。

【００４６】更に、本発明ではパケットカウンタ５０と
パケットメモリ６０とに基づいてイベントメモリ３０ｂ
のアドレス入力を任意タイミングで動的に変更制御でき
るからして、従来よりも長大なイベントパルスの連続的
な発生シーケンスも容易に適用できる利点が得られる。
例えば、イベントメモリ３０ｂの全メモリをアクセスし
て連続的に発生させたり、所望アドレス空間を繰り返し
ループするようにアクセスして発生させたりすることが
可能となる自由度が得られる。

【００４７】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例、数値例、前提条件に限定
されるものではない。更に、本発明の技術的思想に基づ
き、上述実施の形態を適宜変形して広汎に応用してもよ
い。例えば、上述図５の構成例では、１本の同期パルス
ＬＹ１を適用して、イベントカウンタ１０のスタート及
びリセットと、パケットカウンタ５０のカウントアップ
との３つの制御信号として共用した具体構成例で説明し
ていたが、所望により、ＬＹＮＣから個別の同期信号を
割り当てて使用するように構成しても良い。

【００４８】また、イベントメモリ３０ｂがアドレスと
して受けるビット数において、６ビットのＴＡＧアドレ
ス信号２０ｓのビット数を低減し、代わりに、２ビット
の変換パケット番号値６０ｓのビット数を増加するよう
に構成しても良い。これによれば、変換パケット番号値
６０ｓのビット数の増加に対応して、多数種類の試験項
目を連続的に試験実施することができる利点が得られ
る。

【００４９】また、図７のイベントパルス発生部１００
ｃに示すように、図５のＴＡＧメモリ２０とパケットメ
モリ６０との両メモリを１つに統合したＴＡＧメモリ２
０ｂとする構成で実現しても良い。この場合のＴＡＧメ
モリ２０ｂは、１６Ｍワード×８ビット幅のメモリを使
用する。これによれば、パケットカウンタ５０の６ビッ
トのパケット番号値５０ｓを割り付けてイベントメモリ
３０ｂへ供給することが可能となるので、６ビットに基
づく多数６４種類の試験項目までを一括して連続的に試
験実施することができる。更に、イベントメモリ３０ｂ
に格納されている格納データを繰り返し再利用できる頻
度が高くなる利点が得られる。

【００５０】

【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、ＳＱＰＧの試験パターンに基づいて発生さ
れる同期パルスに基づいて、イベントメモリ３０ｂへ供
給するアドレスを動的に制御できる手段を具備する構成
としたことにより、例えば複数種類の試験項目に対する
イベントパルスの発生が連続的に発生可能となる結果、
従来のように、一時停止期間に伴う無用の停止時間が解
消若しくは低減される利点が得られる。従って、デバイ
ス試験のスループットが向上される大きな利点が得られ
る。更に、試験項目の終了と次の試験項目の開始とが連
続させて試験実施できるからして、従来のように繋ぎの
為の終了サイクルや開始サイクルが不要となる結果、無
用なアイドルサイクルの削減もできる利点が得られる。
従って、デバイス試験のスループットが向上される大き
な利点が得られる。更に、イベントパルスの発生条件を
動的に変更できる自由度が拡大される利点が得られ、こ
れに伴い、有限のメモリ容量のイベントメモリを最大限
に有効利用が計られる利点も得られる。例えば、イベン
トメモリの全メモリをアクセスして連続的に発生させた
り、所望アドレス空間を繰り返しループするようにアク
セスして発生させたりすることが可能となる自由度が得
られる。従って、本発明の技術的効果は大であり、産業
上の経済効果も大である。

【図面の簡単な説明】

【図１】従来の、半導体試験装置の概念構成図。

【図２】従来の、イベント・マスタＥＭの内部構成図。

【図３】従来の、イベントパルス発生部の要部構成図。

【図４】従来の、デバイス試験のシーケンスを説明する
タイミングチャート。

【図５】本発明の、イベントパルス発生部の要部構成
図。

【図６】本発明の、デバイス試験のシーケンスを説明す
るタイミングチャート。

【図７】本発明の、イベントパルス発生部の他の要部構
成図。

【符号の説明】

ＭＴＸ１，ＭＴＸ２ マトリックス １０ イベントカウンタ １２ ＯＲゲート ２０，２０ｂ ＴＡＧメモリ ３０，３０ｂ イベントメモリ ５０ パケットカウンタ ６０ パケットメモリ ７０ マスクゲート ８０ マスクレジスタ ９０，９０ｂ 転送制御部 １００，１００ｂ，１００ｃ イベントパルス発生部 ５００ 信号印加リソース ６００ 信号測定リソース ７００ アナログリソース ＣＭ クロック・マスタ ＤＵＴ 被試験デバイス ＦＴＵ ロジック系テスタ部 ＳＱＰＧ シーケンシャル・パターン発生器 ＴＧ タイミング発生器

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アナログ回路とロジック回路とを内蔵す
   る被試験デバイス（ＤＵＴ）を試験対象とする半導体試
   験装置であって、該半導体試験装置にはロジック系テス
   タ部と、アナログテスタ部と、ロジック・シンクロナス
   ・トリガＬＹＮＣと、クロック・マスタＣＭと、イベン
   ト・マスタＥＭとを備え、前記イベント・マスタＥＭ内
   にはイベントパルス発生部を備える構成の半導体試験装
   置において、 ＤＵＴの試験実施が複数の試験項目に分割して順次実施
   される試験実施形態のとき、該イベントパルス発生部は
   所定複数の試験項目が連続的に実施可能とするイベント
   パルス発生用のアドレス発生手段と格納メモリとを備え
   る、ことを特徴とする半導体試験装置。
2. 【請求項２】 アナログ回路とロジック回路とを内蔵す
   る被試験デバイス（ＤＵＴ）を試験対象とする半導体試
   験装置であって、該半導体試験装置にはロジック系テス
   タ部と、アナログテスタ部と、ロジック・シンクロナス
   ・トリガＬＹＮＣと、クロック・マスタＣＭと、イベン
   ト・マスタＥＭとを備え、 該ロジック系テスタ部はＤＵＴのロジック回路系のＩＣ
   ピンとの信号の授受を担当し、 該アナログテスタ部はＤＵＴのアナログ回路系のＩＣピ
   ンとの信号の授受を担当し、 該ロジック・シンクロナス・トリガＬＹＮＣは該ロジッ
   ク系テスタ部から発生する所定にプログラム可能な試験
   パターンに基づいて発生する複数の同期トリガ信号を該
   イベント・マスタＥＭへ供給し、 該クロック・マスタＣＭは該アナログテスタ部へ供給す
   る各種クロックの発生源であって、該ロジック系テスタ
   部と同期若しくは非同期関係とする所定クロック周波数
   の複数のクロック信号を該イベント・マスタＥＭへ供給
   し、 該イベント・マスタＥＭは該ロジック・シンクロナス・
   トリガＬＹＮＣからの複数の同期トリガ信号と、該クロ
   ック・マスタＣＭからの複数のクロック信号とを受け
   て、第１に、アナログテスタ部の個々のアナログ・モジ
   ュールへ、当該試験項目の実行に対応した所定のクロッ
   ク信号及びイベントパルスとして所定に分配して個々の
   アナログ・モジュールへ供給し、第２に、該イベント・
   マスタＥＭの内部にイベントパルス発生部を備え、該イ
   ベントパルス発生部はＤＵＴの試験項目に対応するプロ
   グラム可能なイベントパルスを発生可能なアドレス発生
   手段と格納メモリとを備えて、該格納メモリの内容を所
   定に順次読み出し、これをイベントパルスとして所定の
   アナログ・モジュールへ供給し、 上記構成を備える半導体試験装置において、 該イベントパルス発生部の内部に備えるアドレス発生手
   段と格納メモリとは所定複数の試験項目が連続的に実施
   可能なアドレス発生手段とメモリ容量とを備える、こと
   を特徴とする半導体試験装置。
3. 【請求項３】 該イベントパルス発生部の内部に備える
   アドレス発生手段と格納メモリとは、イベントカウンタ
   とＴＡＧメモリとパケットカウンタとパケットメモリと
   イベントメモリとの構成要素を備え、 該イベントカウンタは所定複数ビットのシーケンシャル
   なアドレスを発生するアドレス発生手段であって、該ク
   ロック・マスタＣＭからのマスタークロックをカウント
   用のクロックとして適用し、該ロジック・シンクロナス
   ・トリガＬＹＮＣからのイベントパルス信号を受けて、
   前記イベントパルス信号の発生毎に該アドレス発生手段
   のカウント出力値をリセットし、その後の前記マスター
   クロックにより順次カウントアップし、前記カウント出
   力である所定複数ビットのカウントデータの中で下位の
   所定複数ビットデータを該イベントメモリのアドレス入
   力端へ供給し、残りの上位の所定複数ビットデータを該
   ＴＡＧメモリのアドレス入力端へ供給し、 パケットカウンタは連続的に実施される試験項目の順番
   を示す所定複数ビットのカウンタであって、該ロジック
   ・シンクロナス・トリガＬＹＮＣからのイベントパルス
   信号の発生毎にカウントアップし、前記カウント出力で
   ある所定複数ビットのパケット番号値を該パケットメモ
   リのアドレス入力端へ供給し、 該パケットメモリはアドレス変換用のメモリであって、
   該パケットカウンタからの該パケット番号値をアドレス
   入力端で受けて、これに対応するアドレスの内容を読み
   出した所定複数ビットのパケットアドレス変換データを
   該イベントメモリのアドレス入力端へ供給し、 該ＴＡＧメモリはアドレス変換用のメモリであって、該
   イベントカウンタからの上位の所定複数ビットデータを
   アドレス入力端で受けて、これに対応するアドレスの内
   容を読み出した所定複数ビットのＴＡＧアドレス変換デ
   ータを該イベントメモリのアドレス入力端へ供給し、 該イベントメモリは所定複数試験項目のイベントパルス
   発生用のデータを格納可能な容量を備えるメモリであっ
   て、該ＴＡＧメモリからの変換アドレスデータと該イベ
   ントカウンタからの下位の所定複数ビットデータと該パ
   ケットメモリからの所定複数ビットのパケットアドレス
   変換データとをアドレス入力端に受けて、これに対応す
   るアドレスの内容を読み出した所定複数ビットのイベン
   トパルスを所定の複数試験項目の期間に渡って連続的に
   発生して所定のアナログ・モジュールへ供給する、こと
   を特徴とする請求項１又は２記載の半導体試験装置。
4. 【請求項４】 該イベントパルス発生部の内部に備える
   アドレス発生手段と格納メモリとは、イベントカウンタ
   とＴＡＧメモリとパケットカウンタとイベントメモリと
   の構成要素を備え、 該イベントカウンタは所定複数ビットのシーケンシャル
   なアドレスを発生するアドレス発生手段であって、該ク
   ロック・マスタＣＭからのマスタークロックをカウント
   用のクロックとして適用し、該ロジック・シンクロナス
   ・トリガＬＹＮＣからのイベントパルス信号を受けて、
   前記イベントパルス信号の発生毎に該アドレス発生手段
   のカウント出力値をリセットし、その後の前記マスター
   クロックにより順次カウントアップし、前記カウント出
   力である所定複数ビットのカウントデータの中で下位の
   所定複数ビットデータを該イベントメモリのアドレス入
   力端へ供給し、残りの上位の所定複数ビットデータを該
   ＴＡＧメモリのアドレス入力端へ供給し、 該パケットカウンタは連続的に実施される試験項目の順
   番を示す所定複数ビットのカウンタであって、該ロジッ
   ク・シンクロナス・トリガＬＹＮＣからのイベントパル
   ス信号の発生毎にカウントアップし、前記カウント出力
   である所定複数ビットのパケット番号値を該ＴＡＧメモ
   リのアドレス入力端へ供給し、 該ＴＡＧメモリはアドレス変換用のメモリであって、該
   イベントカウンタからの上位の所定複数ビットデータと
   該パケットカウンタからのパケット番号値とをアドレス
   入力端で受けて、これに対応するアドレスの内容を読み
   出した所定複数ビットのＴＡＧアドレス変換データを該
   イベントメモリのアドレス入力端へ供給し、 該イベントメモリは所定複数試験項目のイベントパルス
   発生用のデータを格納可能な容量を備えるメモリであっ
   て、該ＴＡＧメモリからの変換アドレスデータと該イベ
   ントカウンタからの下位の所定複数ビットデータとをア
   ドレス入力端に受けて、これに対応するアドレスの内容
   を読み出した所定複数ビットのイベントパルスを所定の
   複数試験項目の期間に渡って連続的に発生して所定のア
   ナログ・モジュールへ供給する、ことを特徴とする請求
   項１又は２記載の半導体試験装置。
5. 【請求項５】 該イベントカウンタが適用する該ロジッ
   ク・シンクロナス・トリガＬＹＮＣからのイベントパル
   ス信号と、該パケットカウンタ適用する該ロジック・シ
   ンクロナス・トリガＬＹＮＣからのイベントパルス信号
   とは同一のイベントパルス信号を適用する、ことを特徴
   とする請求項３又は４記載の半導体試験装置。
6. 【請求項６】 所定複数試験項目の試験実施完了の都
   度、次の所定複数試験項目に対応する格納データを、該
   イベントメモリと該ＴＡＧメモリと該パケットメモリと
   へ一括して転送格納、若しくは該イベントメモリと該Ｔ
   ＡＧメモリとへ一括して転送格納する転送制御部を更に
   備える、ことを特徴とする請求項１又は２記載の半導体
   試験装置。