JPH09270714A - 被試験信号生成装置及びディジタルデータ信号出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が小さく、また、これにより、誤動
作の発生確率も小さい被試験信号生成装置を提供する。 【解決手段】 Ｐ／Ｓ変換回路は、ＰＬＬ回路１２から
出力される変換用クロック信号ＴＣに従って、パラレル
データ信号ＰＤをシリアルデータ信号ＳＤに変換する。
サンプリング信号生成回路２１は、変換用クロック信号
ＴＣを分周することにより、サンプリング信号ＳＰを生
成する。Ｄフリップフロップ回路２２は、シリアルデー
タ信号ＳＤをサンプリング信号ＳＰに従ってサンプリン
グすることにより、被試験信号ＣＨＥＣＫを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パラレル／シリア
ル変換回路のようなディジタルデータ信号出力回路の動
作を試験するための被試験信号を生成する被試験信号生
成装置に関する。また、本発明は、例えば、パラレル／
シリアル変換機能のようなディジタルデータ信号出力機
能と、上述したような被試験信号の生成機能とを備えた
ディジタルデータ信号出力装置に関する。

【０００２】

【従来の技術】一般に、パラレル／シリアル変換回路
（以下「Ｐ／Ｓ変換回路」という。）の動作試験は、そ
の出力信号を被試験信号として行われる。すなわち、Ｐ
／Ｓ変換回路が正常か否かの判定は、その出力信号が正
常か否かを判定することにより行われる。

【０００３】しかしながら、近年、光通信等の高速通信
の出現に伴い、ギガビット毎秒（Ｇｂｐｓ）級の速度
（ビットレート）を持つディジタルデータ信号を出力す
るＰ／Ｓ変換回路が使用されるようになってきた。これ
に伴い、Ｐ／Ｓ変換回路の動作試験を行うための試験装
置としても、ギガビット毎秒（Ｇｂｐｓ）級の速度で動
作可能な装置が要求されるようになってきた。

【０００４】しかしながら、このような超高速の試験装
置は、高価であったり、スループットが悪かったりす
る。これにより、このような試験装置を用いて、Ｐ／Ｓ
変換回路の動作試験を行うと、試験経費を増大する。し
たがって、超高速で動作するＰ／Ｓ変換回路の動作を試
験する場合は、低速の試験装置で試験することが可能な
技術が望まれる。

【０００５】この要望に応えるため、従来は、図７に示
すように、集積回路化されたＰ／Ｓ変換回路５１の出力
端子に、シリアル／パラレル変換回路（以下「Ｓ／Ｐ変
換回路」という。）５２を外付け回路として接続し、こ
のＳ／Ｐ変換回路５２により、Ｐ／Ｓ変換回路５１から
出力されるシリアルのディジタルデータ信号（以下「シ
リアルデータ信号」という。）ＳＤをパラレルのディジ
タルデータ信号（以下「パラレルデータ信号」とい
う。）ＰＤに戻し、このパラレルデータ信号ＰＤを被試
験信号として、試験装置に供給するようになっていた。

【０００６】このような構成によれば、被試験信号を低
速化することができるので、低速の試験装置を用いて、
Ｐ／Ｓ変換回路５１の動作試験を行うことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、Ｓ／Ｐ変換回路５２の回路規模が大きい
ので、被試験信号生成装置の回路規模が大きくなるとい
う問題があった。これは、Ｓ／Ｐ変換回路５２を構成す
るためには、変換用の多くのフリップフロップ回路を設
けなければならないとともに、シリアル化されたパラレ
ルデータの区切りを検出するための機能を設けなければ
ならないからである。

【０００８】また、このような構成では、Ｓ／Ｐ変換回
路５２の回路規模がＰ／Ｓ変換回路の回路規模とほぼ同
じなので、動作試験中に誤動作が発生した場合、Ｐ／Ｓ
変換回路５１とＳ／Ｐ変換回路５２のどちらに誤動作が
発生したかを判断することが難しいという問題があっ
た。これは、２つの回路の規模がほぼ同じ場合、両者の
誤動作の発生確率がほぼ同じだからである。

【０００９】本発明は、かかる問題点に鑑みてなされた
もので、その課題は、回路規模が小さく、また、これに
より、誤動作の発生確率も小さい被試験信号生成装置及
びこのような装置を備えたディジタルデータ信号出力装
置を提供することにある。

【００１０】

【課題を解決するための手段】本発明の被試験信号生成
装置は、ディジタルデータ信号出力手段から出力される
ディジタルデータ信号を所定の周期で間欠的にサンプリ
ングするためのサンプリング信号を生成し、このサンプ
リング信号に従って、ディジタルデータ信号をサンプリ
ングすることにより、被試験信号を生成するようになっ
ている。

【００１１】また、本発明のディジタルデータ信号出力
装置は、上述した被試験信号生成装置とディジタルデー
タ信号出力手段とを一体的に集積回路化するようになっ
ている。

【００１２】本発明の被試験信号生成装置及びディジタ
ルデータ信号出力装置では、ディジタルデータ信号出力
手段から出力されるディジタルデータ信号を所定の周期
で間欠的にサンプリングするためのサンプリング信号が
生成される。そして、このサンプリング信号に従って、
ディジタルデータ信号がサンプリングされる。これによ
り、上記ディジタルデータ信号よりは、低速の被試験信
号が得られる。

【００１３】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。

【００１４】［一実施の形態］ ［一実施の形態の構成］図１は、本発明に係るディジタ
ルデータ信号出力装置の一実施の形態の構成を示すブロ
ック図である。なお、図１には、本発明をＰ／Ｓ変換装
置に適用した場合を代表として示す。

【００１５】図示のＰ／Ｓ変換装置１０は、Ｐ／Ｓ変換
回路１１と、フェーズロックループ回路（以下「ＰＬＬ
回路」という。）１２と、被試験信号生成回路１３とを
有する。これらは、一体的に集積回路化されている。

【００１６】ここで、Ｐ／Ｓ変換回路１１は、パラレル
データ信号ＰＤをシリアルデータ信号ＳＤに変換する機
能を有する。ＰＬＬ回路１２は、参照用クロック信号Ｒ
Ｃに同期して、パラレル／シリアル変換用のクロック信
号ＴＣを生成する機能を有する。被試験信号生成回路１
３は、Ｐ／Ｓ変換回路１１の動作試験を行うための被試
験信号ＣＨＥＣＫを生成する機能を有する。また、この
被試験信号生成回路１３は、モード切替え信号ＴＥＳＴ
によって、試験モードと非試験モードとを切り替えられ
るようになっている。ここで、試験モードとは、被試験
信号ＣＨＥＣＫを生成するモードをいい、非試験モード
とは、これを生成しないモードをいう。

【００１７】上記被試験信号生成回路１３は、本発明の
被試験信号生成装置に相当する。この被試験信号生成回
路１３は、サンプリング信号生成回路２１と、Ｄフリッ
プフロップ回路２２とを有する。

【００１８】ここで、サンプリング信号生成回路２１
は、シリアルデータ信号ＳＤを間欠的にサンプリングす
るためのサンプリング信号ＳＰを生成する機能を有す
る。この生成は、初期化信号ＩＮＩＴに従って初期化さ
れた後、シリアルデータ信号ＳＤに同期した変換用クロ
ック信号ＴＣを分周することにより行われる。また、こ
のサンプリング信号生成回路２１は、サンプリング信号
ＳＰの位相を、位相制御信号ＳＬＩＰに従って、シリア
ルデータ信号ＳＤの１ビット周期分ずつ制御可能となっ
ている。

【００１９】Ｄフリップフロップ回路２２は、サンプリ
ング信号ＳＰに従って、シリアルデータ信号ＳＤをサン
プリングすることにより、被試験信号ＣＨＥＣＫを生成
する機能を有する。

【００２０】図２は、サンプリング信号生成回路２１の
具体的構成の一例を示すブロック図である。

【００２１】図示のサンプリング信号生成回路２１は、
Ｄフリップフロップ回路３１（ＦＦ１）〜４０（ＦＦ１
０）と、反転回路４１〜４５と、アンド回路４６と、オ
ア回路４７，４８とを有する。

【００２２】ここで、Ｄフリップフロップ回路３４〜４
０と、反転回路４２〜４５と、オア回路４７，４８は、
変換用クロック信号ＴＣを分周することにより、サンプ
リング信号ＳＰを生成する機能を有する。また、Ｄフリ
ップフロップ回路３１〜３３と、反転回路４１と、アン
ド回路４６は、変換用クロック信号ＴＣの分周比を制御
することにより、サンプリング信号ＳＰの位相を制御す
る機能を有する。

【００２３】各部の接続構成を信号の授受を用いて説明
すると、次のようになる。変換用クロック信号ＴＣは、
Ｄフリップフロップ回路３４〜３６，３９，４０のクロ
ック端子に供給される。位相制御信号ＳＬＩＰは、Ｄフ
リップフロップ回路３１のデータ入力端子Ｄに供給され
る。サンプリング信号ＳＰは、Ｄフリップフロップ回路
３１のクロック端子に供給される。初期化信号ＩＮＩＴ
は、Ｄフリップフロップ回路３１〜３３，３５，３７〜
４０のリセット端子Ｒと、オア回路４７，４８とに供給
される。

【００２４】Ｄフリップフロップ回路３１の非反転出力
は、Ｄフリップフロップ回路３２のデータ入力端子Ｄに
供給される。このＤフリップフロップ回路３２の非反転
出力は、Ｄフリップフロップ回路３３のデータ入力端子
Ｄに供給される。Ｄフリップフロップ回路３３の非反転
出力は、反転回路４１を介してアンド回路４６に供給さ
れる。このアンド回路４６には、さらに、Ｄフリップフ
ロップ回路３２の非反転出力が供給される。アンド回路
４６の出力は、オア回路４８に供給される。

【００２５】Ｄフリップフロップ回路３４の非反転出力
は、反転回路４２を介してＤフリップフロップ回路３５
のデータ入力端子Ｄに供給されるとともに、Ｄフリップ
フロップ回路３２，３３，３７，３８のクロック端子に
供給される。Ｄフリップフロップ回路３５の非反転出力
は、反転回路４３を介してオア回路４８に供給されると
ともに、オア回路４７に供給される。このオア回路４８
の出力は、Ｄフリップフロップ回路３６のデータ入力端
子Ｄに供給される。このＤフリップフロップ回路３６の
非反転出力は、反転回路４４を介して、オア回路４７に
供給される。このオア回路４７の出力は、Ｄフリップフ
ロップ回路３４のデータ入力端子Ｄに供給される。

【００２６】Ｄフリップフロップ回路３７の非反転出力
は、Ｄフリップフロップ回路３８のデータ入力端子Ｄに
供給される。このＤフリップフロップ回路３８の非反転
出力は、Ｄフリップフロップ回路３９のデータ入力端子
Ｄに供給されるとともに、反転回路４５を介してＤフリ
ップフロップ回路３７のデータ入力端子Ｄに供給され
る。Ｄフリップフロップ回路３９の非反転出力は、Ｄフ
リップフロップ回路４０のデータ入力端子Ｄに供給され
る。このＤフリップフロップ回路４０の非反転出力は、
サンプリング用のＤフリップフロップ回路２２のクロッ
ク端子に供給される。

【００２７】［一実施の形態の動作］上記構成におい
て、動作を説明する。

【００２８】（１） パラレル／シリアル変換動作 まず、パラレルデータ信号ＰＤをシリアルデータ信号Ｓ
Ｄに変換するための動作を説明する。

【００２９】Ｐ／Ｓ変換回路１１の入力端子には、パラ
レルデータ信号ＰＤが供給される。このパラレルデータ
信号ＰＤのビットレートは、例えば、５０Ｍｂｐｓ（メ
ガビット毎秒）に設定されている。また、ビット数は、
例えば、２０ビットに設定されている。

【００３０】ＰＬＬ回路１２の入力端子には、参照用ク
ロック信号ＲＣが供給される。この参照用クロック信号
ＲＣの周波数は５０ＭＨｚ（メガヘルツ）に設定されて
いる。ＰＬＬ回路１２は、参照用クロック信号ＲＣに同
期して、周波数が１ＧＨｚ（ギガヘルツ）の変換用クロ
ック信号ＴＣを生成する。この変換用クロック信号ＴＣ
は、Ｐ／Ｓ変換回路１１のシフト端子ＳＨＩＦＴに供給
される。

【００３１】Ｐ／Ｓ変換回路１１に供給されたパラレル
データ信号ＰＤは、内部で生成された５０ＭＨｚのクロ
ック信号に従ってラッチされた後、変換用クロック信号
ＴＣに従って、１ビットずつ出力される。これにより、
ビットレートが１Ｇｂｐｓ（ギガビット毎秒）のシリア
ルデータ信号ＳＤが得られる。以上が、パラレルデータ
信号ＰＤをシリアルデータ信号ＳＤに変換するための動
作である。

【００３２】（２） 被試験信号ＣＨＥＣＫの生成動作 次に、被試験信号ＣＨＥＣＫの生成動作を説明する。

【００３３】Ｐ／Ｓ変換回路１１から出力されるシリア
ルデータ信号ＳＤは、被試験信号生成回路１３のＤフリ
ップフロップ回路２２のデータ入力端子Ｄに供給され
る。また、ＰＬＬ回路１２から出力される変換用クロッ
ク信号ＴＣは、サンプリング信号生成回路２１に供給さ
れる。このサンプリング信号生成回路２１には、さら
に、初期化信号ＩＮＩＴと、位相制御信号ＳＬＩＰが供
給される。

【００３４】被試験信号生成回路１３には、また、モー
ド切替え信号ＴＥＳＴが供給される。被試験信号発生回
路１３は、このモード切替え信号ＴＥＳＴのレベルがイ
ンアクティブレベルの場合は、非試験モードに設定さ
れ、アクティブレベルの場合は、試験モードに設定され
る。

【００３５】非試験モードの設定は、例えば、サンプリ
ング信号生成回路２１とＤフリップフロップ回路２２に
対する電源電圧の供給を停止することによりなされる。
これにより、この場合は、サンプリング信号生成回路２
１とＤフリップフロップ回路２２とがオフ状態となり、
被試験信号ＣＨＥＣＫの生成が停止される。

【００３６】これに対し、試験モードの設定は、サンプ
リング信号生成回路２１とＤフリップフロップ回路２２
に対する電源電圧の供給を実行することによりなされ
る。これにより、この場合は、サンプリング信号生成回
路２１とＤフリップフロップ回路２２とがオン状態とな
り、被試験信号ＣＨＥＣＫの生成が可能となる。

【００３７】試験モードにおいては、まず、初期化信号
ＩＮＩＴがインアクティブレベルからアクティブレベル
に切り替えられる。これにより、サンプリング信号生成
回路２１が初期化される。このあと、サンプリング信号
生成回路２１は、変換用クロック信号ＴＣを２０分の１
に分周する。これにより、周波数５０ＭＨｚのサンプリ
ング信号ＳＰが生成される。

【００３８】このサンプリング信号ＳＰは、Ｄフリップ
フロップ回路２２のクロック端子に供給される。Ｄフリ
ップフロップ回路２２は、このサンプリング信号ＳＰに
従って、シリアルデータ信号ＳＤをラッチする。これに
より、シリアルデータ信号ＳＤが２０ビットごとに１ビ
ットずつサンプリングされる。言い換えれば、パラレル
データ信号ＰＤで表される２０ビットのパラレルデータ
（以下「パラレルデータブロック」という）のうち、ｍ
（ｍ＝１，２，…，２０）番目のビットのデータが順次
サンプリングされる。その結果、ビットレートが５０Ｍ
ｂｐｓの被試験信号ＣＨＥＣＫが得られる。

【００３９】このあと、所定のタイミングで、位相制御
信号ＳＬＩＰがアクティブレベルに設定される。これに
より、変換用クロック信号ＴＣの分周比が、次の分周期
間だけ２０から１９に切り替えられる。その結果、サン
プリング信号ＳＰの位相がシリアルデータ信号ＳＤの１
ビット周期分（変換用クロック信号ＴＣの１周期分）進
められる。これにより、今度は、パラレルデータブロッ
クのうち、（ｍ＋１）あるいは（ｍ−１）番目のビット
のデータが順次サンプリングされる。

【００４０】すなわち、パラレル／シリアル変換によっ
て、各パラレルデータブロックの２０番目のデータから
読出しが開始される場合は、（ｍ＋１）番目のビットの
データがサンプリングされる。これに対し、１番目のデ
ータから読出しが開始される場合は、（ｍ−１）番目の
ビットのデータがサンプリングされる。

【００４１】以下、同様に、位相制御信号ＳＬＩＰは、
サンプリング周期のｎ（ｎ＝２，３，…）倍の周期で繰
り返しアクティブレベルに設定される。この設定動作が
１９回繰り返されると、パラレルデータブロックのすべ
てのビットのデータがサンプリングされたことになる。
なお、ｎが２以上に設定されているのは、位相制御信号
ＳＬＩＰがサンプリング信号ＳＰのとなり合う立上がり
（あるいは立下がり）エッジ間で、立ち上がったとき
（立ち下がったとき）、この信号ＳＬＩＰが意味のある
信号となるからである。

【００４２】但し、この場合、１番目からｎ番目までの
ｎ個のパラレルデータブロックからは、それぞれのｍ番
目のビットのデータがサンプリングされる。また、次の
（ｎ＋１）番目から２ｎ番目までのｎ個のパラレルデー
タブロックからは、それぞれの（ｍ＋１）番目または
（ｍ−１）番目のビットのデータがサンプリングされ
る。以下、同様に、ｎ個のパラレルデータブロックごと
に、サンプリングビットが順次切り替えられる。

【００４３】このようにして得られた５０ＭＨｚの被試
験信号ＣＨＥＣＫは、図示しない試験装置に供給され
る。この試験装置は、被試験信号ＣＨＥＣＫとパラレル
データ信号ＰＤとをビット単位で比較し、両者が一致す
るか否かを判定する。これにより、Ｐ／Ｓ変換回路１１
の動作が正常か否かが判定される。

【００４４】但し、この判定を行うためには、試験装置
は、被試験信号ＣＨＥＣＫに含まれるデータが、パラレ
ルデータブロックの何番目のビットのデータをサンプリ
ングすることにより得られたものかを知る必要がある。
この要求に応えるため、本実施の形態では、初期化信号
ＩＮＩＴの位相が、シリアル化されたパラレルデータブ
ロックの位相に対して所定の関係を有するように設定さ
れている。

【００４５】このような構成によれば、サンプリング信
号ＳＰの位相がシリアル化されたパラレルデータブロッ
クの位相に対して所定の関係を有するようになる。その
結果、サンプリング開始時のｍの値も予め定めた値とな
る。これにより、試験装置は、予め、被試験信号ＣＨＥ
ＣＫに含まれるデータが、パラレルデータブロックの何
番目のビットのデータをサンプリングすることにより得
られたものかを知ることができる。

【００４６】図３は、上述した被試験信号ＣＨＥＣＫの
生成動作の一例を示すタイミングチャートである。ここ
で、図３（ａ）は、初期化信号ＩＮＩＴを示す。図示の
初期化信号ＩＮＩＴは、ハイレベルをインアクティブレ
ベルとし、ロウレベルをアクティブレベルとする。

【００４７】図３（ｂ）は、サンプリング信号ＳＰを示
す。図示のサンプリング信号ＳＰは、初期化信号ＩＮＩ
Ｔがアクティブレベルとなってから、所定時間経過後に
アクティブとなる。また、このサンプリング信号ＳＰ
は、後述する被試験信号ＣＨＥＣＫの位相からも明らか
なように、立上がりタイミングをサンプリングタイミン
グとする。

【００４８】図３（ｃ）は、位相制御信号ＳＬＩＰを示
す。図示の位相制御信号ＳＬＩＰは、ロウレベルをイン
アクティブレベルとし、ハイレベルをアクティブレベル
とし、ロウレベルからハイレベルに立ち上がったときの
み、サンプリング信号ＳＰの位相が制御される。この位
相制御信号ＳＬＩＰの周期は、図には示さないが、後述
する被試験信号ＣＨＥＣＫのデータからも明らかなよう
に、サンプリグ周期の５倍の周期に設定されている。言
い換えれば、上述したｎが５に設定されている。

【００４９】図３（ｄ）は、シリアルデータ信号ＳＤを
示す。ここで、ＳＢは、パラレルデータブロックをシリ
アル化することにより得られた２０ビットのシリアルデ
ータ（以下「シリアルデータブロック」という）を示
す。また、このシリアルデータブロックＳＢに付す数字
は、対応するシリアルデータブロックＳＢの出力順位を
示す。

【００５０】図３（ｅ）は、被試験信号ＣＨＥＣＫを示
す。この被試験信号ＣＨＥＣＫは、シリアルデータ信号
ＳＤをサンプリング信号ＳＰの立上がりタイミングでサ
ンプリングすることにより得られる。

【００５１】なお、図３には、Ｐ／Ｓ変換回路１１にお
いてシリアルデータブロックＳＢが、パラレルデータブ
ロックに含まれる２０ビット分のデータを、２０番目の
ビットのデータから読み出しを開始することにより得ら
れた場合を示す。また、図３では、シリアルデータブロ
ックＳＢの１３番目のビットのデータからサンプリング
を開始する場合を示す。

【００５２】これにより、最初の５個のシリアルデータ
ブロックＳＢ（１）〜ＳＢ（５）からは、１３番目のビ
ットのデータＤ１３（１）〜Ｄ１３（５）がサンプリン
グされる。また、次の５個のシリアルデータブロックＳ
Ｂ（６）〜ＳＢ（１０）（但し、図には、ＳＢ（７）〜
ＳＢ（１０）は示さない）からは、１４番目のビットの
データＤ１４（６）〜Ｄ１４（１０）（但し、図には、
Ｄ１４（７）〜Ｄ１４（１０）は示さない）がサンプリ
ングされる。

【００５３】以下、同様にしてサンプリングが行われ
る。そして、２０番目のビットのデータのサンプリング
が終了すると、次のサンプリングは１番目のデータに対
して行われ、以下、同様にして１２番目のビットのデー
タまでのサンプリングが行われる。これにより、１番目
から２０番目までのすべてのビットのデータがサンプリ
ングされたことになる。

【００５４】図４は、図３において、破線で囲む部分を
拡大して示すタイミングチャートである。すなわち、サ
ンプリング信号ＳＰの位相の切替え部分を拡大して示す
タイミングチャートである。

【００５５】図示のごとく、サンプリング信号ＳＰの位
相は、５番目のシリアルデータブロックＳＢ（５）まで
は、１３番目のビットの位相に設定されている。これに
対し、６番目のシリアルデータブロックＳＢ（６）にな
ると、１ビット周期分進められる。これにより、サンプ
リング信号ＳＰの位相は、今度は、１４番目のビットの
位相に設定される。以上が、被試験信号ＣＨＥＣＫの生
成動作である。

【００５６】（３） サンプリング信号生成回路２１の
動作 次に、図２に示すサンプリング信号生成回路２１の動作
を説明する。

【００５７】図５は、サンプリング信号ＳＰの位相を制
御しない場合のサンプリング信号生成回路２１の動作を
示すタイミングチャートである。これに対し、図６は、
サンプリング信号ＳＰの位相を制御する場合のサンプリ
ング信号生成回路２１の動作を示すタイミングチャート
である。なお、これらの図は、変換用クロック信号ＴＣ
のサイクルにおける初期化信号ＩＮＩＴ、位相制御信号
ＳＬＩＰ、ＦＦ１〜１０の出力のそれぞれの値が示して
あり、１レベルはハイレベルを示し、０レベルは、ロウ
レベルを示す。

【００５８】まず、図５を参照しながら、サンプリング
信号ＳＰの位相を制御しない場合の動作を説明する。こ
の場合、初期化信号ＩＮＩＴが立ち下がると、Ｄフリッ
プフロップ回路３１〜３３，３５，３７〜４０がリセッ
トされる。

【００５９】このあと、Ｄフリップフロップ回路３４〜
３６と、反転回路４２，４３，４４と、オア回路４７，
４８は、変換用クロック信号ＴＣを５分の１に分周する
動作を実行する。また、Ｄフリップフロップ回路３７〜
４０と、反転回路４５は、この５分周動作に同期して、
変換用クロック信号ＴＣを２０分の１に分周する動作を
実行する。これにより、Ｄフリップフロップ回路４０
（ＦＦ１０）から周波数が５０ＭＨｚのサンプリング信
号ＳＰが出力される。

【００６０】この場合、Ｄフリップフロップ回路３７，
３８には、クロック入力として、Ｄフリップフロップ回
路３４の非反転出力を反転回路４２で反転した信号が供
給される。また、Ｄフリップフロップ回路３９，４０に
は、クロック入力としては、変換用クロック信号ＴＣが
供給される。これにより、サンプリング信号ＳＰの最初
の立上がりは、初期化信号ＩＮＩＴが立ち下がった後、
変換用クロック信号ＴＣの８周期（８クロックサイク
ル）分の期間が経過した後に現われる。

【００６１】なお、この場合、位相制御信号ＳＬＩＰの
レベルは、０レベルに保持される。これにより、Ｄフリ
ップフロップ回路３１〜３３の非反転出力のレベルは、
いずれも常に０レベルに保持される。その結果、この場
合は、サンプリング信号ＳＰの位相は制御されない。

【００６２】次に、図６を参照しながら、サンプリング
信号ＳＰの位相を制御する場合の動作を説明する。この
場合、Ｄフリップフロップ回路３１〜Ｄフリップフロッ
プ回路３３と、反転回路４１と、アンド回路４６は、位
相制御信号ＳＬＩＰが立ち上がったとき、その立上がり
が存在する分周期間の次の分周期間の分周比を２０から
１９に切り替える。なお、位相制御信号ＳＬＩＰが位相
を制御するために意味のある信号となるためには、その
立ち上がりが存在する分周期間内に立ち下がってはいけ
ない。すなわち、位相制御信号ＳＬＩＰがインアクティ
ブレベルからアクティブレベルに立ち上がった後、アク
ティブレベルが２０分周期間以上保持されなければなら
ない。これにより、サンプリング信号ＳＰの位相が、変
換用クロック信号ＴＣの１周期分進められる。

【００６３】分周比の切替えは、１分周期間に含まれる
２０個の遷移状態のうち、連続する２つの遷移状態を強
制的に１つの遷移状態に置き換えることにより行われ
る。これを図６を用いて説明すると、次のようになる。
すなわち、位相制御信号ＳＬＩＰは、所定のタイミング
で立ち上げられる。この位相制御信号ＳＬＩＰは、サン
プリング信号ＳＰに従って、Ｄフリップフロップ回路３
１にラッチされる。

【００６４】これにより、位相制御信号ＳＬＩＰが立ち
上がってから、最初にサンプリング信号ＳＰが立ち上が
るタイミングで、Ｄフリップフロップ回路３１の非反転
出力が立ち上がる。このＤフリップフロップ回路３１の
非反転出力は、Ｄフリップフロップ回路３４の非反転出
力を反転回路４２で反転した信号に従って、Ｄフリップ
フロップ回路３２にラッチされる。これにより、Ｄフリ
ップフロップ回路３１の非反転出力が立ち上がってか
ら、変換用クロック信号ＴＣの３周期（３クロックサイ
クル）後に、Ｄフリップフロップ回路３２の非反転出力
が立ち上がる。

【００６５】Ｄフリップフロップ回路３２の非反転出力
が立ち上がることにより、アンド回路４６の出力が立ち
上がる。アンド回路４６の出力が立ち上がることによ
り、Ｄフリップフロップ回路３６の出力が本来立ち下が
るところで、立ち下がらなくなる。その結果、図５にお
いて、実線で囲む部分が、図６においては、実線で囲む
ような状態に変化する。

【００６６】すなわち、図５においては、サンプリング
信号ＳＰの立上がりタイミングから５周期（５クロック
サイクル）目の遷移状態は、Ｄフリップフロップ回路３
４〜４０の非反転出力により表すと、「０１１０１１
１」となる。同様に、６周期（６クロックサイクル）目
の遷移状態は、「１１００１１１」となり、７周期（７
クロックサイクル）目の遷移状態は、「１０００１１
１」となり、８周期（８クロックサイクル）目の遷移状
態は、「１０１０１１１」となる。

【００６７】これに対し、図６においては、サンプリン
グ信号ＳＰの立上がりタイミングから５周期（５クロッ
クサイクル）目の遷移状態は、「０１１０１１１」とな
り、６周期（６クロックサイクル）目の遷移状態は、
「１１１０１１１」となり、７周期（７クロックサイク
ル）目の遷移状態は、「１０１０１１１」となる。

【００６８】これらを比較すると、図５の５周期目の遷
移状態と図６の５周期目の遷移状態は同じである。ま
た、図５の８周期目の遷移状態と図６の７周期目の遷移
状態も同じである。これに対し、図５の６周期目の遷移
状態は、図６の６周期目の遷移状態と同じではない。ま
た、図５の７クロックサイクル目の遷移状態も、図６の
６クロックサイクル目の遷移状態と同じではない。

【００６９】これは、図５の６周期目の遷移状態と７周
期目の遷移状態とが、図６の６周期目の遷移状態に置き
換えられたことを意味する。これにより、１分周期間の
遷移状態が２０から１９に減らされる。その結果、この
分周期間の分周比が２０から１９に変更される。

【００７０】なお、このあとは、Ｄフリップフロップ回
路３３の非反転出力が立ち上がるので、再度、位相制御
信号ＳＬＩＰが立ち上げられない限り、分周比が２０か
ら１９に切り替えられることはない。

【００７１】［一実施の形態の効果］以上詳述した本実
施の形態によれば、次のような効果が得られる。

【００７２】（１）まず、本実施の形態によれば、Ｐ／
Ｓ変換回路１１から出力されるシリアルデータ信号ＳＤ
をパラレルデータブロックのビット数（２０）分の１の
周期で間欠的にサンプリングすることにより、低速の被
試験信号ＣＨＥＣＫを生成するようにしたので、パラレ
ル／シリアル変換処理により低速の被試験信号ＣＨＥＣ
Ｋを生成する場合に比べ、被試験信号生成回路１３の回
路規模を小さくすることができる。

【００７３】（２） また、これにより、被試験信号生
成回路１３の誤動作が発生する確率を小さくすることが
できるので、動作試験中に誤動作が発生した場合、誤動
作の発生源を容易に判断することができる。

【００７４】（３） また、本実施の形態によれば、サ
ンプリング信号ＳＰの位相を制御することができるよう
にしたので、パラレルデータブロックに含まれる特定の
１ビットのデータだけでなく、複数のビットのデータを
用いて、動作試験を行うことができる。

【００７５】（４） また、本実施の形態によれば、サ
ンプリング信号ＳＰの位相を制御する場合、１ビット周
期分ずつ制御することができるようにしたので、パラレ
ルデータブロックに含まれるすべてのビットのデータを
用いて、動作試験を行うことができる。

【００７６】（５） また、本実施の形態によれば、被
試験信号生成回路１３をＰ／Ｓ変換回路１１とともに集
積回路化するようにしたので、配線が困難になるという
問題が生じないようにすることができる。

【００７７】すなわち、従来のように、Ｓ／Ｐ変換回路
５２を集積回路化されたＰ／Ｓ変換回路５１の外付け回
路として形成するような構成では、シリアルデータ信号
ＳＤや変換用クロック信号ＴＣ信号の速度が早いため、
これらをＰ／Ｓ変換回路５１からＳ／Ｐ変換回路５２に
伝送する場合、両者の位相がずれる確率が高い。これに
より、この場合は、シリアルデータ信号ＳＤや変換用ク
ロック信号ＴＣを伝送するための配線が困難となる。こ
れに対し、本実施の形態では、被試験信号生成回路１３
をＰ／Ｓ変換回路１１とともに集積回路化するようにし
たので、このような問題は生じない。

【００７８】（６） また、このような構成によれば、
被試験信号生成回路１３を外付け回路とする場合より、
被試験信号ＣＨＥＣＫを安定に生成することができる。

【００７９】［そのほかの実施の形態］以上、本発明の
一実施の形態を詳細に説明したが、本発明は、上述した
ような実施の形態に限定されるものではない。

【００８０】（１） 例えば、先の実施の形態では、サ
ンプリング信号ＳＰの位相を制御する場合、分周比を１
だけ減らす場合を説明した。しかしながら、本発明は、
分周比を１だけ増やすようにしてもよい。このような構
成によれば、サンプリング信号ＳＰの位相を１ビット周
期分遅らせることができる。

【００８１】（２） また、以上の説明では、分周比を
１だけ増減する場合を説明した。しかしがら、本発明
は、基本分周比の因数を因数としない自然数だけ増減す
ようにしてもよい。このような構成であっても、パラレ
ルデータのすべてのビットをサンプリングすることがで
きる。

【００８２】（３） また、先の実施の形態では、パラ
レルデータブロックに含まれるすべてのビットのデータ
をサンプリングする場合を説明した。しかしながら、本
発明は、一部のビットのデータをサンプリングするよう
にしてもよい。

【００８３】（４） また、先の実施の形態では、被試
験信号生成回路１３をＰ／Ｓ変換回路１１とともに集積
回路化する場合を説明した。しかしながら、本発明は、
Ｐ／Ｓ変換回路１１とは別に集積回路化するようにして
もよい。

【００８４】（５） また、先の実施の形態では、本発
明を、Ｐ／Ｓ変換回路の動作試験に適用する場合を説明
した。しかしながら、本発明は、ディジタルデータ信号
を出力するディジタルデータ出力回路の動作試験一般に
適用することができる。

【００８５】（６） このほかにも、本発明は、その要
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。

【００８６】

【発明の効果】以上詳述したように本発明によれば、デ
ィジタルデータ出力手段から出力されるディジタルデー
タ信号を所定の周期で間欠的にサンプリングすることに
より、低速の被試験信号を生成するようにしたので、被
試験信号生成装置の回路規模を小さくすることができ
る。

【００８７】また、このような構成によれば、被試験信
号生成装置の誤動作が発生する確率を小さくすることが
できるので、動作試験中に誤動作が発生した場合、誤動
作の発生源を容易に判断することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の構成を示すブロック図
である。

【図２】図１に示すサンプリング信号生成回路の具体的
構成の一例を示すブロック図である。

【図３】一実施の形態の動作を説明するためのタイミン
グチャートである。

【図４】一実施の形態の動作を説明するためのタイミン
グチャートである。

【図５】図２に示すサンプリング信号生成回路の動作を
説明するためのタイミングチャートである。

【図６】図２に示すサンプリング信号生成回路の動作を
説明するためのタイミングチャートである。

【図７】従来の構成を示すブロック図である。

【符号の説明】

１０…Ｐ／Ｓ変換装置、１１…Ｐ／Ｓ変換回路、１２…
ＰＬＬ回路、１３…被試験信号生成回路、２１…サンプ
リング信号生成回路、２２…Ｄフリップフロップ回路、
３１〜４０…Ｄフリップフロップ回路、４１〜４５…反
転回路、４６…アンド回路、４７，４８…オア回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ディジタルデータ信号出力手段から出力
   されるディジタルデータ信号を所定の周期で間欠的にサ
   ンプリングするためのサンプリング信号を生成するサン
   プリング信号生成手段と、 前記サンプリング信号に従って、前記ディジタルデータ
   信号をサンプリングすることにより、前記ディジタルデ
   ータ信号出力手段の動作を試験するための被試験信号を
   生成する被試験信号生成手段とを備えたことを特徴とす
   る被試験信号生成装置。
2. 【請求項２】 前記サンプリング信号生成手段は、前記
   ディジタルデータ信号に同期したクロック信号を分周す
   ることにより前記サンプリング信号を生成するように構
   成されていることを特徴とする請求項１記載の被試験信
   号生成装置。
3. 【請求項３】 前記サンプリング信号生成手段は、前記
   サンプリング信号の位相を制御可能なように構成されて
   いることを特徴とする請求項１記載の被試験信号生成装
   置。
4. 【請求項４】 前記サンプリング信号生成手段は、 前記ディジタルデータ信号に同期したクロック信号を分
   周することにより前記サンプリング信号を生成する分周
   手段と、 前記分周手段の分周比を制御することにより、前記サン
   プリング信号の位相を制御する位相制御手段とを備えた
   ことを特徴とする請求項１記載の被試験信号生成装置。
5. 【請求項５】 前記位相制御手段は、前記分周手段の分
   周比を基本分周比の因数を因数としない自然数だけ増減
   することにより、この分周比を制御するように構成され
   ていることを特徴とする請求項４記載の被試験信号生成
   装置。
6. 【請求項６】 前記サンプリング信号生成手段と前記サ
   ンプリング手段とは、前記ディジタルデータ信号出力手
   段とともに集積回路化されていることを特徴とする請求
   項１記載の被試験信号生成装置。
7. 【請求項７】 前記ディジタルデータ信号出力手段は、
   パラレルのディジタルデータ信号をシリアルのディジタ
   ルデータ信号に変換するパラレル／シリアル変換手段で
   あることを特徴とする請求項１記載の被試験信号生成装
   置。
8. 【請求項８】 ディジタルデータ信号を出力するディジ
   タルデータ信号出力手段と、 前記ディジタルデータ信号出力手段とともに集積回路化
   され、前記ディジタルデータ信号を所定の周期で間欠的
   にサンプリングするためのサンプリング信号を生成する
   サンプリング信号生成手段と、 前記ディジタルデータ信号出力手段とともに集積回路化
   され、サンプリング信号に従って、前記ディジタルデー
   タ信号をサンプリングすることにより、前記ディジタル
   データ信号出力手段の動作を試験するための被試験信号
   を生成する被試験信号生成手段とを備えたことを特徴と
   するディジタルデータ信号出力装置。