CN1046057A - 高速异步数据接口 - Google Patents

Abstract

一种高速异步数据传输用的数字数据接口名义上准备集成到通信系统的元件芯片中。结合其用CMOS集成电路技术的实现来描述所述系统。然而所包含技术可容易地应用到其它技术。该接口使用曼彻斯特双相标志的时钟和数据的编码并由接收器抽取时钟和数据信号。而且，使用这种Manchester码使得代码扰动易于用作同步方式的帧标志。时钟抽取和数据检测电路的实质在于使用校正的延迟线元件将数据瞬变压缩在编码输入信号中，这样便可检测出时钟瞬变，根据这些瞬变可产生时钟。

Description

本发明涉及用于数字通信系统的高速异步数据接口。

现代数字通信系统的发展需要在系统板间进行高速并行数据流传输的设备。由于时钟和数据传送延迟的微小差别导致失调以及错误的同步，普通同步数据传输不能满足所述要求。因此，需要异步技术并用之将时钟和数据编码在同一信号上。然后由接收机将时钟信号从所传送信号中抽取出来，并用该时钟信号对输入数据译码，以及与芯片时钟信号重合。

本发明的目的在于提供一种异步的CMOS的高速的芯片-芯片级的数据接口，该接口可集成在通信系统的元件芯片中。该接口最初打算用于几米距离的电信号传输，尽管它也适合于用光纤实现的较长链路。

按照本发明，提供一种高速异步数据接口，这种接口包含至少一个接口发射器和至少一个接口接收器，以及用来将数据从发射器传输到接收器的互连发射器与接收器的传输线，其中，每个接收器包括与预定产生输出数据的数据对齐电路相连接的数据编码器和数据时钟抽取电路，这种高速异步数据接口的特征在于，数据时钟抽取电路包含锁存器，该锁存器在输出端接收来自瞬态检测器的各个瞬态的置位脉冲，使该锁存器输出变为逻辑低电平，将输出耦合到传送低电平并产生用来复位锁存器的复位脉冲的延迟线，并将锁存器输出恢复为逻辑高电平，其中，锁存器复位时产生的任何数据相关瞬态脉冲这时被取代，从而从锁存器的输出抽取出时钟信号。

参考附图，描述本发明的实施例，其中：

图1表示高速异步数据接口的框图，

图2示出该接口的数据格式，

图3示出已知的时钟抽取电路的框图，

图4示出改进的时钟抽取电路的框图，

图5示出图4中所示部分框图的电路图及信号波形，

图6示出控制电压振荡器的框图，

图7示出图6所示振荡器的延迟缓冲器，

图8示出锁相环的框图，以及

图9示出数据对齐电路的框图。

参考图1，用CMOS技术，准备将该接口用于高达几百Mbit/s的操作。发射器对数据进行曼彻斯特（Manchester）编码，以便从接收到的信号DIN抽取出数据时钟。这样做消除了时钟偏离的问题，不然的话在这种数据速率下时钟偏离便会成为问题。抽取出的时钟用于对输入信号采样和译码并将数据同步于对齐电路。

使用锁相环（PLL）将时钟抽取电路校正为由外部频率基准提供的数据传输速率。该PLL输出可用于芯片时钟从而免去配置高频系统时钟的必要性。

数据作为包来传输以使并行数据流对齐，而由数据流中故意产生曼彻斯特代码扰乱（即，忽略时钟瞬变）来实现包帧标志。

将片外数据作为差分信号传输使共模噪声效应最小，通过执行传输线的匹配使由反射造成的噪声问题最小。最好在传输链路的两端使用匹配的终端来吸收反射信号。然而，只要将传输线终止在接收器，便可使信号摆幅增大一倍，这便是最佳布局。使用标准CMOS技术实现输入和输出缓冲器。

为解决时钟偏离问题，使用曼彻斯特双相标记编码。用该编码，保证时钟瞬变出现在每个位单元边界的边缘，如图2所示，数据相关瞬变出现在位周期的中央。所以，由接收器可将时钟和数据瞬变分别抽取出来以重构时钟和数据信号。

也可通过故意产生代码扰动来实现帧标志。即可通过省略在帧结束处的时钟瞬变来完成。然后检测该标志并用来对齐来自不同输入的数据包。

数据传输电路简单地由编码器2组成，该编码器由二进制数据产生曼彻斯特代码输出信号并产生作为帧结束标志的代码扰动。然后将编码后信号通过输出缓冲器3驱动出片外。

编码器2也接收时钟信号和帧同步信号。输出驱动器的输出级是用完全CMOS实现的差动电流驱动缓冲器3并仅有电流吸收能力。该电流来源于位于链路5的接收器端的匹配阻抗6的传输线。这节省了输出驱动器的芯片区域，并也意味着，如接收器电源失效，那么，发射器不能驱动任何电流到接收器的输入，否则会引起元件损坏。

如果假定在每一端匹配的终端阻抗的线路阻抗为50欧姆，则输出驱动器的10mA的电流汇点，给出250mV的差动信号（100欧姆线路阻抗时为500mV）。

传输链路终止于匹配阻抗6的两端，使数据信号反射最小。接收器处的反射波会干扰主信号并降低噪声余量。将接收器的终端阻抗连接到正电源并为输出驱动器提供源电流。发射器终端交流耦合到电源以防止由于发射器和接收器之间的电源电平之差而产生直流电流。这也意味着，发射器板未提供直流电源，这样减少了接收器端电源故障时损坏元件的可能性。

在接收器7中，首先由差动输入放大器8将输入信号放大到完全CMOS逻辑电平。然后由电路9从编码信号中抽取出时钟数据和帧标志。接着将抽取出的时钟用于将数据同步到帧对齐模块10。由电路11对该数据译码。锁相环12包含控制电压振荡器13、分压器链14、相位比较器15和电泵电路16。

从曼彻斯特编码数据抽取时钟信号的方法基于由Borriello等人在美国专利第4513427中描述的定标模拟延迟线技术，如图3中所示。

参考图3，将包含环振荡器13由控制电压延迟元件构成的锁相环12同步到以数据位频率运行的基准时钟信号。因此这样便将每一级的传输延迟校正为数据周期的成比例部分。由这些延迟元件构成的延迟线用于产生若干脉冲（名义上为四分之一位周期），然后将这些脉冲通过瞬变检测器17和屏蔽门18并传输到第二模拟延迟线19。然后使用该延迟线的抽头来产生屏蔽控制信号，使得只有时钟边缘产生的脉冲通过延迟线而将数据相关脉冲予以屏蔽。所以可将传输到第二模拟延迟线19的信号用来由逻辑电路19a再现数据时钟。然而，该系统预定用于10    Mbit/s的位速率的操作（即使是用4um的CMOS技术）并具有若干缺陷影响在较高数据速度下操作的耐久性。

首先，电路操作依赖于传输到包含许多延迟元件的模拟延迟线的信号。为维持脉冲宽度整体性，与脉冲宽度相比每一级的延迟时间必须小。如果减小脉冲宽度（显然是高速操作所要求的），那么，延迟元件便没有时间通过完全逻辑振幅，这造成传输延迟的波动。

其次，对160Mbit/s操作，须减小延迟线的级数，这样降低了延迟线的分解率，使得产生精确的屏蔽控制脉冲成为不可能。

还有，以上系统要求产生宽度精确的时钟瞬变脉冲（使用第一延迟线），接着使用该脉冲产生屏蔽脉冲。这意味着屏蔽脉冲宽度和抽取的时钟信号随第一延迟线传输延迟的变化而变化。

对160Mbits/s数据速率的操作，所以将该电路修改为如图4所示，修改后电路包括SR锁存器20。尽管与由Borriello等人提出的原电路非常相似，但该电路的操作机制是非常不同的，并特别适合于高速操作。新电路的细节和信号波形如图5所示。

参考图5，将来自CMOS差动输入级18的实际和取反数据信号加到由反相器21a和或门21b构成的一对负边缘触发的单稳态21上。对每个数据信号瞬变在锁存器22的S端产生置位脉冲。该置位脉冲触发锁存器22给出VO端逻辑低电平。该低电平通过其每一级具有四个之一位周期的标称级延迟Td的两个延迟级23、24，然后产生复位脉冲，由或门22a产生的RST复位该锁存器将VO端恢复逻辑高电平。该复位脉冲持续四分之一位周期，并在此期间保持锁存器22在复位状态。在位周期中央产生的任何数据相关瞬变脉冲为复位脉冲所重写从而加以屏蔽。

然后，通过反相器22b简单地从锁存器22的输出端取得抽取出的时钟信号。

借助于延迟线中第三延迟级22实现代码扰动检测，该检测级在下一位周期采样锁存器22的状态。如果锁存器输出VO尚未被下一时钟瞬变所触发并仍为高电平，那么，在另一锁存器26的输出端指出代码扰动。

由于该电路依赖于单个逻辑电平瞬变沿着延迟线的传输而不是取决于脉冲，因此，操作速度可以比前一电路高许多。另外，由数据输入瞬变产生的脉冲宽度不影响复位脉冲的时序以及抽取出的时钟信号。

接着将抽取出的时钟信号用来采样和译码输入数据信号。

时钟抽取电路中每一缓冲级的标称延迟为位周期的四分之一。然而，实际上，通过屏蔽逻辑和锁存器的传输延迟了复位脉冲使时钟输出脉冲扩展了。为优化操作，时钟输出应具有单位屏蔽/空间比率并略微降低该级延迟以补偿锁存器传输延迟。这可通过重复如图6所示的控制电压环振荡器的屏蔽逻辑延迟来实现。当将VCO锁定为基准频率时，总的环延迟等于1/2位周期，该长度等于抽取时钟的脉冲宽度。该VCO包含由延迟级27和选通逻辑28组成的环路。该时钟信号从反相器29中取出。

图7示出VCO延迟级的结构，该延迟级由于4个级联反相级31、32、33和34构成，其中2个反相器31和33由偏压VBN和VBP控制电压。使用电流反射镜产生这些偏压以保证使通过该级的充电放电的电流相等，以及因此使上升和下降时间相等。

PLL为如图8所示标准的光电泵锁相环。可由环路滤波器中的R和C以及充电泵电流I的数据值简单地判定PLL瞬变响应及稳定性。由于环路的目的仅仅是再现芯片的系统时钟以及产生控制电压延迟元件的控制偏压，所以，环路的跟踪响应是非临界的。或者以数据频率（N＝1）、或者以通过反馈环的适当分频得到的该频率的因数提供外部基准时钟。可利用该方法来免除将高频时钟分布整个系统的必要性。

PLL包含用于将基准频率与分压链14产生的频率进行比较的相位比较器15。该比较器15驱动输送到VCO    13的充电泵电路16。VCO13的输出通过分压器链14反馈到比较器15。

从输入信号抽取出时钟和已译码的数据后，需要对齐二进制数据包并与系统时钟同步。这可用图9所示电路实现。对每一输入流，有一组锁存器用于存储输入数据位。对每一组锁存器35、36，以走步1式序列发生器37、38的形式构成的移位寄存器用来控制对数据锁存器的写过程。用该输入的抽取数据时钟提供写控制移位寄存器的时钟。另一个每个输入公有的走步1序列发生器39用作控制移位寄存器的读过程，该序列发生器由系统时钟SYS提供时钟。当电路40在数据输入端检测出帧起始时，启动写控制移位寄存器37、38，并保证由数据时钟周期顺序将输入数据写到锁存器阵列。当在所有输入端已检测出起始标志，便启动读控制移位寄存器37，然后由系统时钟顺序地从锁存器的各输入线上读出所存储的数据。锁存器阵列和移位寄存器的长度决定可保持的位数，亦即数据流可对齐的数量。

以上描述是本发明的一个实施例。本领域技术人员可理解的是，属于本发明范围和精神之内的替换电路是可能的。例如，本发明是用CMOS技术实现，但可容易地应用到其它技术。

Claims (7)

1、一种高速异步数据接口，包含至少一个接口发射器和至少一个接口接收器，以及互连发射器和接收器的传输线，通过所述传输线将数据从发射器传输到接收器，其中，每个接收器包括与安排产生输出数据的数据对齐电路相连接的数据编码器和数据时钟抽取电路，所述高速异步数据接口的特征在于：数据时钟抽取电路包含锁存器，该锁存器对数据的每个瞬态在输入端接收来自瞬态检测器的置位脉冲，使该锁存器的输出变为逻辑低电平，将其输出耦合到传送低电平并产生复位锁存器的复位脉冲的延迟线，并将锁存器输出恢复为逻辑高电平，其中，锁存器复位时所产生的数据相关瞬态脉冲这时被取代而从锁存器的输出抽取出时钟信号。

2、如权利要求1所述的高速异步数据接口，其特征在于：延迟线包含两级，第三级为在下一位周期采样锁存器状态而设，并将第三级与接收来自第一锁存器的输出的第二锁存器相连，如果来自第一锁存器的输出未被下一时钟瞬态所触发，该输出仍为高，由第二锁存器的输出指出代码扰乱。

3、如权利要求2所述的高速异步数据接口，其特征在于：瞬态检测包含各含反相器和或门的两个负边沿触发的单稳态电路。

4、如权利要求3所述的高速异步数据接口，其特征在于：时钟抽取电路与产生延迟线控制信号的锁相环电路相连接。

5、如权利要求4所述的高速异步数据接口，其特征在于：锁相环电路包括控制电压振荡器，该振荡器具有与延迟线相同的延迟周期。

6、一种基本上如前所述的高速异步数据接口。

7、一种高速异步数据接口，参考附图的图1、2、3、4、5、6、7和8，基本如前所述。

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