JPH0327638A - 高速非同期データ・インターフェース - Google Patents
高速非同期データ・インターフェースInfo
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- JPH0327638A JPH0327638A JP2082904A JP8290490A JPH0327638A JP H0327638 A JPH0327638 A JP H0327638A JP 2082904 A JP2082904 A JP 2082904A JP 8290490 A JP8290490 A JP 8290490A JP H0327638 A JPH0327638 A JP H0327638A
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- 238000000605 extraction Methods 0.000 claims abstract description 13
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- ICSAXRANXQSPQP-VUKDEKJYSA-M sodium;(5r,6s)-6-[(1r)-1-hydroxyethyl]-7-oxo-3-[(2r)-oxolan-2-yl]-4-thia-1-azabicyclo[3.2.0]hept-2-ene-2-carboxylate Chemical compound [Na+].S([C@@H]1[C@H](C(N1C=1C([O-])=O)=O)[C@H](O)C)C=1[C@H]1CCCO1 ICSAXRANXQSPQP-VUKDEKJYSA-M 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/06—Speed or phase control by synchronisation signals the synchronisation signals differing from the information signals in amplitude, polarity or frequency or length
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル通信装１ｆｉに用いる高速ノ「同期
データ・インターフェースに閏係づる。
データ・インターフェースに閏係づる。
（従来の技術）
現代のディジタル通信装灯の発展は装釘中のボード間の
データの並列流の高速転送の設備を要求している。クロ
ックやデータｔ； ｍ ［延のわずかな差が不整合、従
って誤ったクロックを生じるため、この要求は通常の同
期データ転送によっては満たづことはできない。このた
め、クロックとデータが同じ信号にコード化される非ｆ
ｉｌ １１技術が必要とされる。この時クロックは受信
側で送信信号から抽出され、入力データを復Ｂしこれを
チップ上のクロックに幣合させるために用いられる。
データの並列流の高速転送の設備を要求している。クロ
ックやデータｔ； ｍ ［延のわずかな差が不整合、従
って誤ったクロックを生じるため、この要求は通常の同
期データ転送によっては満たづことはできない。このた
め、クロックとデータが同じ信号にコード化される非ｆ
ｉｌ １１技術が必要とされる。この時クロックは受信
側で送信信号から抽出され、入力データを復Ｂしこれを
チップ上のクロックに幣合させるために用いられる。
（発明の要約）
本発明の目的は通信装四の構成部品チップに一体化され
うる非Ｆｉｌ ｍ Ｃ Ｍ Ｏ Ｓ ＰＩ速ヂップ対チ
ップデータ・インターフェースを１！２但｛ることであ
る。
うる非Ｆｉｌ ｍ Ｃ Ｍ Ｏ Ｓ ＰＩ速ヂップ対チ
ップデータ・インターフェースを１！２但｛ることであ
る。
このインターフェースは主に数メートルの距離の電気的
伝送用を意図しているが、光ファイバで実装されるより
長いリンクにも適している。
伝送用を意図しているが、光ファイバで実装されるより
長いリンクにも適している。
本発明によると、少なくとも１個のインターフェース送
信器と、少なくとも１個のインターフェース受信器と、
送信器から受信器へデータかり、送される送信器と受信
器を相豆接続する伝送綜とを含み、各受信器は出力デー
タを発生するよう配ｔされたデータ整合回路へ接続され
るデータ・エンコーダとデータ・クロック抽出回路を含
み、データ・クロック抽出回路区ラッチを含み、このラ
ッチはデータの各遷移状態に対して逗移検出器からセッ
ト・パルスを入力して受取り、ラッチの出力を低論理レ
ベルとし、その出力は遅延線に結合され、この遅延線は
低レベルを伝播させてラッチをリセットずるりセット・
パルスを発生し、ラッチの出力に高論理レベルを蜆元さ
せ、ラッチがリセットされている間に発生された任意の
データ依存遷移パルスはこの時点で無視され、クロック
がラッチの出力から抽出される高速非同期データ・イン
ターフエースが提供される。
信器と、少なくとも１個のインターフェース受信器と、
送信器から受信器へデータかり、送される送信器と受信
器を相豆接続する伝送綜とを含み、各受信器は出力デー
タを発生するよう配ｔされたデータ整合回路へ接続され
るデータ・エンコーダとデータ・クロック抽出回路を含
み、データ・クロック抽出回路区ラッチを含み、このラ
ッチはデータの各遷移状態に対して逗移検出器からセッ
ト・パルスを入力して受取り、ラッチの出力を低論理レ
ベルとし、その出力は遅延線に結合され、この遅延線は
低レベルを伝播させてラッチをリセットずるりセット・
パルスを発生し、ラッチの出力に高論理レベルを蜆元さ
せ、ラッチがリセットされている間に発生された任意の
データ依存遷移パルスはこの時点で無視され、クロック
がラッチの出力から抽出される高速非同期データ・イン
ターフエースが提供される。
（実施例）
第１図を参照すると、このインターフェースはＩμｍ
ＣＭＯＳ技術を用いｒ数百Ｍ ｂｉｔ／ｓニ及ぶデー
タ速度の動作用に用いる息図のものである。
ＣＭＯＳ技術を用いｒ数百Ｍ ｂｉｔ／ｓニ及ぶデー
タ速度の動作用に用いる息図のものである。
データは送信側でマンチェスタ・コード化されて受信信
号ＤＩＮからデータ・クロックの抽出を可能とする。こ
れはこうしないとこのデータ速度では問題となるであろ
うクロック・スキューの問題を除去ずる。抽出したクロ
ックを用いて入ノＪ ４Ｎ号をυンブル、復号し、デー
タを整合回路ヘ調１ｋｌｉさせる。
号ＤＩＮからデータ・クロックの抽出を可能とする。こ
れはこうしないとこのデータ速度では問題となるであろ
うクロック・スキューの問題を除去ずる。抽出したクロ
ックを用いて入ノＪ ４Ｎ号をυンブル、復号し、デー
タを整合回路ヘ調１ｋｌｉさせる。
位相ロック・ループ（ＰＬＬ）を用いて外部周波数基準
により供給されるデータ通信速度にクロック抽出回路を
較正させる。ｐ Ｉ− ｔ出力をオンチップ・クロック
に用いて高周波シスデム・クロックを分配ずる必要性を
避ける。
により供給されるデータ通信速度にクロック抽出回路を
較正させる。ｐ Ｉ− ｔ出力をオンチップ・クロック
に用いて高周波シスデム・クロックを分配ずる必要性を
避ける。
データはパケットとして送信されてデータの並列流の整
合を可能とし、バクット・フレーム・メーカはデータ流
のマンヂエスタ・コード違反（すなわちク０ツク遷移の
除去）の故意の発生により実現される。
合を可能とし、バクット・フレーム・メーカはデータ流
のマンヂエスタ・コード違反（すなわちク０ツク遷移の
除去）の故意の発生により実現される。
オフチップ・データはコモン・モード・ノイズの効果を
最小とするため差動信号として送信され、送信線の整合
は反射により生じるノイズのｌｌ１題を最小にするため
実行される。送信リンクの両端で反劃を吸収するため整
合終端を使用することが望ましい。しかしながら、受信
側のみ線路を終端することにより、信号振幅は倍となり
、これは望ましいＭ４成である。入力及び出力バツフ？
は標準のＣＭＯＳ技術を用いて実装される。
最小とするため差動信号として送信され、送信線の整合
は反射により生じるノイズのｌｌ１題を最小にするため
実行される。送信リンクの両端で反劃を吸収するため整
合終端を使用することが望ましい。しかしながら、受信
側のみ線路を終端することにより、信号振幅は倍となり
、これは望ましいＭ４成である。入力及び出力バツフ？
は標準のＣＭＯＳ技術を用いて実装される。
クロック・スキューの問題を除くため、マンチェスタ２
相マーク・コードを用いる。このコードにより、クロッ
ク遷移は第２図に示すように各ピット・セル境界の縁で
生じることが保証され、データ仏存の遷移はビット周期
の中央で発生づる。
相マーク・コードを用いる。このコードにより、クロッ
ク遷移は第２図に示すように各ピット・セル境界の縁で
生じることが保証され、データ仏存の遷移はビット周期
の中央で発生づる。
それ故クロックとデータ遷移は受信側で別々に抽出され
てクロックとデータ信８を再絹成づる。
てクロックとデータ信８を再絹成づる。
フレーム・マーカ虹又」一ド違反を故意に発クさＵるこ
とにより実装可能である。これ１よフレームの端端でク
ロック遷移を除くことによりなされる。このマーカを検
出し、異なる入力からデータ・パクットを整合させるた
めに用いられる。
とにより実装可能である。これ１よフレームの端端でク
ロック遷移を除くことによりなされる。このマーカを検
出し、異なる入力からデータ・パクットを整合させるた
めに用いられる。
データ送｛．Ｔ，； ［！Ｉ路は単にエン］一ダ２から
椙威されて、２１データからマンヂエスタ・コード出力
信号を発生し、フレーム終端マーカとしてコード違反を
発生する。次いでコード化信号は出力バツファ３を介し
てオフブップを駆動される。
椙威されて、２１データからマンヂエスタ・コード出力
信号を発生し、フレーム終端マーカとしてコード違反を
発生する。次いでコード化信号は出力バツファ３を介し
てオフブップを駆動される。
エンコーダ２は又クロック信号とフレーム同期信号を受
｛Ａ １る出力ドライバの出力段は完全ＣＭＯＳで実装
した差動電流駆動のバッフ７３で電流シンク能力のみを
有する。電流はリンク５の受信端に配訂した伝送線整合
インピーダンスによりソース入力される。これは出力ド
ライバのチップ面槓を節約し、又受信端で１ｆ源が故障
した場合送信器（よこうしないと受信幇入カへ構成部品
のκ１妃を生じさＵうる電流を駆動しない。
｛Ａ １る出力ドライバの出力段は完全ＣＭＯＳで実装
した差動電流駆動のバッフ７３で電流シンク能力のみを
有する。電流はリンク５の受信端に配訂した伝送線整合
インピーダンスによりソース入力される。これは出力ド
ライバのチップ面槓を節約し、又受信端で１ｆ源が故障
した場合送信器（よこうしないと受信幇入カへ構成部品
のκ１妃を生じさＵうる電流を駆動しない。
出力ドライバの１０ＩＩｌ＾の電流シンクは各端部での
幣合終端インピーダンスによる５０オーム線路インピー
ダンスを惣定｛ると２ ５ ０ ｌＶｇ−動４Ｆ．号振
輻を与える（ＩＯＯＪ−ム線路には５００■Ｖ）。
幣合終端インピーダンスによる５０オーム線路インピー
ダンスを惣定｛ると２ ５ ０ ｌＶｇ−動４Ｆ．号振
輻を与える（ＩＯＯＪ−ム線路には５００■Ｖ）。
送イ３リンク（４データ信号の反劇を最小とするため整
合インピーダンス６により両端で終端される。
合インピーダンス６により両端で終端される。
受｛Ｅｉ端のエコーは主信号と干渉してノイズ・マージ
ンを減少させる。受信端の終端インピーダンスは正電源
レールに接続されて出力ドライバのソース電流を与える
。送信器側の１１端は電源に交流結合されて、送受信器
間の供給レベル差の結果として流れる直流電流を訪止す
る。これは又直流電流が送信ボードによりソースとされ
ないことを意味し、従って受信器側の電源故障の場合に
部品組社の可能性を減少させる。
ンを減少させる。受信端の終端インピーダンスは正電源
レールに接続されて出力ドライバのソース電流を与える
。送信器側の１１端は電源に交流結合されて、送受信器
間の供給レベル差の結果として流れる直流電流を訪止す
る。これは又直流電流が送信ボードによりソースとされ
ないことを意味し、従って受信器側の電源故障の場合に
部品組社の可能性を減少させる。
受信器７では、入力信号は最初に差動入力１′１幅器８
により完全ＣＭＯＳ論理レベルまで増幅される。クロッ
ク・データとフレーム・マーカは回路９によりコード化
信号から抽出される。抽出されたクロックは以後データ
をフレーム整合ブロック１０へｇ！Ｊ時するために用い
られる。このデータは回路１１により復号される。位相
ロック・ルーブ１２は電圧υｌｕｌｌ発振器１３、分割
器グ−エーン１４、位相比較器１５及び電荷ボンブ回路
１６を含む。
により完全ＣＭＯＳ論理レベルまで増幅される。クロッ
ク・データとフレーム・マーカは回路９によりコード化
信号から抽出される。抽出されたクロックは以後データ
をフレーム整合ブロック１０へｇ！Ｊ時するために用い
られる。このデータは回路１１により復号される。位相
ロック・ルーブ１２は電圧υｌｕｌｌ発振器１３、分割
器グ−エーン１４、位相比較器１５及び電荷ボンブ回路
１６を含む。
マンチェスタ・コード化データ入力からクロックｆｇ号
を抽出する方法はボリエロ（Ｂｏｒｒｉｃｌｌｏ）他に
より米国特許第４５１３４２７＠に記載され第３図に図
示した較正アナログ遅延線技術を基にしている。
を抽出する方法はボリエロ（Ｂｏｒｒｉｃｌｌｏ）他に
より米国特許第４５１３４２７＠に記載され第３図に図
示した較正アナログ遅延線技術を基にしている。
第３図を参照づると、電圧＆ｌＪ紳′ｉ１延素子から構
成されるリング発振器１３を含む位相ロック・ループ１
２ｕデータ・ビット周波数で走行する基準クロックに同
期される。それ故これは各段の伝播遅延をデータ・サイ
クル周期の比例部分に較正する。これらの遅延素子を構
成する遅延線を用いてパルス（公称１７４ビット周期の
〉を発１し、このパルスは遷移検出器１７とマスク・ゲ
ート１８を通過し、第２のアナログ遅延＃！１９へ伝播
する。
成されるリング発振器１３を含む位相ロック・ループ１
２ｕデータ・ビット周波数で走行する基準クロックに同
期される。それ故これは各段の伝播遅延をデータ・サイ
クル周期の比例部分に較正する。これらの遅延素子を構
成する遅延線を用いてパルス（公称１７４ビット周期の
〉を発１し、このパルスは遷移検出器１７とマスク・ゲ
ート１８を通過し、第２のアナログ遅延＃！１９へ伝播
する。
この遅延線のタップ出力を用いて、クロック緑で発生し
たパルスのみを遅延線へ通過させ、データ依存パルスを
マスクづるようなマスク制ｔＩｌ信号を発生づる。それ
故第２のアナログ遅延線１９を伝播する信号を用いて論
理回路１９ａからデータ・クロックを再発生できる。し
かしながらこの装歓はＩＯＭビット／秒の速度で動作す
るよう設１１され（４μｍ ＣＭＯＳ技術にも係らず
）、高速データでの動作に対ずる活力を失ういくつかの
以下の欠点を有する。
たパルスのみを遅延線へ通過させ、データ依存パルスを
マスクづるようなマスク制ｔＩｌ信号を発生づる。それ
故第２のアナログ遅延線１９を伝播する信号を用いて論
理回路１９ａからデータ・クロックを再発生できる。し
かしながらこの装歓はＩＯＭビット／秒の速度で動作す
るよう設１１され（４μｍ ＣＭＯＳ技術にも係らず
）、高速データでの動作に対ずる活力を失ういくつかの
以下の欠点を有する。
第１に、回路動０は多くの遅延素子を含むアナログ遅延
線を伝播するパルスをあてにしている。
線を伝播するパルスをあてにしている。
パルス幅の一休竹を保持するため、各段の遅延時間はパ
ルス幅に比較して小さくなければならない。
ルス幅に比較して小さくなければならない。
パルス幅が減少した場合〈高速動作にス４して明らかに
必要とされるように〉、遅Ｍ．素子は全Ｑ［１！振幅を
横切る時間がなく、これは伝Ｊｌ′Ｉ！．延にゆらぎを
生じる。
必要とされるように〉、遅Ｍ．素子は全Ｑ［１！振幅を
横切る時間がなく、これは伝Ｊｌ′Ｉ！．延にゆらぎを
生じる。
第２に、１６０Ｍピット／秒での動作には遅延線の段数
を減少させな１ブればならず、従って遅延線の分解能を
減少さじ、正確なマスク制御パルスの発生を不可能とす
る。
を減少させな１ブればならず、従って遅延線の分解能を
減少さじ、正確なマスク制御パルスの発生を不可能とす
る。
又、上記装置は、以後マスク・パルスを発生ずるために
用いられる正確な幅のクロック遷移パルスの発生（第１
遅延線を用いて）を必要とする。
用いられる正確な幅のクロック遷移パルスの発生（第１
遅延線を用いて）を必要とする。
これはマスク・パルス暢と抽出クロック信号が第１遅延
線の伝播遅延変動に従って変動することを意味する。
線の伝播遅延変動に従って変動することを意味する。
それ故１６０Ｍビット／秒データ速度での動作に対して
この方法は第４図に示づように変史され、ＳＲラッチ２
０を含む。ボリエロ他により提案された最初の方法と酷
似しているが、この回路の動作機構は非常に異なってお
り、特に高速動作に適している。新たな回路の詳細と信
号波形は、それぞれ第５図（１）及び弟５図（２）に図
示してある。
この方法は第４図に示づように変史され、ＳＲラッチ２
０を含む。ボリエロ他により提案された最初の方法と酷
似しているが、この回路の動作機構は非常に異なってお
り、特に高速動作に適している。新たな回路の詳細と信
号波形は、それぞれ第５図（１）及び弟５図（２）に図
示してある。
第５図（１冫及び第５図（２）を参照ずると、差動ＣＭ
ＯＳ人カ段１８からの真及び反転データ信号は、インバ
ータ２１ａとＯＲゲート２ｌｂから構成される１対の負
エツジトリガの小安定回路２１へ印加される。これはデ
ータ信号の各遷移に対してラッチ２２にセット・パルス
Ｓを発生する。セツｌ〜・パルスはラッチ２２をフリッ
プさせてｖＯで低論理レベルを与える。この低レベルは
段当り公称遅延が１７４ビット周朗のＴｄである２個の
遅延段２３、２４を伝播し、次いでラッチをリセットし
てｖＯで高論理レベルを伽元ずるＯＲゲート２２ａから
発生されるリセット・バルスＲＳＴを発生する。リセッ
ト・パルスは１７４ビット周期継続し、ラツチ２２をこ
の時間の間リセット状態に保持する。ビット周期の真中
の間に発生されたデータ依存の遷移パルスはリセット・
パルスにより重ね合されてマスクされる。
ＯＳ人カ段１８からの真及び反転データ信号は、インバ
ータ２１ａとＯＲゲート２ｌｂから構成される１対の負
エツジトリガの小安定回路２１へ印加される。これはデ
ータ信号の各遷移に対してラッチ２２にセット・パルス
Ｓを発生する。セツｌ〜・パルスはラッチ２２をフリッ
プさせてｖＯで低論理レベルを与える。この低レベルは
段当り公称遅延が１７４ビット周朗のＴｄである２個の
遅延段２３、２４を伝播し、次いでラッチをリセットし
てｖＯで高論理レベルを伽元ずるＯＲゲート２２ａから
発生されるリセット・バルスＲＳＴを発生する。リセッ
ト・パルスは１７４ビット周期継続し、ラツチ２２をこ
の時間の間リセット状態に保持する。ビット周期の真中
の間に発生されたデータ依存の遷移パルスはリセット・
パルスにより重ね合されてマスクされる。
次いで抽出クロックはインパータ２２ｂを経出してラッ
チ２２の出力から単に取り出される。
チ２２の出力から単に取り出される。
コード違反検出は、次のビット・ナイクルの間にラッチ
２２の状態をサンプルする遅延線の第３遅延段２５によ
り実行される。ラッチ出力■ｏが次のクロック遷移によ
りいまだトリガされておらず依然として高状態の場合、
コード違反が別のラッチ２６の出力に指示される。
２２の状態をサンプルする遅延線の第３遅延段２５によ
り実行される。ラッチ出力■ｏが次のクロック遷移によ
りいまだトリガされておらず依然として高状態の場合、
コード違反が別のラッチ２６の出力に指示される。
この回路はパルスではなく遅延線を流れる単一の論理レ
ベル遷移の伝播を暴としているため、動作違反は以前の
設±１より相当高くすることができる。又データ入力遷
移により発生されたパルスの輸はりヒット・パルスのタ
イミング、従って抽出したクロック信岩には影ｎしない
。
ベル遷移の伝播を暴としているため、動作違反は以前の
設±１より相当高くすることができる。又データ入力遷
移により発生されたパルスの輸はりヒット・パルスのタ
イミング、従って抽出したクロック信岩には影ｎしない
。
抽出したクロックは以後入力データ信弓をサンプルし復
弓スるために用いられる。
弓スるために用いられる。
クロック抽出回路の各バッフ７段の公称遅延はビッ１・
周期の１／４である。しかしながら実際には、マスク論
理とラッチを介しての伝ｌｍ遅延はりヒット・パルスを
遅ら牡、ク［１ツク・パルスを延伎さ吐る。最適動作に
はクロック出力は１のマーク／スペース比を右づるべき
ぐ、従って段″ｉｉ延はラッチ伝播遅延を補償づるため
わずかに減少されるべきである。これは第６図に示すよ
うに電圧ｉｔ，ＩＩ御リング発振器のマスク論ｌＩ＋
ｎ延の応答により実行可能である。ｖＣ○がＭ準周波数
にロックした時、全リング′ｉ１延（まビット周１ｇ１
の半分に等しく、これは抽出したクロック・パルス幅に
等しい．，ＶＣＯは遅延段２７とゲート論理部２８から
構成されるループを含む。クロック信号はインバータ２
９から抽出される。
周期の１／４である。しかしながら実際には、マスク論
理とラッチを介しての伝ｌｍ遅延はりヒット・パルスを
遅ら牡、ク［１ツク・パルスを延伎さ吐る。最適動作に
はクロック出力は１のマーク／スペース比を右づるべき
ぐ、従って段″ｉｉ延はラッチ伝播遅延を補償づるため
わずかに減少されるべきである。これは第６図に示すよ
うに電圧ｉｔ，ＩＩ御リング発振器のマスク論ｌＩ＋
ｎ延の応答により実行可能である。ｖＣ○がＭ準周波数
にロックした時、全リング′ｉ１延（まビット周１ｇ１
の半分に等しく、これは抽出したクロック・パルス幅に
等しい．，ＶＣＯは遅延段２７とゲート論理部２８から
構成されるループを含む。クロック信号はインバータ２
９から抽出される。
ｖＣＯ遅延段の設計は第７図に示され、４個のカスケー
ド接続の反転段３１，３２、３３、３４から構成され、
その内の２個は３１、３３でバイアス電圧ＶＢＮとＶＢ
Ｐにより電圧ｆｉｌｌ御される。
ド接続の反転段３１，３２、３３、３４から構成され、
その内の２個は３１、３３でバイアス電圧ＶＢＮとＶＢ
Ｐにより電圧ｆｉｌｌ御される。
これらのバイアスは電流ミラーを用いて発生されて、段
を介して等しい充放電電流、従って等しい立上り及び立
下り時間を保証する。
を介して等しい充放電電流、従って等しい立上り及び立
下り時間を保証する。
ＰＬＬは第８図に示すように標準の充電ボンブ位相口ッ
クルーブである。ＰＬＬ過渡応答と安定度はループ・フ
ィルタ中のＲとＣとを充電ボンブ電流■の鉋から［１に
決定される。ループの目的はチップ用のシステム・クロ
ックを単に再生し、電圧ｉ，ＩＩ ｔ：ＩＪ遅延素子の
制御バイアスを与えるためであるため、ループの１−ラ
ッキング応答は重要でＩよない。外部基準クロックはデ
ータ周波数（Ｎ＝１）で供給されるか、又はｇ遠ルーブ
に逍当な周波数分割を備えてこの周波数の約数で供給さ
れる。これは高周波クロックを全装置中に分配寸る必要
性を避けるために使用されている。
クルーブである。ＰＬＬ過渡応答と安定度はループ・フ
ィルタ中のＲとＣとを充電ボンブ電流■の鉋から［１に
決定される。ループの目的はチップ用のシステム・クロ
ックを単に再生し、電圧ｉ，ＩＩ ｔ：ＩＪ遅延素子の
制御バイアスを与えるためであるため、ループの１−ラ
ッキング応答は重要でＩよない。外部基準クロックはデ
ータ周波数（Ｎ＝１）で供給されるか、又はｇ遠ルーブ
に逍当な周波数分割を備えてこの周波数の約数で供給さ
れる。これは高周波クロックを全装置中に分配寸る必要
性を避けるために使用されている。
Ｐｌｌは基準周波数を分割器ヂエーン１４により允生ざ
れた周波数と比較する位相比較器１５を含む。比較器１
５はＶＣＯ１３に供電する電荷ポンプ口路１６を駆動ず
る。ＶＣＯ１３の出力は分Ａ１ｊＰ＋チェーン１４を介
して比較器１５へ帰還される。
れた周波数と比較する位相比較器１５を含む。比較器１
５はＶＣＯ１３に供電する電荷ポンプ口路１６を駆動ず
る。ＶＣＯ１３の出力は分Ａ１ｊＰ＋チェーン１４を介
して比較器１５へ帰還される。
入力信号からクロックを抽出しデータを復呂した後、２
進データ・パケットをシステム・クロックに整合同１１
Ｊさせる必要がある。これは第９図に示す装置を用いで
達成される。各入力流に対して入力データ・ピットを記
憶づるために用いられる１組のラッチがある。各組のラ
ッチ３５、３６に対してウｌ−キング・ワン（ｗａｌｋ
ｉｎｇ−ｏｎｅ）シーケンす３７、３８として配置ざれ
たシフトレジスタを用いてデータ・ラッチへの出込を＆
ｌｌｗＪする。書込υＩｔｉｌｌシフ１・レジスタは当
該人力の抽出データ・クロックにＪ、り調時される。各
入力に共通の他のウォーキング・ワン・シーケンサ３９
は読取制御シフトレジスタを実装してシスデム・クロッ
クＳＹＳにより調時される。回路４０によりデータ入力
のフレーム開始を検出すると、青込制御シフトレジスタ
３７、３８は付勢され、以後のデータ・クロック・サイ
クルは入力データをラッチ・アレイへ順次表込む。全て
の入力にフレーム開始マ一力を検出すると、書込制御シ
フトレジスタ３９が付勢され、次いでシステム・クロッ
クが各人力翰のラッチから順次記憶データを読出ず．ラ
ッチ・アレイとシフトレジスタの長さは保持可能なピッ
ト数、従ってデータ流を整合可能な吊を決定する。
進データ・パケットをシステム・クロックに整合同１１
Ｊさせる必要がある。これは第９図に示す装置を用いで
達成される。各入力流に対して入力データ・ピットを記
憶づるために用いられる１組のラッチがある。各組のラ
ッチ３５、３６に対してウｌ−キング・ワン（ｗａｌｋ
ｉｎｇ−ｏｎｅ）シーケンす３７、３８として配置ざれ
たシフトレジスタを用いてデータ・ラッチへの出込を＆
ｌｌｗＪする。書込υＩｔｉｌｌシフ１・レジスタは当
該人力の抽出データ・クロックにＪ、り調時される。各
入力に共通の他のウォーキング・ワン・シーケンサ３９
は読取制御シフトレジスタを実装してシスデム・クロッ
クＳＹＳにより調時される。回路４０によりデータ入力
のフレーム開始を検出すると、青込制御シフトレジスタ
３７、３８は付勢され、以後のデータ・クロック・サイ
クルは入力データをラッチ・アレイへ順次表込む。全て
の入力にフレーム開始マ一力を検出すると、書込制御シ
フトレジスタ３９が付勢され、次いでシステム・クロッ
クが各人力翰のラッチから順次記憶データを読出ず．ラ
ッチ・アレイとシフトレジスタの長さは保持可能なピッ
ト数、従ってデータ流を整合可能な吊を決定する。
以上の説明は本発明の１実施例のものである。
当業者には本発明の範囲と要旨内に該当する別の装置が
可能であることが認められる。例えば、本発明はＣＭＯ
Ｓ技術で実現ざれているが、容易に他の技術へ適用可能
である。
可能であることが認められる。例えば、本発明はＣＭＯ
Ｓ技術で実現ざれているが、容易に他の技術へ適用可能
である。
第１図ｕｌ４速非同１ｎデータ・インターフェースのブ
ロック線図、第２図はインターフェースのデータ形式を
示す図面、第３図は既知のクロック抽出回路のブロック
＃！図、第４図は改良されたクロック抽出回路のブロッ
ク線図、第５図（１冫は第４図に示したブロック線図の
一部の詳ＩＩＩな回路図、第５図（２）はぞの要部の信
号波形を示す図面、第６図は電圧＆ｌＩｔｌｌ発振器の
ブロック線図、第７図は第６図に示した発振器の遅延バ
ッファを示す図面、第８図は位相ロック・ループのブロ
ック線図、第９図１よデータ整合器のブロック線図であ
る。 図にＪ３いて： ２、１１・・・エンコーダ、３・・・バッフ７、５・・
・リンク、６・・・整合インピーダンス、７・・・受信
器、８・・・増輻器、９・・・ク［］ツク抽出回路、１
０・・・フレーム整合ブ［１ツク、１２・・・位相ロッ
ク・ループ、１３・・・允振器、１５・・・位相比較器
、１７・・・遷移検出器、１９・・・７ナ１コグ遅延線
、２０・・・ＳＲラッチ。 マンｈスタ２相マークζトド化データ 第θ図
ロック線図、第２図はインターフェースのデータ形式を
示す図面、第３図は既知のクロック抽出回路のブロック
＃！図、第４図は改良されたクロック抽出回路のブロッ
ク線図、第５図（１冫は第４図に示したブロック線図の
一部の詳ＩＩＩな回路図、第５図（２）はぞの要部の信
号波形を示す図面、第６図は電圧＆ｌＩｔｌｌ発振器の
ブロック線図、第７図は第６図に示した発振器の遅延バ
ッファを示す図面、第８図は位相ロック・ループのブロ
ック線図、第９図１よデータ整合器のブロック線図であ
る。 図にＪ３いて： ２、１１・・・エンコーダ、３・・・バッフ７、５・・
・リンク、６・・・整合インピーダンス、７・・・受信
器、８・・・増輻器、９・・・ク［］ツク抽出回路、１
０・・・フレーム整合ブ［１ツク、１２・・・位相ロッ
ク・ループ、１３・・・允振器、１５・・・位相比較器
、１７・・・遷移検出器、１９・・・７ナ１コグ遅延線
、２０・・・ＳＲラッチ。 マンｈスタ２相マークζトド化データ 第θ図
Claims (5)
- （１）高速非同期データ・インターフェースにおいて、
少なくとも１個のインターフェース送信器と、少なくと
も１個のインターフェース受信器と、送信器から受信器
へデータが伝送される送信器と受信器を相互接続する伝
送線とを含み、各受信器は出力データを発生するよう配
置されたデータ整合回路へ接続されたデータ・エンコー
ダとデータ・クロック抽出回路とを含み、データ・クロ
ック抽出回路はラッチを含み、このラッチはデータの各
遷移状態に対して遷移検出器からセット・パルスを入力
に受取り、ラッチの出力を低論理レベルとし、その出力
は遅延線に結合され、この遅延線は低レベルを伝播させ
てラッチをリセットするリセット・パルスを発生し、ラ
ッチの出力に高論理レベルを復元させ、ラッチがリセッ
トされている間に発生された任意のデータ依存遷移パル
スはこの時点で無視され、クロックがラッチの出力から
抽出される高速非同期データ・インターフェース。 - （２）請求項第１項記載の高速非同期データ・インター
フェースにおいて、遅延線は２段を含み、第３段は以後
のビット・サイクルの間ラッチの状態をサンプルするた
め設けて、第１ラッチからの出力を受信する第２ラッチ
へ接続され、第１ラッチからの出力が以後のクロック遷
移によりトリガされず、かつ依然として高状態の場合、
第２ラッチの出力によりコード違反が指示される高速非
同期データ・インターフェース。 - （３）請求項第２項記載の高速非同期データ・インター
フェースにおいて、遷移検出器は、各々がインバータと
ＯＲゲートを含む２個の負エッジトリガの単安定回路を
含む高速非同期データ・インターフェース。 - （４）請求項第３項記載の高速非同期データ・インター
フェースにおいて、クロック抽出回路は遅延線用の制御
信号を発生する位相ロック・ループ回路に接続されてい
る高速非同期データ・インターフェース。 - （５）請求項第４項記載の高速非同期データ・インター
フェースにおいて、位相ロック・ループ回路は遅延線と
同一の遅延周期を有する電圧制御発振器を含む高速非同
期データ・インターフェース。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8907152A GB2230165B (en) | 1989-03-30 | 1989-03-30 | High speed asynchronous data interface |
| GB8907152.6 | 1989-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0327638A true JPH0327638A (ja) | 1991-02-06 |
Family
ID=10654166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082904A Pending JPH0327638A (ja) | 1989-03-30 | 1990-03-29 | 高速非同期データ・インターフェース |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5050194A (ja) |
| EP (1) | EP0392653B1 (ja) |
| JP (1) | JPH0327638A (ja) |
| CN (1) | CN1046057A (ja) |
| AU (1) | AU618887B2 (ja) |
| CA (1) | CA2012256A1 (ja) |
| DE (1) | DE69026644T2 (ja) |
| ES (1) | ES2087127T3 (ja) |
| FI (1) | FI901588A0 (ja) |
| GB (1) | GB2230165B (ja) |
| PT (1) | PT93579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708381A (en) * | 1994-11-07 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
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|---|---|---|---|---|
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| CN113886300B (zh) * | 2021-09-23 | 2024-05-03 | 珠海一微半导体股份有限公司 | 一种总线接口的时钟数据自适应恢复系统及芯片 |
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-
1989
- 1989-03-30 GB GB8907152A patent/GB2230165B/en not_active Expired - Fee Related
-
1990
- 1990-02-26 EP EP90302024A patent/EP0392653B1/en not_active Expired - Lifetime
- 1990-02-26 ES ES90302024T patent/ES2087127T3/es not_active Expired - Lifetime
- 1990-02-26 DE DE69026644T patent/DE69026644T2/de not_active Expired - Fee Related
- 1990-03-14 US US07/493,730 patent/US5050194A/en not_active Expired - Fee Related
- 1990-03-15 CA CA002012256A patent/CA2012256A1/en not_active Abandoned
- 1990-03-27 PT PT93579A patent/PT93579A/pt not_active Application Discontinuation
- 1990-03-28 AU AU52312/90A patent/AU618887B2/en not_active Ceased
- 1990-03-29 FI FI901588A patent/FI901588A0/fi not_active IP Right Cessation
- 1990-03-29 JP JP2082904A patent/JPH0327638A/ja active Pending
- 1990-03-30 CN CN90101835.XA patent/CN1046057A/zh active Pending
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| US5708381A (en) * | 1994-11-07 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
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| FI901588A0 (fi) | 1990-03-29 |
| ES2087127T3 (es) | 1996-07-16 |
| PT93579A (pt) | 1991-10-31 |
| GB2230165A (en) | 1990-10-10 |
| CA2012256A1 (en) | 1990-09-30 |
| GB8907152D0 (en) | 1989-05-10 |
| CN1046057A (zh) | 1990-10-10 |
| DE69026644T2 (de) | 1996-09-19 |
| GB2230165B (en) | 1993-09-15 |
| AU5231290A (en) | 1990-10-04 |
| DE69026644D1 (de) | 1996-05-30 |
| US5050194A (en) | 1991-09-17 |
| AU618887B2 (en) | 1992-01-09 |
| EP0392653A2 (en) | 1990-10-17 |
| EP0392653A3 (en) | 1993-06-09 |
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